CN111430303A - 单一化半导体裸芯的方法以及由其形成的单一化的裸芯 - Google Patents

单一化半导体裸芯的方法以及由其形成的单一化的裸芯 Download PDF

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Abstract

通过牺牲接合材料层将基板半导体层附接到载体基板。连续材料层内包含的多个半导体裸芯形成在基板半导体层的前侧上。连续材料层中的每一个在多个半导体裸芯的区域之上连续地延伸。通过各向异性地蚀刻连续材料层的位于半导体裸芯的相邻对之间的部分，在多个半导体裸芯之中的相邻对之间形成多个分切通道。多个分切通道延伸到牺牲接合材料层的顶表面。使用各向同性蚀刻工艺，对多个半导体裸芯的表面部分的材料有选择性地移除牺牲接合材料层。一经移除牺牲接合材料层，多个半导体裸芯彼此之间单一化。

Description

单一化半导体裸芯的方法以及由其形成的单一化的裸芯
技术领域
本公开总体上涉及半导体装置的领域，并且具体地涉及一种使用牺牲接 合材料层和各向异性通道蚀刻工艺单一化半导体裸芯的方法以及由其形成 的单一化的裸芯。
背景技术
半导体晶片包含多个半导体裸芯，其在将每个半导体裸芯电连接到芯片 封装体中的引脚的封装工艺之前需要被单一化。单一化的工艺典型地使用分 切，其中将半导体晶片沿着提供在半导体裸芯的相邻对之间的分切通道分 切。使用机械锯割来切割通过分切通道中的每一个。分切工艺在位于半导体 裸芯内的半导体装置上施加大的机械应力，并且可能导致装置失效。另外， 机械分切可以是耗时且昂贵的，因为半导体晶片具有大的厚度，其典型地大 于600微米。尽管在机械分切之前可以将半导体晶片的背侧研磨以减轻机械分切期间的应力，但背侧研磨是耗时且昂贵的。
发明内容
根据本公开的一方面，提供了一种形成单一化的半导体裸芯的方法，其 包括：在载体基板的前侧表面上形成牺牲接合材料层；将基板半导体层附接 到牺牲接合材料层的前侧；形成多个半导体裸芯，其被包含在基板半导体层 的前侧上的连续材料层内，连续材料层中的每一个在多个半导体裸芯的区域 之上连续地延伸；至少通过各向异性地蚀刻连续材料层的位于半导体裸芯的 相邻对之间的部分，在多个半导体裸芯之中的相邻对之间形成多个分切通 道，其中多个分切通道延伸到牺牲接合材料层的顶表面；以及使用各向同性 蚀刻工艺，对多个半导体裸芯的表面部分的材料有选择性地移除牺牲接合材 料层，其中在移除牺牲接合材料层时，多个半导体裸芯彼此之间单一化。
根据本公开的另一方面，提供了一种三维存储器装置，其包括：三维存 储器装置结构，其位于半导体基板层的前侧表面上；硅氮化物钝化层，其接 触半导体基板层的背侧表面的整体；互连级电介质层，其包含金属互连结构 并且位于基板半导体层之上；帽硅氮化物钝化层，其接触金属接触垫，金属 接触垫电连接到金属互连结构且位于互连级电介质层之上；以及硅氮化物钝 化衬垫，其接触互连级电介质层的外侧壁的整体并且在硅氮化物钝化层与帽 硅氮化物钝化层之间垂直地延伸。
根据本公开的又另一方面，提供了一种单一化的半导体裸芯，其包括： 半导体装置，其位于半导体基板层的前侧表面上；互连级电介质层，其包含 金属互连结构且位于基板半导体层之上；以及硅氮化物钝化衬垫，其接触互 连级电介质层的外侧壁的整体和半导体基板层的外侧壁的整体，其中单一化 的半导体裸芯具有非矩形水平截面形状。
附图说明
图1A-1E是在根据本公开的实施例的复合基板的形成期间的示例性结 构的顺序垂直截面图。
图1F是示例性结构的替代实施例的垂直截面图。
图2是根据本公开的第一实施例的在形成半导体装置、包含硅氮化物层 的下互连级电介质层、下金属互连结构以及半导体基板上的平面半导体材料 层之后的示例性结构的垂直截面图。
图3是根据本公开的实施例的在形成第一绝缘层和第一间隔体材料层的 第一层级交替堆叠体之后的示例性结构的垂直截面图。
图4是根据本公开的实施例的在第一层级交替堆叠体上图案化第一层级 台阶区域并且形成第一层级反阶梯式电介质材料部分之后的示例性结构的 垂直截面图。
图5A是根据本公开的实施例的在形成第一层级存储器开口和第一层级 支承开口之后的示例性结构的垂直截面图。
图5B是沿着图5A中的水平平面B-B’的示例性结构的水平截面图。 锯齿垂直平面A-A’对应于图5A的垂直截面图的平面。
图6是根据本公开的实施例的在形成牺牲存储器开口填充部分和牺牲支 承开口填充部分之后的示例性结构的垂直截面图。
图7是根据本公开的实施例的在形成第二绝缘层和第二间隔体材料层的 第二层级交替堆叠体、第二层级反阶梯式电介质材料部分以及第二绝缘帽层 之后的示例性结构的垂直截面图。
图8A是根据本公开的实施例的在形成层级间存储器开口和层级间支承 开口之后的示例性结构的垂直截面图。
图8B是示例性结构沿着图8A中的水平平面B-B’的水平截面图。锯 齿垂直平面A-A’对应于图8A的垂直截面图的平面。
图9是根据本公开的实施例的在形成存储器堆叠体结构之后的示例性结 构的垂直截面图。
图10A-10H是根据本公开的实施例的在形成柱通道部分、存储器堆叠体 结构、电介质芯以及漏极区域期间的层级间存储器开口的顺序垂直截面图。
图11A是根据本公开的实施例的在形成第一穿堆叠体(through-stack) 通孔腔之后的示例性结构的垂直截面图。
图11B是图11A中的沿着水平平面B-B’的示例性结构的水平截面图。 锯齿垂直平面A-A’对应于图11A的垂直截面图的平面。
图12是根据本公开的实施例的在形成穿堆叠体绝缘材料部分之后的示 例性结构的垂直截面图。
图13A是根据本公开的实施例的在形成背侧接触沟槽之后的示例性结 构的垂直截面图。
图13B是示例性结构沿着图13A中的水平平面B-B’的水平截面图。 锯齿垂直平面A-A’对应于图13A的垂直截面图的平面。
图14A是根据本公开的实施例的在用导电层替代牺牲材料层以及形成 绝缘间隔体和背侧接触通孔结构之后的示例性结构的垂直截面图。
图14B是示例性结构沿着图14A中的水平平面B-B’的水平截面图。 锯齿垂直平面A-A’对应于图14A的垂直截面图的平面。
图15A是根据本公开的实施例的在形成漏极接触通孔结构和字线接触 通孔结构之后的示例性结构的垂直截面图。
图15B是示例性结构沿着图15A中的水平平面B-B’的水平截面图。 锯齿垂直平面A-A’对应于图15A的垂直截面图的平面。
图16是根据本公开的实施例的在形成第二穿堆叠体通孔腔和穿电介质 通孔腔之后的示例性结构的垂直截面图。
图17A是根据本公开的实施例在形成穿堆叠体接触通孔结构和穿电介 质接触通孔结构之后的示例性结构的垂直截面图。
图17B是图17A中的示例性结构的俯视图。锯齿垂直平面A-A’对应 于图17A的垂直截面图的平面。
图18A是根据本公开的实施例的在形成上金属互连结构和上互连级电 介质层之后的示例性结构的低放大率的垂直截面图。
图18B是图18A的示例性结构的中放大率的垂直截面图。
图18C是图18B的上金属互连结构和上互连级电介质层的一部分的高 放大率的垂直截面图。
图19A是根据本公开的实施例的在形成图案化蚀刻掩模层之后的示例 性结构的垂直截面图。
图19B是图19A的示例性结构的低放大率的俯视图。还示出了示例性 结构沿着平面X-X’的垂直截面图。
图19C是图19A的示例性结构的第一替代配置的低放大率的俯视图。 还示出了示例性结构沿着平面X-X’的垂直截面图。
图19D是图19A的示例性结构的第二替代配置的低放大率的俯视图。 还示出了示例性结构沿着平面X-X’的垂直截面图。
图19E是图示了图19A-19D的示例性结构的第一分切通道配置的示意 图。
图19F是图示了图19A-19D的示例性结构的第二分切通道配置的示意 图。
图20是根据本公开的实施例的在形成分切通道之后的示例性结构的垂 直截面图。
图21是根据本公开的实施例的在形成连续硅氮化物衬垫之后的示例性 结构的垂直截面图。
图22是根据本公开的实施例的在各向异性地蚀刻连续硅氮化物衬垫和 背侧硅氮化物钝化层之后的示例性结构的垂直截面图。
图23是根据本公开的实施例的在部分地各向同性地蚀刻牺牲接合材料 层之后的示例性结构的垂直截面图。
图24A是根据本公开的实施例的在完全地移除牺牲接合材料层之后的 示例性结构的垂直截面图。
图24B是图24A中的半导体裸芯的上金属互连结构和上互连级电介质 层的一部分的高放大率的垂直截面图。
图25图示了根据本公开的实施例的在晶片上形成背侧应力层的加工顺 序。
图26A-26C图示了根据本公开的实施例的在半导体裸芯上图案化背侧 应力层的各种配置。
图27A和图27B是根据本公开的实施例的在半导体晶片上图案化背侧 应力层的附加配置。
图28是根据本公开的实施例的具有前侧应力层的半导体晶片的垂直截 面图。
具体实施方式
如上面所讨论的，本公开的实施例涉及一种使用牺牲接合材料层和各向 异性通道蚀刻工艺的单一化半导体裸芯的方法以及由之形成的单一化的裸 芯，本文中详细描述了其各方面。本公开的实施例提供了一种形成单一化的 半导体裸芯的方法，而在单一化工艺期间不产生机械应力，并且因此，可以 提高分切产量和裸芯可靠性。
附图并未按比例绘制。在图示了元件的单个实例的情况下，可以复制元 件的多个实例，除非另外明确描述或清楚指示了不含元件的复制。相同元件 或相似元件由相同附图标记指代。具有相同附图标记的元件假定为具有相同 的材料成分，除非明确另有说明。诸如“第一”“第二”以及“第三”的序 数仅用来识别相似的元件，并且本公开的说明书和权利要求中可能使用不同 的序数。如本文中所使用的，第一元件位于第二元件“上”可以位于第二元 件的表面的外侧上或在第二元件的内侧上。如本文中所使用的，如果第一元 件的表面与第二元件的表面之间存在物理接触，则第一元件“直接”位于第 二元件“上”。如本文中所使用的，“处理中”结构或“瞬态”结构是指后续 被改变的结构。
如本文中所使用的，“层”是指包含具有厚度的区域的材料部分。层可 以在下面的或上面的结构的整体之上延伸，或可以范围小于下面的或上面的 结构的范围。另外，层可以是均质或非均质连续结构的区域，其厚度小于连 续结构。例如，层可以位于连续结构的顶表面与底表面之间或顶表面与底表 面处的任意一对的水平平面之间。层可以水平地、垂直地，和/或沿着渐缩表 面延伸。基板可以是层，可以在其中包含一个或多个层，和/或可以在其上、 其上方，和/或其下方具有一个或多个层。
如本文中所使用的，“存储器级”或“存储器阵列级”是指对应于包含 存储器元件的阵列的最顶表面的第一水平平面(即，平行于基板的顶表面的 平面)与包含存储器元件的阵列的最底表面的第二水平平面之间的总体区域 的级。如本文中所使用的，“穿堆叠体”元件是指垂直地延伸穿过存储器级 的元件。
如本文中所使用的，“半导体材料”是指电导率在从1.0×10-6S/cm至 1.0×105S/cm的范围内的材料。如本文中所使用的，“半导材料”是指在其 中不含电掺杂剂的情况下电导率在从1.0×10-6S/cm至1.0×105S/cm的范围 内的材料，并且一经适当掺杂有电掺杂剂能够产生电导率在从1.0S/cm至 1.0×105S/cm范围内的掺杂材料。如本文中所使用的，“电掺杂剂”是指向 能带结构内的价带添加空穴的p-型掺杂剂，或向能带结构内的导带添加电子 的n-型掺杂剂。如本文中所使用的，“导电材料”是指电导率大于1.0×105 S/cm的材料。如本文中所使用的，“绝缘材料”或“电介质材料”是指电导 率小于1.0×10-6S/cm的材料。如本文中所使用的，“重掺杂半导体材料”是 指掺杂有足够高原子浓度的电掺杂剂以成为导电材料(即，具有大于1.0× 105S/cm的电导率)的半导体材料。“掺杂半导体材料”可以为重掺杂半导 体材料，或可以为包含提供在从1.0×10-6S/cm至1.0×105S/cm的范围内的 电导率的电掺杂剂(即，p-型掺杂剂和/或n-型掺杂剂)的半导体材料。“本 征半导体材料”是指未掺杂电掺杂剂的半导体材料。因此，半导体材料可以 是半导的或导电的，并且可以为本征半导体材料或掺杂半导体材料。掺杂半 导体材料可以是半导的或导电的，取决于其中电掺杂剂的原子浓度。如本文 中所使用的，“金属材料”是指其中包含至少一种金属元素的导电材料。电 导率的全部测量在标准条件下进行。
单片三维存储器阵列之中多个存储器级形成在诸如半导体晶片的单个 基板上方，而没有介于中间的基板。术语“单片”是指，阵列中的每级的层 直接沉积在阵列的每个下面的级的层上。相比之下，可以分开地形成二维阵 列，并且然后封装在一起，以形成非单片存储器装置。例如，已经通过在分 开的基板上形成存储器级，并且垂直地堆叠存储器级构造了非单片堆叠存储 器，如题为“三维结构存储器”的美国专利No.5,915,167所描述。在接合之 前，基板可以被减薄或从存储器级移除，但由于存储器级初始地形成在分开 的基板之上，这样的存储器不是真正的单片三维存储器阵列。基板可以包含 在其上制造的集成电路，诸如存储器装置的驱动器电路。
根据各种本公开的实施例的三维存储器装置包含单片三维NAND串存 储器装置，并且可以使用本文中描述的各种实施例来制造。单片三维NAND 串位于单片的、三维的位于基板之上的NAND串的阵列中。NAND串的三 维阵列的第一装置级中的至少一个存储器单元位于NAND串的三维阵列的 第二装置级中的另一存储器单元之上。
尽管本公开使用其中每个半导体裸芯包含三维存储器装置的实施例描 述，各种本公开的实施例能够以包含本领域已知的任意半导体装置的任意半 导体芯片实践。因此，本文中明确预期本公开的方法和结构对于全部兼容装 置的普遍化。
参考图1A，图示了载体基板1110，其用作要随后与之接合的基板半导 体层的结构支承元件。载体基板1110可以包含半导体基板，诸如商业可得 的硅晶片，其具有在从100mm至450mm范围内的直径，并且具有在从400 微米至1mm范围内的厚度。替代地，载体基板1110可以包含诸如蓝宝石的 绝缘材料和/或诸如金属的导电材料。载体基板1110足够厚，以允许要随后 在基板半导体层上制造半导体裸芯期间进行的机械处置和热循环。因此，载 体基板1110包含能够承受高到1000摄氏度的高温下的退火的(多种)材料。
参考图1B，牺牲接合材料层1120形成在载体基板1110的前侧表面上。 牺牲接合材料层1120包含接合材料，其允许将载体基板1110接合到随后使 用的基板半导体层。牺牲接合材料层1120包含能够随后对载体基板1110有 选择性地被移除的材料。例如，牺牲接合材料层1120可以包含诸如掺杂硅 酸盐玻璃、无掺杂硅酸盐玻璃、有机硅酸盐玻璃，和/或热硅氧化物的材料。 牺牲接合材料层1120可以通过牺牲接合材料的沉积形成，或通过载体基板1110的表面部分的氧化形成。在一个实施例中，可以通过化学气相沉积来沉 积掺杂硅酸盐玻璃(诸如硼硅酸盐玻璃)、无掺杂硅酸盐玻璃，或有机硅酸 盐玻璃，以形成牺牲接合材料层1120。替代地，载体基板1110可以包含硅 晶片，并且牺牲接合材料层1120可以由硅晶片的上表面部分的热氧化形成。 在一个实施例中，牺牲接合材料层1120可以包含硅氧化物基材料，其能够 被氢氟酸、过氧化钠、过氧化氢，或其组合或混合物蚀刻。在一个实施例中，牺牲接合材料层1120可以具有在从5微米至20微米范围内的均匀厚度，虽 然也可以使用更小或更大的厚度。牺牲接合材料层1120的均匀厚度在本文 中称为第一厚度。
参考图1C，背侧硅氮化物钝化层1130可以可选地形成在牺牲接合材料 层1120的顶表面上。背侧硅氮化物钝化层1130也称为硅氮化物钝化层。背 侧硅氮化物钝化层1130可以由通过化学气相沉积沉积硅氮化物而形成。背 侧硅氮化物钝化层1130是中间电介质材料层，其设置在牺牲接合材料层1120 与以随后使用的基板半导体层之间。背侧硅氮化物钝化层1130的厚度可以 在从200nm至2000nm的范围内，虽然也可以使用更小或更大的厚度。背 侧硅氮化物钝化层1130可以用来辅助要随后使用的基板接合工艺，并且最 小化复合基板和要随后形成的裸芯的翘曲。
参考图1D，提供了基板半导体层9，其包含诸如单晶硅的单晶半导体材 料。基板半导体层9的厚度可以在从200nm至10微米的范围内，虽然也可 以使用更小或更大的厚度。基板半导体层9的厚度在本文中称为第二厚度。 基板半导体层9可以具有约与载体基板1110相同的横向范围。
在一个实施例中，基板半导体层9可以被提供在源基板(9，609，611) 内，源基板包含基板半导体层9、埋置氢分离层609以及基质半导体材料层 611的堆叠体。源基板(9，609，611)可以通过提供诸如单晶硅晶片的商业 半导体晶片，并且通过从单晶硅晶片的一侧注入氢原子而形成。注入的氢原 子形成埋置氢分离层609，半导体晶片的位于离子注入侧上的近侧部分构成 基板半导体层9，并且半导体晶片位于离子注入侧的向反侧上的远侧部分构 成基质半导体材料层611。
源极半导体基板(9，609，611)可以被接合到牺牲接合材料层1120的 前侧。具体地，基板半导体层9可以直接(如果背侧硅氮化物钝化层1130 不存在)或通过背侧硅氮化物钝化层1130被接合到牺牲接合材料层1120。 可选地，至少一个表面接合辅助层可以形成在背侧硅氮化物钝化层1130的 物理地暴露的表面上和/或在基板半导体层9的物理地暴露的表面上。
参考图1E，基质半导体材料层611(即，源极半导体基板(9，609，611) 的远侧部分)可以通过在埋置氢注入层609处劈裂源极半导体基板9与牺牲 接合材料层1120分离。在一个实施例中，可以在从200度至500度范围内 的高温下的退火来将基质半导体材料层611从基板半导体层9分离。基板半 导体层9是源极半导体基板(9，609，611)的附接到牺牲接合材料层1120 的剩余近侧部分。基板半导体层9附接到牺牲接合材料层1120的前侧，即， 不接触载体基板1110的一侧。提供化合物基板8，其包含载体基板1110、 牺牲接合材料层1120、可选的背侧硅氮化物钝化层1130以及基板半导体层 9。
参考图1F，图示了示例性结构的替代实施例，其可以通过形成至少一 个附加中间电介质材料层(1131，901)而由图1E的示例性结构衍生。至少 一个附加中间电介质材料层(1131，901)可以包含载体侧中间电介质材料 层1131和/或装置侧中间电介质材料层901。载体侧中间电介质材料层1131 可以形成在背侧硅氮化物钝化层1130上，和/或装置侧中间电介质材料层901 可以形成在基板半导体层9的表面上。在一个实施例中，载体侧中间电介质 材料层1131和/或装置侧中间电介质材料层901可以包含厚度可以在从100 nm至1000nm范围内的相应的硅氧化物层。在一些实施例中，可以通过载 体侧中间电介质材料层1131和/或装置侧中间电介质材料层901促进背侧硅 氮化物钝化层1130(或牺牲接合材料层1120)与基板半导体层9之间的接 合。在一个实施例中，载体基板1110与基板半导体层9之间的接合可以使 用装置侧中间电介质材料层901与载体侧中间电介质材料层1131之间的氧 化物对氧化物接合。
参考图2，半导体装置710可以形成在复合基板8中的基板半导体层9 上。浅沟槽隔离结构720可以形成在基板半导体层9的上部部分中，以提供 半导体装置之间的电隔离。半导体装置710可以包含，例如，场效应晶体管， 其包含相应的晶体管有源区域742(即，源极区域和漏极区域)、沟道区域 746和栅极结构750。场效应晶体管可以布置为CMOS配置。每个栅极结构 750可以包含，例如，栅极电介质752、栅电极754、电介质栅极间隔体756 以及栅极帽电介质758。半导体装置可以包含任意半导体电路，以支持要随 后形成的存储器结构的操作，其典型地称为驱动器电路，其也已知为外围电 路。如本文中所使用的，外围电路是指字线解码器电路、字线切换电路、位 线解码器电路、位线感测和/或切换电路、电源供给/分配电路、数据缓冲器 和/或闩锁，或能够在存储器装置的存储器阵列结构之外实现的任意其他半导 体电路中的任意、每个，或全部。例如，半导体装置可以包含字线切换装置， 以电偏置要随后形成的三维存储器结构的字线。
电介质材料层形成在半导体装置之上，其在本文中称为下互连级电介质 层760。下互连级电介质层760构成电介质层堆叠体，其中每个下互连级电 介质层760在其他下互连级电介质层760上面或下面。下互连级电介质层760 可以包含，例如，阻挡移动离子的扩散和/或对下面的结构施加适当的应力的 诸如硅氮化物衬垫的电介质衬垫762、在电介质衬垫762上面的至少一个第 一电介质材料层764、在电介质材料层764上面的硅氮化物层(例如，氢扩 散屏障)766，以及至少一个第二电介质层768。
包含下互连级电介质层760的电介质层堆叠体起到下金属互连结构780 的基质的功能，其提供半导体装置的各种节点与要随后形成的穿堆叠体接触 通孔结构的着陆垫之间的电接线。下金属互连结构780被包含在下互连级电 介质层760的电介质层堆叠体内，并且包括下金属线结构，下金属线结构位 于硅氮化物层766的底表面之下，并且可选地接触硅氮化物层766的底表面。
例如，下金属互连结构780可以被包含在至少一个第一电介质材料层 764内。至少一个第一电介质材料层764可以为多个电介质材料层，其中下 金属互连结构780的各种元件被顺序地包含。至少一个第一电介质材料层 764之中的每个电介质材料层可以包含掺杂硅酸盐玻璃、无掺杂硅酸盐玻璃、 有机硅酸盐玻璃、硅氮化物、硅氮氧化物以及电介质金属氧化物(诸如铝氧 化物)中的任意材料。在一个实施例中，至少一个第一电介质材料层764可 以包括介电常数不超过无掺杂硅酸盐玻璃(硅氧化物)的介电常数3.9的电 介质材料层，或基本上由之构成。
下金属互连结构780可以包含各种装置接触通孔结构782(例如，源电 极和漏电极，其接触装置的相应的源极和漏极节点或栅电极接触体)、中间 下金属线结构784、下金属通孔结构786以及最顶下金属线结构788，最顶 下金属线结构788配置为起到要随后形成的穿堆叠体接触通孔结构的着陆垫 的功能。在此情况下，至少一个第一电介质材料层764可以为多个电介质材 料层，其在每个相应的级内整合下金属互连结构780的部件同时逐层形成。
最顶下金属线结构788可以形成在至少一个第一电介质材料层764(其 可以为多个电介质材料层)中的最顶电介质材料层内。下金属互连结构780 中的每一个可以包含金属氮化物衬垫78A和金属填充部分78B。每个金属氮 化物衬垫78A可以包含导电金属氮化物材料，诸如TiN、TaN，和/或WN。 每个金属填充部分78B可以包含单质金属(诸如Cu、W、Al、Co、Ru)或 至少两种金属的金属间合金。最顶下金属线结构788的顶表面和至少一个第 一电介质材料层764的最顶表面可以通过平坦化工艺被平坦化，诸如化学机 械平坦化。在此情况下，最顶下金属线结构788的顶表面和至少一个第一电 介质材料层764的最顶表面可以在平行于基板8的顶表面的水平平面内。
硅氮化物层766可以直接形成在最顶下金属线结构788的顶表面和至少 一个第一电介质材料层764的最顶表面上。至少一个第二电介质材料层768 可以包含单个电介质材料层或多个电介质材料层。至少一个第二电介质材料 层768之中的每个电介质材料层可以包含掺杂硅酸盐玻璃、无掺杂硅酸盐玻 璃，以及有机硅酸盐玻璃中的任意材料。
可选的金属材料层和半导体材料的层可以被沉积在至少一个第二电介 质材料层768之上或在其图案化凹陷内，并且被光刻法地图案化，以提供可 选的平面导电材料层6和平面半导体材料层10。可选的平面导电材料层6， 例如，可以包含钨层，钨层的厚度可以在从3nm至100nm范围内，虽然也 可以使用更小或更大的厚度。金属氮化物层(未示出)可以被提供为平面导 电材料层6的顶部上的扩散屏障层。层6可以起到完成的装置中的特别源极线的功能。替代地，层6可以包括蚀刻停止层并且可以包括任意适当导电、 半导体或绝缘层。
平面半导体材料层10可以包含要随后形成的存储器装置的三维阵列的 水平半导体沟道和/或源极区域。可选的平面导电材料层6可以包含金属化合 物材料，诸如导电金属氮化物(例如，TiN)和/或金属(例如，W)。可选的 平面导电材料层6的厚度可以在从5nm至100nm范围内，虽然也可以使用 更小或更大的厚度。平面半导体材料层10包含多晶半导体材料，诸如多晶 硅或多晶硅-锗合金。平面半导体材料层10的厚度可以在从30nm至300nm范围内，虽然也可以使用更小或更大的厚度。在一个实施例中，平面半导体 材料层10或其部分可以掺杂有电掺杂剂，其可以为p-型掺杂剂或n-型掺杂 剂。平面半导体材料层10中的掺杂剂的导电型在本文中称为第一导电型。 可选的平面导电材料层6和平面半导体材料层10可以被图案化，以在要随 后形成穿堆叠体接触通孔结构和穿电介质接触通孔结构的区域中提供开口。
半导体装置710和下互连级电介质层760与下金属互连结构780的组合 的区域在本文中称为下卧外围装置区域700，其位于要随后形成的存储器级 组件下面，并且包含存储器级组件的外围装置。下金属互连结构780被包含 在下互连级电介质层760中。
参考图3，随后形成第一材料层和第二材料层的交替堆叠体。每个第一 材料层可以包含第一材料，并且每个第二材料层可以包含与第一材料不同的 第二材料。在第一材料层和第二材料层的交替堆叠体之上随后形成材料层的 至少另一交替堆叠体的情况下，交替堆叠体在本文中称为第一层级交替堆叠 体。第一层级交替堆叠体的级在本文中称为第一层级级，并且要随后挨着第 一层级级上方形成的交替堆叠体的级在本文中称为第二层级级，等等。
在一个实施例中，第一材料层和第二材料层可以分别为第一绝缘层132 和第一牺牲材料层142。在一个实施例中，每个第一绝缘层132可以包含第 一绝缘材料，并且每个第一牺牲材料层142可以包含第一牺牲材料。交替的 多个第一绝缘层132和第一牺牲材料层142形成在平面半导体材料层10之 上。如本文中所使用的，“牺牲材料”是指在后续加工步骤期间被移除的材 料。如本文中所使用的，第一元件和第二元件的交替堆叠体是指其中第一元 件的实例和第二元件的实例交替的结构。在一个实施例中，第一元件的实例 和第二元件的实例可以形成单元，单元以周期性在交替的多重体中重复。
第一牺牲材料层142的第二材料是牺牲材料，其可以对第一绝缘层132 的第一材料有选择性地被移除。如本文中所使用的，如果移除工艺以至少两 倍于移除第二材料的速率移除第一材料，则第一材料的移除是“对”第二材 料“有选择性”的。移除第一材料的速率与移除第二材料的速率之比在本文 中称为第一材料的移除工艺关于第二材料的“选择度”。在一个实施例中， 第一绝缘层132可以包含硅氧化物，并且牺牲材料层可以包含硅氮化物牺牲 材料层。
第一绝缘层132和第一牺牲材料层142的厚度可以在从20nm至50nm 范围内，虽然对于每个第一绝缘层132且对于每个第一牺牲材料层142可以 使用更小或更大的厚度。第一绝缘层132和第一牺牲材料层142的对的重复 的数目可以在从2至1024范围内，并且典型地为从8至256，虽然可以使用 更小或更大的数目的重复。在一个实施例中，第一层级交替堆叠体(132， 142)中的每个第一牺牲材料层142可以具有均匀厚度，其在每个相应的第 一牺牲材料层142内实质上不变。
第一绝缘帽层170随后形成在堆叠体(132，142)之上。第一绝缘帽层 170包含电介质材料，其可以为能够用于第一绝缘层132的任意电介质材料。 在一个实施例中，第一绝缘帽层170包含与第一绝缘层132相同的电介质材 料。绝缘帽层170的厚度可以在从20nm至300nm范围内，虽然也可以使 用更小或更大的厚度。
参考图4，第一绝缘帽层170和第一层级交替堆叠体(132，142)可以 被图案化，以在字线接触通孔区域200中形成第一阶梯式表面。字线接触通 孔区域200可以包含其中形成第一阶梯式表面的相应的第一阶梯式区域，以 及第二阶梯式区域，第二阶梯式区域中要随后在第二层级结构(要随后在第 一层级结构之上形成)和/或附加层级结构中形成附加阶梯式表面。可以沉积 电介质材料，以填充第一阶梯式腔，来形成第一层级反阶梯式电介质材料部 分165。如本文中所使用的，“反阶梯式”元件是指具有阶梯式表面和作为与 基板的之上存在元件的顶表面的垂直距离的函数单调增大的水平截面积的 元件。第一层级交替堆叠体(132，142)和第一层级反阶梯式电介质材料部 分165集体地构成第一层级结构，其为被随后修改的处理中结构。
参考图5A和图5B，层级间电介质层180可以可选地沉积在第一层级结 构(132，142，165，170)之上。层级间电介质层180包含电介质材料，诸 如硅氧化物。层级间电介质层180的厚度可以在从30nm至300nm范围内， 虽然也可以使用更小或更大的厚度。阶梯S在第一层级交替堆叠体(132， 142)中的位置图示为点线。
可以形成第一层级存储器开口149和第一层级支承开口119。第一层级 存储器开口149和第一层级支承开口119延伸穿过第一层级交替堆叠体 (132，142)至少到平面半导体材料层10的顶表面。第一层级存储器开口 149可以在要随后形成包含存储器元件的垂直堆叠体的存储器堆叠体结构的 位置处形成在存储器阵列区域100中。第一层级支承开口119可以形成在字 线接触通孔区域200中。可选地，第一层级存储器开口149和第一层级支承 开口119的在层级间电介质层180的级处的部分可以通过各向同性蚀刻横向 地扩展。
参考图6，牺牲存储器开口填充部分148可以形成在第一层级存储器开 口149中，并且牺牲支承开口填充部分118可以形成在第一层级支承开口119 中。例如，牺牲填充材料层沉积在第一层级存储器开口149和第一层级支承 开口119中。牺牲填充材料层包含牺牲材料，牺牲材料随后被对第一绝缘体 层132和第一牺牲材料层142的材料有选择性地移除。在一个实施例中，牺 牲填充材料层可以包含非晶硅或含碳材料(诸如非晶碳或类金刚石碳)，其 可以随后通过灰化被移除。
沉积的牺牲材料的部分可以被从第一绝缘帽层170(和可选的层级间电 介质层180，如果存在)上方移除。牺牲材料在第一层级存储器开口149中 的每个剩余部分构成牺牲存储器开口填充部分148。牺牲材料在第一层级支 承开口119中的每个剩余部分构成牺牲支承开口填充部分118。
参考图7，第二层级结构可以形成在第一层级结构(132，142，170，148， 118)之上。第二层级结构可以包含绝缘层和间隔体材料层(其可以为牺牲 材料层)的附加交替堆叠体。在一个实施例中，每个第二绝缘层232可以包 含第二绝缘材料，并且每个第二牺牲材料层242可以包含第二牺牲材料。在 此情况下，第二堆叠体(232，242)可以包含交替的多个第二绝缘层232和 第二牺牲材料层242。能够用于第二牺牲材料层242的牺牲材料可以为能够用于第一牺牲材料层142的任意材料。在一个实施例中，第二绝缘材料可以 与第一绝缘材料相同，并且第二牺牲材料可以与第一牺牲材料相同。
第二绝缘层232和第二牺牲材料层242的厚度可以在从20nm至50nm 范围内，虽然可以对于每个第二绝缘层232并且对于每个第二牺牲材料层 242使用更小或更大的厚度。第二绝缘层232和第二牺牲材料层242的对的 重复的数目可以在从2至1024的范围内，并且典型地为从8至256，虽然可 以使用更小或更大的数目的重复。
在适当调整至少一个掩模层的图案的情况下，可以使用与用来在第一阶 梯式区域中形成第一阶梯式表面的加工步骤相同的加工步骤集合，在字线接 触通孔区域200中形成第二阶梯式区域中的第二阶梯式表面。第二层级反阶 梯式电介质材料部分265可以在字线接触通孔区域200中形成在第二阶梯式 表面之上。第二绝缘帽层270可以随后形成在第二交替堆叠体(232，242) 之上。总体上讲，绝缘层(132，232)和间隔体材料层(诸如牺牲材料层(142， 242))的至少一个交替堆叠体可以形成在平面半导体材料层10之上，并且 至少一个反阶梯式电介质材料部分(165，265)可以形成在至少一个交替堆 叠体(132，142，232，242)上的台阶区域之上。可选地，漏极选择级浅沟 槽隔离结构72可以形成为穿过层在第二层级交替堆叠体(232，242)的上 部部分中的子集。
参考图8A和图8B，延伸穿过第二层级结构(232，242，270，265)的 第二层级存储器开口249和第二层级支承开口219形成在牺牲存储器开口填 充部分148上面的区域中。下面的牺牲存储器开口填充部分148的顶表面可 以物理地暴露在每个第二层级存储器开口249的底部处。下面的牺牲支承开 口填充部分118的顶表面可以物理地暴露在每个第二层级支承开口219的底 部处。在牺牲存储器开口填充部分148和牺牲支承开口填充部分118的顶表面被物理地暴露之后，可以进行蚀刻工艺，蚀刻工艺对第二层级交替堆叠体 (232，242)和第一层级交替堆叠体(132，142)的材料有选择性地移除牺 牲存储器开口填充部分148和牺牲支承开口填充部分118的牺牲材料。
一经移除牺牲存储器开口填充部分148，第二层级存储器开口249和第 一层级存储器开口149的每个垂直地邻接的对形成连续腔，连续腔延伸穿过 第一层级交替堆叠体(132，142)和第二层级交替堆叠体(232，242)。同 样地，一经移除牺牲支承开口填充部分118，第二层级支承开口219和第一 层级支承开口119的每个垂直地邻接的对形成连续腔，连续腔延伸穿过第一 层级交替堆叠体(132，142)和第二层级交替堆叠体(232，242)。连续腔 在本文中分别称为存储器开口(或层级间存储器开口)和支承开口(或层级 间支承开口)。平面半导体材料层10的顶表面可以物理地暴露在每个存储器 开口的底部处和每个支承开口的底部处。
参考图9，存储器开口填充结构58形成在每个存储器开口内，并且支承 柱结构20形成在每个支承开口内。存储器开口填充结构58和支承柱结构20 可以包含相同的部件集合，并且可以同时形成。
图10A-10H提供在形成存储器开口填充结构58或支承柱结构20期间的 存储器开口49或支承开口(119，219)的顺序截面图。尽管在图10A-10H 中图示了存储器开口49中的结构改变，但应当理解，在相同的加工步骤集 合期间，相同的结构改变发生在每个存储器开口49中和支承开口(119，219) 中的每一个中。
参考图10A，图示了图14的示例性装置结构中的存储器开口49。存储 器开口49延伸穿过第一层级结构和第二层级结构。同样地，每个支承开口 (119，219)延伸穿过第一层级结构和第二层级结构。
参考图10B，可选的基座沟道部分(例如，外延基座)11可以例如通过 选择性半导体沉积工艺形成在每个存储器开口49和每个支承开口(119，219) 的底部部分处。腔49’存在于存储器开口49的(或支承开口的)在基座沟 道部分11上方的未填充的部分中。在一个实施例中，基座沟道部分11可以 具有与平面半导体材料层10导电型相同的掺杂。
参考图10C，可以在存储器开口49中顺序地沉积包含阻挡电介质层52、 电荷储存层54、隧穿电介质层56，以及可选的第一半导体沟道层601的层 的堆叠体。阻挡电介质层52可以包含单个电介质材料层或多个电介质材料 层的堆叠体。电荷储存层54可以是电荷捕获材料的连续层或图案化的离散 部分，电荷捕获材料包含电介质电荷捕获材料，其可以为，例如，硅氮化物。 隧穿电介质层56包含电介质材料，可以在适当电偏压条件下穿过电介质材 料进行电荷隧穿。电荷隧穿可以通过热载流子注入或通过Fowler-Nordheim 隧穿诱导的电荷转移进行，取决于要形成的单片三维NAND串存储器装置 的操作模式。可选的第一半导体沟道层601包含半导体材料。腔49’形成在 每个存储器开口49的未填充沉积材料层(52，54，56，601)的体积内。
参考图10D，使用至少一个各向异性蚀刻工艺，顺序地各向异性地蚀刻 可选的第一半导体沟道层601、隧穿电介质层56、电荷储存层54、阻挡电介 质层52。第一半导体沟道层601的每个剩余部分可以具有管状配置。存储器 开口49中的阻挡电介质层52、电荷储存层54以及隧穿电介质层56的集合 构成存储器薄膜50，其包含由阻挡电介质层52和隧穿电介质层56与围绕的 材料绝缘的多个电荷储存区域(包括电荷储存层54)。
参考图10E，第二半导体沟道层602可以直接沉积在基座沟道部分11 的半导体表面，或如果省略了基座沟道部分11，则直接沉积在半导体材料层 10上，并且直接沉积在第一半导体沟道层601上。第二半导体沟道层602 包含半导体材料。第一半导体沟道层601和第二半导体沟道层602的材料集 体地称为半导体沟道材料。
参考图10F，在每个存储器开口中的腔49’未被第二半导体沟道层602 完全地填充的情况下，电介质芯层62L可以沉积在腔49’中，以填充每个 存储器开口内的腔49’的任意剩余部分。电介质芯层62L包含电介质材料， 诸如硅氧化物或有机硅酸盐玻璃。
参考图10G，可以例如通过凹陷蚀刻从第二绝缘帽层270的顶表面上方 移除电介质芯层62L的水平部分。电介质芯层62L的每个剩余部分构成电介 质芯62。第一半导体沟道层601和第二半导体沟道层602的每个邻接的对可 以集体地形成垂直半导体沟道60。阻挡电介质层52、电荷储存层54以及隧 穿电介质层56的每个邻接的集合集体地构成存储器薄膜50，其能够以宏观 保留时间储存电荷。如本文中所使用的，宏观保留时间是指适于作为永久存 储器装置的存储器装置的操作的保留时间，诸如超过24小时的保留时间。
参考图10H，每个电介质芯62的顶表面可以在每个存储器开口内例如 通过凹陷蚀刻进一步凹陷到位于第二绝缘帽层270的顶表面与第二绝缘帽层 270的底表面之间的深度。可以通过在电介质芯62上方的每个凹陷区域内沉 积掺杂半导体材料来形成漏极区域63。漏极区域63可以具有与第一导电型 相反的第二导电型的掺杂。存储器开口49中的存储器薄膜50和垂直半导体 沟道60(其为垂直半导体沟道)的每个组合构成存储器堆叠体结构55。存 储器开口49内的基座沟道部分11(如果存在)、存储器堆叠体结构55、电 介质芯62以及漏极区域63的每个组合构成存储器开口填充结构58。每个支 承开口(119，219)内的基座沟道部分11(如果存在)、存储器薄膜50、垂 直半导体沟道60、电介质芯62，以及漏极区域63的每个组合填充相应的支 承开口(119，219)，并且构成支承柱结构20。
第一层级结构(132，142，170，165)、第二层级结构(232，242，270， 265)、层级间电介质层180、存储器开口填充结构58以及支承柱结构20集 体地构成存储器级组件。存储器级组件形成在平面半导体材料层10之上， 使得平面半导体材料层10包含在存储器堆叠体结构55内电连接到垂直半导 体沟道60的水平半导体沟道。
参考图11A和图11B，第一接触级电介质层280可以形成在存储器级组 件之上。第一接触级电介质层280形成在接触级处，随后穿过接触级形成各 种接触通孔结构到漏极区域63和在后续加工步骤中替代牺牲材料层(142， 242)的各种导电层。
例如通过施加和图案化光致抗蚀剂层以在其中形成开口，以及通过各向 异性地蚀刻第一接触级电介质层280、交替堆叠体(132，146，232，246) 以及至少一个第二电介质材料层768的在光致抗蚀剂层中的开口下面的部 分，可以使第一穿堆叠体通孔腔585形成有存储器阵列区域100。在一个实 施例中，第一穿堆叠体通孔腔585中的每一个可以形成在相应的三维存储器 阵列内，使得每个第一穿堆叠体通孔腔585被存储器开口填充结构58横向 地围绕。每个第一穿堆叠体通孔腔585的底表面可以形成在硅氮化物层766 处或其上方。
参考图12，电介质材料沉积在第一穿堆叠体通孔腔585中。电介质材料 可以包含硅氧化物基材料，诸如无掺杂硅酸盐玻璃、掺杂硅酸盐玻璃，或可 流动氧化物材料。电介质材料可以通过共形沉积方法沉积，诸如化学气相沉 积或旋涂。沉积电介质材料的超出部分可以被从包含第一接触级电介质层 280的顶表面的水平平面上方移除。填充第一穿堆叠体通孔腔585中的相应 的一个的每个剩余电介质材料部分构成穿堆叠体绝缘材料部分584。
参考图13A和图13B，背侧接触沟槽79随后被形成为穿过第一接触级 电介质层280和存储器级组件。例如，光致抗蚀剂层可以在第一接触级电介 质层280之上被施加并光刻法地图案化，以形成沿着第一水平方向hd1延伸 的狭长开口。进行各向异性蚀刻，以将图案化的光致抗蚀剂层中的图案转印 穿过第一接触级电介质层280和存储器级组件到平面半导体材料层10的顶 表面。光致抗蚀剂层可以随后例如通过灰化移除。
背侧接触沟槽79沿着第一水平方向hd1延伸，并且因此，沿着第一水 平方向hd1是狭长的。背侧接触沟槽79可以沿着第二水平方向hd2彼此横 向地间隔，第二水平方向hd2可以垂直于第一水平方向hd1。背侧接触沟槽 79可以延伸穿过存储器阵列区域(例如，存储器平面)100和字线接触通孔 区域200。背侧接触沟槽79的第一子集横向地划分存储器级组件(例如，划 分为存储器块)。
参考图14A和图14B，可以例如使用各向同性蚀刻工艺将关于第一和第 二绝缘层(132，232)、第一和第二绝缘帽层(170，270)的材料以及存储 器薄膜50的最外层的材料选择性地蚀刻第一和第二牺牲材料层(142，242) 的材料蚀刻剂引入到背侧接触沟槽79中。第一背侧凹陷形成在从之移除第 一牺牲材料层142的体积中。第二背侧凹陷形成在从之移除第二牺牲材料层 242的体积中。各向同性蚀刻工艺可以为使用湿法蚀刻溶液的湿法蚀刻工艺， 或可以为气相(干法)蚀刻工艺，其中蚀刻剂以蒸汽相被引入到背侧接触沟 槽79中。
多个第一背侧凹陷可以形成在从之移除第一牺牲材料层142的材料的体 积中。多个第二背侧凹陷可以形成在从之移除第二牺牲材料层242的材料的 体积中。在一个实施例中，在移除第一和第二牺牲材料层(142，242)之后， 每个基座沟道部分11的侧壁表面可以物理地暴露在每个最底第一背侧凹陷 处。另外，平面半导体材料层10的顶表面可以物理地暴露在每个背侧接触 沟槽79的底部处。可以通过氧化基座沟道部分11的物理地暴露的外围部分， 在每个基座沟道部分11周围形成环形电介质间隔体(未示出)。另外，可以 与形成环形电介质间隔体同时由平面半导体材料层10的每个物理地暴露的 表面部分形成半导体氧化物部分(未示出)。
背侧阻挡电介质层(未示出)可以可选地沉积在背侧凹陷和背侧接触沟 槽79中并且在第一接触级电介质层280之上。至少一个导电材料可以沉积 在多个背侧凹陷中，在背侧接触沟槽79的侧壁上，并且在第一接触级电介 质层280之上。至少一个导电材料可以包含至少一个金属材料，即，包含至 少一种金属元素的导电材料。多个第一导电层146可以形成在多个第一背侧 凹陷中，并且多个第二导电层246可以形成在多个第二背侧凹陷中。可以通 过凹陷蚀刻移除形成在每个背侧接触沟槽79的侧壁之上和第一接触级电介 质层280之上的连续金属材料层(未示出)。
存储器堆叠体结构55中的每一个包括位于导电层(146，246)的每级 的存储器元件的垂直堆叠体。导电层(146，246)的子集可以包括存储器元 件的字线。下卧外围装置区域700中的半导体装置可以包括字线切换装置， 字线切换装置配置为控制对相应的字线的偏压。存储器级组件位于基板半导 体层9之上。存储器级组件包含至少一个交替堆叠体(132，146，232，246) 和垂直地延伸穿过至少一个交替堆叠体(132，146，232，246)的存储器堆 叠体结构55。至少一个交替堆叠体(132，146，232，246)中的每一个包含 相应的绝缘层(132或232)和相应的导电层(146或246)的交替的层。至 少一个交替堆叠体(132，146，232，246)包括台阶区域，台阶区域包含梯 台，梯台中每个下面的导电层(146，246)沿着第一水平方向hd1比存储器 级组件中任意上面的导电层(146，246)延伸得更远。
第二导电型(其与平面半导体材料层10的第一导电型相反)的掺杂剂 可以被注入到平面半导体材料层10的表面部分中，以在每个背侧接触沟槽 79的底表面下方形成源极区域61。可以例如通过沉积共形绝缘材料(诸如 硅氧化物)以及后续的各向异性蚀刻，在每个背侧接触沟槽79的外围处形 成包含电介质材料的绝缘间隔体74。背侧接触通孔结构76可以形成在每个 背侧接触沟槽79的剩余体积中。
参考图15A和图15B，第二接触级电介质层282可以可选地形成在第一 接触级电介质层280之上。接触漏极区域63的漏极接触通孔结构88可以延 伸穿过存储器阵列区域100中的接触级电介质层(280，282)和第二绝缘帽 层270。源极连接通孔结构91可以延伸穿过接触级电介质层(280，282)， 以提供去往横向地狭长的接触通孔结构76的电连接。
各种接触通孔结构可以形成为穿过接触级电介质层(280，282)和反阶 梯式电介质材料部分(165，265)。例如，字线接触通孔结构86可以形成在 字线接触区域200中。字线接触通孔结构86的接触第二导电层246的子集 延伸穿过字线接触区域200中的第二层级反阶梯式电介质材料部分265，并 且不延伸穿过第一层级反阶梯式电介质材料部分165。字线接触通孔结构86 的接触第一导电层146的另一子集延伸穿过第二层级反阶梯式电介质材料部 分265并且穿过字线接触区域200中的第一层级反阶梯式电介质材料部分 165。
参考图16，光致抗蚀剂层被施加在第二接触级电介质层282之上，并且 被光刻法地图案化，以形成在存储器阵列区域100中的穿堆叠体绝缘材料部 分584上面的开口，以及附加存储器开口，附加存储器开口中不存在交替堆 叠体(132，146，232，246)的层，即，在位于存储器阵列区域100和接触 区域200之外的外围区域400中。
通过各向异性蚀刻工艺形成通孔腔(487，587)，各向异性蚀刻工艺将 光致抗蚀剂层中的开口的图案转印到最顶下金属线结构788的顶表面。例如， 穿堆叠体通孔腔587形成为穿过穿堆叠体绝缘材料部分584，使得在形成穿 堆叠体通孔腔587之后每个穿堆叠体绝缘材料部分584的剩余部分构成穿堆 叠体绝缘间隔体586。另外，穿电介质通孔腔487可以形成在外围区域中， 穿过接触级电介质层(280，282)、反阶梯式电介质材料部分(165，265)、 至少一个第二电介质材料层768以及硅氮化物层766，到最顶下金属衬垫结 构788中的相应的一个的顶表面。
参考图17A和图17B，至少一个导电材料可以同时地沉积在穿堆叠体通 孔腔587和穿电介质通孔腔487中。至少一个导电材料的超出部分可以被从 穿堆叠体通孔腔587和穿电介质通孔腔487之外移除。至少一个导电材料在 穿堆叠体通孔腔587中的每个剩余部分构成穿堆叠体接触通孔结构588，穿 堆叠体接触通孔结构588接触最顶下金属线结构788中的相应的一个的顶表 面。至少一个导电材料在穿电介质通孔腔487中的接触最顶下金属线结构 788的相应的一个的顶表面的每个剩余部分构成穿电介质接触通孔结构488。
参考图18A和图18B，至少一个上互连级电介质层284可以形成在接触 级电介质层(280，282)之上。各种上互连级金属互连结构可以形成在至少 一个上互连级电介质层284中。例如，各种上互连级金属互连结构可以包含 线级金属互连结构(96，98，99)。线级金属互连结构(96，98，99)可以 包含接触穿堆叠体接触通孔结构588中的相应的一个的顶表面的第一上金属 线结构99、接触穿电介质接触通孔结构488的中的相应的一个的顶表面的第二上金属线结构96，以及位线98，位线98接触漏极接触通孔结构88中的 相应的一个并且沿着第二水平方向(例如，位线方向)hd2且垂直于第一水 平方向(例如，字线方向)hd1延伸。
上金属互连结构(其包含线级金属互连结构(96，98，99))的至少子 集形成在三维存储器阵列之上。上金属互连结构包括直接形成在穿堆叠体接 触通孔结构588上的上金属线结构(诸如第一上金属线结构99)。
在一个实施例中，存储器堆叠体结构55可以包括垂直NAND装置的存 储器元件。导电层(146，246)可以包括或可以电连接到垂直NAND装置 的相应的字线。基板8可以包括硅基板。垂直NAND装置可以包括硅基板 之上的单片三维NAND串的阵列。单片三维NAND串的阵列的第一装置级 中的至少一个存储器单元位于单片三维NAND串的阵列的第二装置级中的另一存储器单元之上。硅基板可以含有集成电路，包括存储器装置的字线驱 动器电路和位线驱动器电路。单片三维NAND串的阵列可以包括多个半导 体沟道，其中多个半导体沟道(59，11，60)中的每一个的至少一个端部部 分(诸如垂直半导体沟道60)实质上垂直于复合基板8顶表面延伸，多个电 荷储存元件(包括存储器材料层54位于每个字线级处的部分)，位于相邻于 多个半导体沟道(59，11，60)中的相应的一个的每个电荷储存元件，以及 多个控制栅电极(包括具有实质上平行于基板8的顶表面(例如，沿着第一 水平方向hd1)延伸的条形状的导电层(146，246)的子集)，多个控制栅电 极至少包括位于第一装置级中的第一控制栅电极和位于第二装置级中的第 二控制栅电极。
参考图18A-18C，上电介质材料层380可以形成在至少一个上互连级电 介质层284之上。上电介质材料层380可以包含含有上金属互连结构388的 附加上互连级电介质层382、含有金属接触垫392位于其中的开口的帽硅氮 化物钝化层384，以及在帽硅氮化物钝化层384上面的牺牲帽硅氧化物层 386。上金属互连结构388可以电连接到下面的三维存储器阵列的各种节点 和/或半导体装置710的各种节点。金属接触垫392可以被包含在附加上互连 级电介质层382的最顶层中。帽硅氮化物钝化层384和金属接触垫392可以 集体地形成连续结构，连续结构覆盖示例性结构的整个区域。帽硅氮化物钝 化层可以横向地围绕金属接触垫392中的每一个的上部部分，或可以接触具 有穿过其的开口的金属接触垫392的顶表面顶表面，使得金属接触垫392可 以随后接合到相应的接合结构，诸如焊球或接合线。帽硅氮化物钝化层384 的厚度可以在从100nm至500nm范围内，虽然也可以使用更小或更大的厚 度。牺牲帽硅氧化物层386是可选的，并且可以包含用来临时地保护帽硅氮 化物钝化层384的硅氧化物材料。牺牲帽硅氧化物层386包含硅氧化物，并 且厚度可以在从1微米至5微米范围内。在一个实施例中，牺牲帽硅氧化物 层386可以在稀氢氟酸中具有比牺牲接合材料层1120的材料更高的蚀刻速 率。例如，牺牲接合材料层1120可以包含硼硅酸盐玻璃，并且牺牲帽硅氧 化物层386可以包含无掺杂硅酸盐玻璃。
示例性结构在牺牲接合材料层1120与上电介质材料层380的最顶表面 之间包含多个半导体裸芯1000。多个半导体裸芯被包含在位于基板半导体层 9的前侧上的各种连续材料层(380，284，282，280，180，760)内。连续 材料层(380，284，282，280，180，760)中的每一个连续地延伸在多个半 导体裸芯1000的区域之上。多个半导体裸芯1000中的每一个包括形成在基 板半导体层9内或直接形成在基板半导体层9上的相应的半导体装置集710。
如从连续材料层(380，284，282，280，180，760)内的最底层的底表 面测量到连续材料层(380，284，282，280，180，760)内的最顶层的顶表 面，连续材料层(380，284，282，280，180，760)的总厚度可以在从20 微米至100微米范围内。因此，半导体裸芯100可以具有足够的厚度，其可 以被机械地处置，而不会在分切时破裂。注意到，三维存储器装置占连续材 料层(380，284，282，280，180，760)的总厚度的很大一部分。
在一个实施例中，半导体裸芯1000中的每一个可以包含被包含在连续 材料层(380，284，282，280，180，760)内的相应的三维存储器装置。因 此，半导体裸芯1000中的每一个可以包含存储器元件的相应的三维阵列。 在一个实施例中，三维存储器装置中的每一个包括延伸穿过绝缘层(132， 232)和导电层(146，246)的交替堆叠体{(132，146)，(232，246)}的 垂直NAND串的二维阵列。在一个实施例中，半导体裸芯1000中的每一个 可以包括直接形成在基板半导体层9的前侧表面上的相应的互补金属氧化物 半导体(CMOS)装置集合，其可以为半导体装置710的部件。
在一个实施例中，连续材料层(380，284，282，280，180，760)包括 嵌入下级金属互连结构780的下级电介质材料层760，其电连接到CMOS装 置且电连接到三维存储器装置并位于基板半导体层9的前侧表面与三维存储 器装置之间。在一个实施例中，连续材料层(380，284，282，280，180， 760)包括上互连级电介质层(382，284，282，280)，其在多个半导体裸芯 1000内包含金属互连结构，诸如上金属互连结构(388，96，98，99)，以及 帽硅氮化物钝化层384，其接触电连接到金属互连结构(388，96，98，99) 的金属接触垫392。
参考图19A-19D，图案化蚀刻掩模层1077可以形成在示例性结构之上， 以覆盖多个半导体裸芯1000中的每一个，而不覆盖分切通道的将相邻对的 半导体裸芯1000分开的区域。图案化蚀刻掩模层1077可以是光刻法地图案 化的光致抗蚀剂材料层，或可以是可抛弃硬掩膜材料层，其通过在之上施加 和图案化光致抗蚀剂层以及通过后续图案转印到可抛弃硬掩膜材料层中而 被图案化。如果将光致抗蚀剂材料层用于图案化蚀刻掩模层1077，则光致抗 蚀剂材料层的厚度可以在从5微米至100微米范围内，虽然也可以使用更小 或更大的厚度。
根据本公开的方面，相邻对的半导体裸芯1000之间的分切通道的区域 和方向不限于矩形网格形状。每个半导体裸芯1000的水平截面形状可以为 矩形形状，或非矩形形状。总体上，每个半导体裸芯1000的水平截面形状 可以为限定单个连续隔离区域的任意二维封闭形状。在一个实施例中，多个 半导体裸芯1000中的每一个可以具有非矩形水平截面形状，如图19B所示。 在一个实施例中，多个半导体裸芯1000中的每一个可以具有非矩形水平截 面形状，如图19C和图19D所示。在一个实施例中，多个分切通道可以沿 着至少三个不同水平方向(例如，沿着六边形的侧的方向)横向地延伸，如 图19C所示。在一个实施例中，多个半导体裸芯1000中的至少一个可以具 有弯曲水平截面形状(诸如圆形、卵形，或椭圆形)，如图19D所示。相邻 对的半导体裸芯1000之间的间隔可以是均匀的，如图19B和图19C所示， 或可以是非均匀的，如图19D所示。因此，可以形成具有任意限定单个连续 区域的二维截面形状的半导体裸芯1000。另外，每个半导体裸芯1000可以 形成为具有相同或不同形状的集合两个或更多个分开的结构。
图19E和19F图示了分切通道配置，其可以用于图19A-19D中所示的 示例性结构。在一个实施例中，在图19A-19D所示的加工步骤之后，分切通 道可以完全地横向地围绕每个半导体裸芯1000，如图19E所示。在另一实 施例中，在图19A-19D的加工步骤之后可以存在连接相邻对的半导体裸芯 1000的桥，如图19F所示。在采用图19E的分切通道配置的情况下，半导 体裸芯1000可以在后续移除牺牲接合材料层1120之后彼此完全地物理地隔 离。在采用图19F的分切通道配置的情况下，在后续移除牺牲接合材料层 1120之后可以进行附加晶片级加工步骤(诸如晶片凸块(wafer bumping)或 附接裸芯堆叠的粘结和/或粘合材料)。
参考图20，使用图案化蚀刻掩模层1077作为蚀刻掩模(即，从各向异 性蚀刻工艺的蚀刻剂保护下面的材料部分的掩模)，穿过半导体裸芯1000的 全部材料层进行各向异性蚀刻。图案化蚀刻掩模层1077中的图案转印穿过 示例性结构的位于背侧硅氮化物钝化层1130上方且未被图案化蚀刻掩模层 1077掩盖的全部材料部分，以形成处理中分切通道1079’。处理中分切通道 1079’中的每一个包含从背侧硅氮化物钝化层1130的顶表面延伸到上电介 质材料层380的最顶表面的一对直侧壁。处理中分切通道1079’的直侧壁可 以垂直或实质上垂直，具有关于垂直方向小于3度的渐缩角度。总体上，通 过各向异性地蚀刻连续材料层(380，284，282，280，180，760)的位于相 邻对的半导体裸芯1000直接且未被图案化蚀刻掩模层1077掩盖的部分，多 个处理中分切通道1079可以形成在多个半导体裸芯1000之中的相邻对之 间。多个处理中分切通道1079’延伸到背侧硅氮化物钝化层1130的顶表面。
参考图21，可以对半导体裸芯1000的各种物理地暴露的侧壁表面的材 料有选择性地移除图案化蚀刻掩模层1077。例如，如果图案化蚀刻掩模层 1077包含光致抗蚀剂材料，则图案化蚀刻掩模层1077可以通过灰化被移除。 如果图案化蚀刻掩模层1077包含聚合物材料，则图案化蚀刻掩模层1077可 以被溶解在有机溶剂中。
连续硅氮化物衬垫1074L可以沉积在半导体裸芯1000的物理地暴露的 表面上和背侧硅氮化物钝化层1130的顶表面的物理地暴露的部分上。连续 硅氮化物衬垫1074L可以形成在多个半导体裸芯1000的侧壁上和多个半导 体裸芯1000之上。化学气相沉积工艺可以用来沉积连续硅氮化物衬垫1074L。连续硅氮化物衬垫1074L可以或可以不是共形的。连续硅氮化物衬 垫1074L在半导体裸芯1000的侧壁上的平均厚度可以在从100nm至1000 nm范围内，虽然也可以使用更小或更大的厚度。
参考图22，连续硅氮化物衬垫1074L和背侧硅氮化物钝化层1130的在 处理中分切通道1079’下面的部分被各向异性蚀刻工艺蚀刻。各向异性蚀刻 工艺各向异性地蚀刻连续硅氮化物衬垫1074L和背侧硅氮化物钝化层1130， 以垂直地延伸处理中分切通道1079’。一经从每个半导体裸芯1000上方移除 连续硅氮化物衬垫1074L的水平部分，牺牲帽硅氧化物层386的顶表面可以 物理地暴露。垂直地延伸的处理中分切通道1079’构成多个分切通道1079。 多个分切通道1079延伸到牺牲接合材料层1120的顶表面。
连续硅氮化物衬垫1074L的剩余部分包含离散管状部分，离散管状部分 横向地围绕半导体裸芯1000中的相应的一个。连续硅氮化物衬垫1074L的 每个剩余部分在本文中称为硅氮化物钝化衬垫1074，其可以起到扩散屏障层 的功能，保护每个半导体裸芯1000免受穿过半导体裸芯1000的侧壁的湿气 或污染物的侵入。多个分切通道1079的侧壁包括硅氮化物钝化衬垫1074的 外侧壁和硅氮化物钝化层1130的剩余部分的侧壁。每个硅氮化物钝化衬垫 1074横向地围绕多个半导体裸芯1000中的相应的一个。牺牲接合材料层 1120的顶表面的部分物理地暴露在每个相邻对的半导体裸芯1000之间。
在一个实施例中，硅氮化物钝化衬垫1074的顶表面可以邻接于帽硅氮 化物钝化层384的剩余部分，并且硅氮化物钝化衬垫1074的底表面可以邻 接于背侧硅氮化物钝化层1130。在此情况下，每个半导体裸芯1000可以被 帽硅氮化物钝化层384的剩余部分、硅氮化物钝化衬垫1074、背侧硅氮化物 钝化层1130以及金属接触垫392的相应的集合的组合完全地包封。
参考图23，可以使用各向同性蚀刻工艺，对多个半导体裸芯1000的表 面部分的材料有选择性地移除牺牲接合材料层1120。图23图示了在牺牲接 合材料层1120被部分地移除之后，在各向同性蚀刻工艺的蚀刻剂从分切通 道1079蚀刻牺牲接合材料层1120d近侧部分之后，并且在各向同性蚀刻工 艺的蚀刻剂蚀刻牺牲接合材料层1120的远侧部分之前，在各向同性蚀刻工 艺期间的示例性结构。
例如，可以使用各向同性蚀刻工艺，对帽硅氮化物钝化层384硅氮化物 钝化衬垫1074、背侧硅氮化物钝化层1130的剩余部分，以及金属接触垫392 的材料有选择性地蚀刻牺牲接合材料层1120的材料。各向同性蚀刻工艺可 以使用对硅氮化物有选择性地移除牺牲接合材料层1120的材料的蚀刻化学。 如果牺牲接合材料层1120包含硅氧化物基材料，诸如掺杂硅酸盐玻璃(例 如，硼硅酸盐玻璃)、无掺杂硅酸盐玻璃、有机硅酸盐玻璃，以及热硅氧化 物，各向同性蚀刻工艺可以使用湿法蚀刻化学药品，包括氢氟酸、氢氧化钠， 以及氢氧化钾中的至少一种。牺牲帽硅氧化物层386可以在在各向同性蚀刻 工艺对背侧硅氮化物钝化层1130和金属接触垫392的剩余部分有选择性地 附带地被移除。
参考图24A和图24B，可以进一步继续各向同性蚀刻工艺，直到牺牲接 合材料层1120被完全地移除。一经移除牺牲接合材料层1120，多个半导体 裸芯1000彼此之间单一化。因此，半导体裸芯1000可以被单一化，而不需 施加典型地与本领域已知的物理切割或研磨相关联的外部机械力。因为半导 体裸芯1000不在单一化期间经受机械应力，半导体裸芯1000较不易于发生 应力引发的装置失效，并且增强了半导体裸芯1000中的半导体装置的可靠 性。
在一个实施例中，单一化之后的多个半导体裸芯1000中的每一个的物 理地暴露的表面包含背侧硅氮化物钝化层1130的剩余部分的表面、硅氮化 物钝化衬垫1074的表面、帽硅氮化物钝化层384的剩余部分的表面以及金 属接触垫392的子集的表面。载体基板1110可以重复使用，以通过牺牲接 合材料层接合到另一半导体基板层9，并且可以再次使用本公开的实施例方 法的加工步骤，以提供附加的单一化的半导体裸芯1000。
背侧硅氮化物钝化层1130可以起到钝化层的功能，其阻挡杂质材料和 湿气从背侧扩散到每个半导体裸芯1000中。此外，背侧硅氮化物钝化层1130 可以形成为具有内拉伸应力或内压缩应力，使得背侧硅氮化物钝化层1130 补偿或平衡每个半导体裸芯1000的上部部分中固有的(built-in)应力。另 外，背侧硅氮化物钝化层1130可以被图案化和/或可以被提供有跨每个半导 体裸芯1000的背侧的适当厚度梯度或变化(例如，通过采用光刻法背侧掩 模和蚀刻工艺的组合)，以起到图案化的应力平衡层的功能。在背侧硅氮化 物钝化层1130起到图案化的应力平衡层的功能的情况下，由背侧硅氮化物 钝化层1130施加的局部应力可以被背侧硅氮化物钝化层1130的图案或跨半 导体裸芯1000的背侧的厚度变化调节。由作为图案化的应力平衡层的背侧 硅氮化物钝化层1130施加的应力可以是在半导体裸芯1000的背侧表面的平 面内各向异性的。换而言之，由作为图案化的应力平衡层的背侧硅氮化物钝 化层1130施加的应力可以具有不同的强度和/或极性，取决于在包含半导体裸芯1000的背侧表面的平面内绕半导体裸芯1000的集合中心的方位取向。 在此情况下，可以通过作为图案化的应力平衡层的背侧硅氮化物钝化层1130 的厚度调节有效地抵消半导体裸芯1000的翘曲。在一个实施例中，由作为 图案化的应力平衡层的背侧硅氮化物钝化层1130施加的应力可以包括局部 压缩应力，其具有增强半导体裸芯1000的裸芯强度的效果。
参考全部附图并根据各种本公开的实施例，提供了一种形成单一化的半 导体裸芯的方法，其可以包括：在载体基板的前侧表面上形成牺牲接合材料 层；将基板半导体层附接到牺牲接合材料层的前侧；形成多个半导体裸芯， 多个半导体裸芯被包含在基板半导体层的前侧上的连续材料层内，连续材料 层中的每一个连续地延伸在多个半导体裸芯的区域之上；至少通过各向异性 地蚀刻连续材料层的位于相邻对的半导体裸芯之间的部分，在多个半导体裸 芯之中的相邻对之间形成多个分切通道，其中多个分切通道延伸到牺牲接合 材料层的顶表面；以及使用各向同性蚀刻工艺，对多个半导体裸芯的表面部 分的材料有选择性地移除牺牲接合材料层，其中一经移除牺牲接合材料层， 多个半导体裸芯彼此之间单一化。
参考全部附图和根据各种本公开的实施例，提供了单一化的半导体裸芯 1000上的三维存储器装置，其可以包括：三维存储器装置结构710，其位于 半导体基板层9的前侧表面上；硅氮化物钝化层1130(诸如背侧硅氮化物钝 化层1130)，其接触半导体基板层9的背侧表面的整体；互连级电介质层 (760，280，282，284，282)，其包含金属互连结构(780，96，98，99， 288)并且位于基板半导体层9之上；帽硅氮化物钝化层384，其接触金属接 触垫392，金属接触垫392电连接到金属互连结构(780，96，98，99，288) 并且位于互连级电介质层(780，96，98，99，288)之上；以及硅氮化物钝 化衬垫1074，其接触互连级电介质层(780，96，98，99，288)的外侧壁的 整体并且在硅氮化物钝化层1130与帽硅氮化物钝化层384之间垂直地延伸。
参考全部附图和根据各种本公开的实施例，提供了单一化的半导体裸芯 1000，其可以包括：半导体装置710，其位于半导体基板层9的前侧表面上； 互连级电介质层(780，96，98，99，288)，其包含金属互连结构(780，96，98，99，288)并且位于基板半导体层9之上；以及硅氮化物钝化衬垫1074， 其接触互连级电介质层(780，96，98，99，288)的外侧壁的整体和半导体 基板层9的外侧壁的整体，其中单一化的半导体裸芯1000具有非矩形水平 截面形状。
随着半导体裸芯(诸如包含三维存储器装置的裸芯)通过移除牺牲接合 材料层和各向异性通道蚀刻工艺而被单一化，各种实施例形成单一化的半导 体裸芯，而在单一化工艺期间不产生机械应力。因此，改善了产量，因为由 机械应力造成的损坏被减少或消除。消除了锯割的进一步的成本和时间。因 此，各种实施例可以提高分切产量和裸芯可靠性，以及降低制造成本。
参考图25，图示了根据本公开的实施例在减薄工艺之后在基板8的背侧 表面上形成背侧应力层620的加工顺序。各种本公开的实施例的基板8可以 在分切之前被减薄(例如，通过研磨)，并且背侧应力层620并且沉积(例 如，通过CVD)在减薄的基板8的背侧表面上。背侧应力层620包含产生 应力的电介质材料，诸如硅氮化物或硅氧化物。在一个实施例中，形成在基 板8的前侧上的半导体结构(100，700)(例如，存储器阵列区域100和外 围装置区域700以及可选地接触区域200和外围区域400)可能产生压缩应 力，并且背侧应力层620可以施加压缩应力，其平衡翘曲(例如，由半导体 结构(100，700)施加在基板8的前侧上的应力导致的应变)，以最小化基 板8的翘曲。
参考图26A-26C，背侧应力层620可以被图案化，或可以采用施加不同 的应力的多层。可以产生局部化的应力，以在分切晶片之前降低晶片翘曲。 图26A图示了一种配置，其中背侧应力层620的仅在基板(即，晶片)的背 侧表面之上的所选区域中的部分被减薄。图26B图示了实施例，其中将复合 层用于晶片之上的背侧应力层620。具体地，可以在基板8的背侧上形成并 图案化施加低水平的压缩应力的第一背侧应力层，并且可以在图案化的第一 背侧应力层之上形成施加较高水平的压缩应力的第二背侧应力层。可以例如 用化学机械平坦化来平坦化第二背侧应力层，以提供形成为复合材料层且具 有成分调节的背侧应力层60。图26C图示了一种配置，其中背侧应力层620 的部分被完全地移除。
图27A和图27B图示了硅晶片8W上的图案化的背侧应力层620的示 例性布局。应力层620可以被图案化为条，条非平行(例如，成30与60度 之间的角度，诸如45度)与裸芯分切方向沿着半导体裸芯1000之间的分切 通道1079延伸，如图27A中所示。替代地，应力层620可以被图案化为条， 条平行于一个裸芯分切方向沿着半导体裸芯1000之间的分切通道1079延 伸，如图27B所示。
参考图28，图示了半导体晶片的垂直截面图，其包含前侧应力层621 和上面的绝缘层622。前侧应力层621可以包含硅氮化物，并且厚度可以在 从150nm至600nm范围内，诸如300nm。前侧应力层可以产生应力，该 应力为与形成在基板8的前侧上的半导体结构(100，700)产生的应力相反 类型的应力。例如，如果形成在基板8的前侧上的半导体结构产生压缩应力， 则前侧应力层可以产生拉伸应力。前侧应力层621产生的应力的强度可以在从100MPa至2GPa范围内，诸如130MPa。
尽管前述涉及特定的实施例，应当理解，本公开不限于此。本领域普通 技术人员将认识到，可以对所公开的实施例进行各种修改，并且这样的修改 意图在本公开的范围内。彼此不是替代的全部实施例之间假定兼容性。词语 “包括”或“包含”包含用词语“基本上由……构成”或“由……构成”替 代词语“包括”或“包含”的全部实施例，除非明确地另有指明。在本公开 中使用特定的结构和/或配置说明了实施例的情况下，应当理解权利要求可以 以功能上等同的任意其他兼容结构和/或配置实践，前提是这样的替换未被明 确禁止或对于本领域普通技术人员已知是不可能的。本文中引用的全部出版 物、专利申请以及专利通过引用以其整体并入本文。

Claims (20)

1.一种形成单一化的半导体裸芯的方法，包括：
在载体基板的前侧表面上形成牺牲接合材料层；
将基板半导体层附接到所述牺牲接合材料层的前侧；
形成多个半导体裸芯，所述多个半导体裸芯被包含在所述基板半导体层的前侧上的连续材料层内，所述连续材料层中的每一个在所述多个半导体裸芯的区域之上连续地延伸；
至少通过各向异性地蚀刻所述连续材料层的位于半导体裸芯的相邻对之间的部分，在所述多个半导体裸芯之中的相邻对之间形成多个分切通道，其中所述多个分切通道延伸到所述牺牲接合材料层的顶表面；以及
使用各向同性蚀刻工艺，对所述多个半导体裸芯的表面部分的材料有选择性地移除所述牺牲接合材料层，其中在移除所述牺牲接合材料层时，所述多个半导体裸芯彼此之间单一化。
2.如权利要求1所述的方法，其中将所述基板半导体层附接到所述牺牲接合材料层的前侧包括将所述基板半导体层直接或通过中间电介质材料层接合到所述牺牲接合材料层。
3.如权利要求2所述的方法，其中：
所述基板半导体层包括单晶半导体材料；并且
所述多个半导体裸芯中的每一个包括形成在所述基板半导体层内或直接形成在所述基板半导体层上的相应的半导体装置集。
4.如权利要求3所述的方法，还包括：
将包含埋置氢注入层的源极半导体基板接合到所述牺牲接合材料层的前侧；以及
通过在所述埋置氢注入层处劈裂所述源极半导体基板，将所述源极半导体基板的远侧部分与所述牺牲接合材料层分离，其中所述源极半导体基板的附接到所述牺牲接合材料层的剩余近侧部分构成所述基板半导体层。
5.如权利要求2所述的方法，其中：
所述基板半导体层通过所述中间电介质材料层接合到所述牺牲接合材料层；并且
所述中间电介质材料层包括硅氮化物钝化层。
6.如权利要求5所述的方法，还包括：
在所述硅氮化物钝化层的顶表面上且在所述多个半导体裸芯的侧壁上且在所述多个半导体裸芯之上沉积连续硅氮化物衬垫；以及
进行各向异性蚀刻工艺，所述各向异性蚀刻工艺各向异性地蚀刻所述连续硅氮化物衬垫和所述硅氮化物钝化层以形成所述多个分切通道，其中所述连续硅氮化物衬垫的剩余部分包括硅氮化物钝化衬垫，所述硅氮化物钝化衬垫横向地围绕所述多个半导体裸芯中的相应的一个，并且所述牺牲接合材料层的所述顶表面的部分在半导体裸芯的每个相邻对之间物理地暴露。
7.如权利要求6所述的方法，其中所述各向同性蚀刻工艺使用蚀刻化学，所述蚀刻化学对所述硅氮化物钝化衬垫和所述硅氮化物钝化层的材料有选择性地移除所述牺牲接合材料层的材料。
8.如权利要求7所述的方法，其中所述各向同性蚀刻工艺使用湿法蚀刻化学药品，包括氢氟酸、氢氧化钠以及氢氧化钾中的至少一种。
9.如权利要求7所述的方法，其中所述牺牲接合材料层包括选自掺杂硅酸盐玻璃、无掺杂硅酸盐玻璃、有机硅酸盐玻璃以及热硅氧化物的材料。
10.如权利要求6所述的方法，其中所述连续材料层包括：
互连级电介质层，所述互连级电介质层包含所述多个半导体裸芯内的金属互连结构；以及
帽硅氮化物钝化层，所述帽硅氮化物钝化层接触金属接触垫，所述金属接触垫电连接到所述金属互连结构。
11.如权利要求10所述的方法，其中所述多个半导体裸芯中的每一个的在单一化之后物理地暴露的表面由所述硅氮化物钝化层的剩余部分的表面、硅氮化物钝化衬垫的表面、所述帽硅氮化物钝化层的剩余部分的表面以及所述金属接触垫的子集的表面构成。
12.如权利要求6所述的方法，其中所述多个分切通道的侧壁包括所述硅氮化物钝化衬垫的外侧壁和所述硅氮化物钝化层的剩余部分的侧壁。
13.如权利要求1所述的方法，其中：
所述牺牲接合材料层具有第一厚度，所述第一厚度在从5微米至20微米的范围内；并且
所述基板半导体层具有第二厚度，所述第二厚度在从200nm至10微米的范围内。
14.如权利要求1所述的方法，其中：
所述连续材料层具有在从20微米至100微米范围内的总厚度；并且
所述半导体裸芯中的每一个包含相应的三维存储器装置，所述相应的三维存储器装置被包含在所述连续材料层内并且包含存储器元件的三维阵列。
15.如权利要求14所述的方法，其中：
每个三维存储器装置包括延伸穿过绝缘层和导电层的交替堆叠体的垂直NAND串的二维阵列；
所述半导体裸芯中的每一个包括直接形成在所述基板半导体层的前侧表面上的相应的互补金属氧化物半导体(CMOS)装置集；并且
所述连续材料层包括下级电介质材料层，所述下级电介质材料层包含下级金属互连结构，所述下级金属互连结构电连接到所述互补金属氧化物半导体装置和所述三维存储器装置并且位于所述基板半导体层的前侧表面与所述三维存储器装置之间。
16.如权利要求1所述的方法，其中所述多个半导体裸芯中的每一个具有非矩形水平截面形状。
17.如权利要求16所述的方法，其中所述多个半导体裸芯中的至少一个具有弯曲水平截面形状。
18.如权利要求1所述的方法，其中所述多个分切通道沿着至少三个不同水平方向横向地延伸。
19.一种三维存储器装置，包括：
三维装置结构，所述三维装置结构位于半导体基板层的前侧表面上；
硅氮化物钝化层，所述硅氮化物钝化层接触所述半导体基板层的背侧表面的整体；
互连级电介质层，所述互连级电介质层包含金属互连结构并且位于所述基板半导体层之上；
帽硅氮化物钝化层，所述帽硅氮化物钝化层接触金属接触垫，所述金属接触垫电连接到所述金属互连结构且位于所述互连级电介质层之上；以及
硅氮化物钝化衬垫，所述硅氮化物钝化衬垫接触所述互连级电介质层的外侧壁的整体并且在所述硅氮化物钝化层与所述帽硅氮化物钝化层之间垂直地延伸。
20.一种单一化的半导体裸芯，包括：
半导体装置，所述半导体装置位于半导体基板层的前侧表面上；
互连级电介质层，所述互连级电介质层包含金属互连结构并且位于所述基板半导体层之上；以及
硅氮化物钝化衬垫，所述硅氮化物钝化衬垫接触所述互连级电介质层的外侧壁的整体和所述半导体基板层的外侧壁的整体，
其中所述单一化的半导体裸芯具有非矩形水平截面形状。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10937801B2 (en) * 2019-03-22 2021-03-02 Sandisk Technologies Llc Three-dimensional memory device containing a polygonal lattice of support pillar structures and contact via structures and methods of manufacturing the same
US11646283B2 (en) 2020-01-28 2023-05-09 Sandisk Technologies Llc Bonded assembly containing low dielectric constant bonding dielectric material
US11621202B2 (en) 2021-03-02 2023-04-04 Western Digital Technologies, Inc. Electrical overlay measurement methods and structures for wafer-to-wafer bonding
US11569139B2 (en) 2021-03-02 2023-01-31 Western Digital Technologies, Inc. Electrical overlay measurement methods and structures for wafer-to-wafer bonding
US11758730B2 (en) 2021-05-10 2023-09-12 Sandisk Technologies Llc Bonded assembly of a memory die and a logic die including laterally shifted bit-line bonding pads and methods of forming the same
US11869877B2 (en) 2021-08-06 2024-01-09 Sandisk Technologies Llc Bonded assembly including inter-die via structures and methods for making the same
US11925027B2 (en) 2021-12-27 2024-03-05 Sandisk Technologies Llc Three-dimensional memory device including sense amplifiers having a common width and separation
US11923321B2 (en) 2022-01-12 2024-03-05 Sandisk Technologies Llc Three-dimensional memory device including dielectric rails for warpage reduction and method of making the same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
WO2004084275A2 (en) * 2003-03-18 2004-09-30 Crystal Photonics, Incorporated Method for making group iii nitride devices and devices produced thereby
US8236611B1 (en) * 2010-04-13 2012-08-07 Sandia Corporation Die singulation method and package formed thereby
JP5739698B2 (ja) * 2011-03-22 2015-06-24 スタンレー電気株式会社 半導体素子の製造方法
US9070741B2 (en) * 2012-12-17 2015-06-30 Infineon Technologies Austria Ag Method of manufacturing a semiconductor device and a semiconductor workpiece
US9401303B2 (en) * 2014-08-01 2016-07-26 Globalfoundries Inc. Handler wafer removal by use of sacrificial inert layer

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