JP7470848B2 - 半導体装置 - Google Patents

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Description

本発明は、ＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）を備えた半導体装置に関する。
特許文献１には、ＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）を備えた半導体装置が開示されている。この半導体装置は、シリコン基板を含む。シリコン基板の上には、バッファ層が形成されている。バッファ層の上には、ＧａＮ層が形成されている。
ＧａＮ層の上には、ゲート絶縁層を挟んでゲート電極層が形成されている。また、ＧａＮ層の上には、ＡｌＧａＮ層を挟んでソース電極層およびドレイン電極層が形成されている。
特開２０１１－１９２８３４号公報
特許文献１に係る半導体装置は、１つのＨＥＭＴチップとして形成され得る。複数のＨＥＭＴチップを実装基板等の接続対象物に実装する場合には、複数のＨＥＭＴチップを並べて配置しなければならない。
その結果、接続対象物に占める複数のＨＥＭＴチップの面積が増加する。また、複数のＨＥＭＴチップ同士を電気的に接続する場合、複数のＨＥＭＴチップの間の配線距離が増加する。そのため、配線抵抗の増加や配線インダクタンスの増加等の問題も生じる。
そこで、本発明の一実施形態は、独立して制御可能な複数のＨＥＭＴを備え、小型化および性能の向上を図ることができる半導体装置を提供することを一つの目的とする。
本発明の一実施形態は、半導体層と、前記半導体層に形成された第１ＨＥＭＴと、前記半導体層において前記第１ＨＥＭＴとは異なる領域に形成された第２ＨＥＭＴと、前記第１ＨＥＭＴおよび前記第２ＨＥＭＴを分離するように前記半導体層に形成された領域分離構造と、を含む、半導体装置を提供する。
この半導体装置によれば、互いに独立して制御可能な第１ＨＥＭＴおよび第２ＨＥＭＴが一つの半導体層に作り込まれている。これにより、第１ＨＥＭＴおよび第２ＨＥＭＴを半導体層という限られた範囲内に収めることができるから、小型化を図ることができる。
また、この半導体装置において第１ＨＥＭＴおよび第２ＨＥＭＴを互いに電気的に接続する場合には、第１ＨＥＭＴおよび第２ＨＥＭＴを接続する配線を、半導体層という限られた範囲内に収めることができる。
これにより、配線距離を短縮できるから、配線抵抗および配線インダクタンスの低減を図ることができる。よって、小型化の利点を生かして性能の向上を図ることができる半導体装置を提供できる。
本発明の一実施形態は、第１デバイス形成領域および第２デバイス形成領域が設定された半導体層と、前記第１デバイス形成領域に形成され、第１二次元電子ガス領域をチャネルとする第１ＨＥＭＴと、前記第２デバイス形成領域に形成され、第２二次元電子ガス領域をチャネルとする第２ＨＥＭＴと、前記半導体層に形成され、前記第１デバイス形成領域および前記第２デバイス形成領域を区画する領域分離構造と、を含む、半導体装置を提供する。
この半導体装置によれば、互いに独立して制御可能な第１ＨＥＭＴおよび第２ＨＥＭＴが一つの半導体層に作り込まれている。これにより、第１ＨＥＭＴおよび第２ＨＥＭＴを半導体層という限られた範囲内に収めることができるから、小型化を図ることができる。
また、この半導体装置において第１ＨＥＭＴおよび第２ＨＥＭＴを互いに電気的に接続する場合には、第１ＨＥＭＴおよび第２ＨＥＭＴを接続する配線を、半導体層という限られた範囲内に収めることができる。
これにより、配線距離を短縮できるから、配線抵抗および配線インダクタンスの低減を図ることができる。よって、小型化の利点を生かして性能の向上を図ることができる半導体装置を提供できる。
本発明の一実施形態は、電子走行層および前記電子走行層の上に形成された電子供給層を含み、前記電子供給層を貫通するトレンチによって第１デバイス形成領域および第２デバイス形成領域が区画された半導体層と、前記第１デバイス形成領域に形成され、第１二次元電子ガス領域をチャネルとする第１ＨＥＭＴと、前記第２デバイス形成領域に形成され、第２二次元電子ガス領域をチャネルとする第２ＨＥＭＴと、前記トレンチに埋設された絶縁体を含み、前記第１ＨＥＭＴおよび前記第２ＨＥＭＴを電気的に分離する領域分離構造と、を含む、半導体装置を提供する。
この半導体装置によれば、互いに独立して制御可能な第１ＨＥＭＴおよび第２ＨＥＭＴが一つの半導体層に作り込まれている。これにより、第１ＨＥＭＴおよび第２ＨＥＭＴを半導体層という限られた範囲内に収めることができるから、小型化を図ることができる。
また、この半導体装置において第１ＨＥＭＴおよび第２ＨＥＭＴを互いに電気的に接続する場合には、第１ＨＥＭＴおよび第２ＨＥＭＴを接続する配線を、半導体層という限られた範囲内に収めることができる。
これにより、配線距離を短縮できるから、配線抵抗および配線インダクタンスの低減を図ることができる。よって、小型化の利点を生かして性能の向上を図ることができる半導体装置を提供できる。
本発明の一実施形態は、電子走行層および前記電子走行層の上に形成された電子供給層を含み、第１方向Ｘの一方側の第１デバイス形成領域および前記第１方向Ｘの他方側の第２デバイス形成領域が設定された半導体層と、前記電子供給層を貫通し、前記電子走行層を貫通しないように前記半導体層に形成され、前記電子走行層の厚さ方向途中部に位置する底壁を有し、平面視において前記第１方向Ｘに直交する第２方向Ｙに延びる部分によって前記第１方向Ｘの両側に前記第１デバイス形成領域および前記第２デバイス形成領域を区画し、前記電子走行層に形成される二次元電子ガス領域を前記第１デバイス形成領域側の第１二次元電子ガス領域および前記第２デバイス形成領域側の第２二次元電子ガス領域に分断するトレンチと、前記第１デバイス形成領域に形成され、前記トレンチによって区画された前記第１二次元電子ガス領域をチャネルとする第１ＨＥＭＴであって、平面視において前記第１方向Ｘに間隔を空けて配列され、前記第２方向Ｙに延びる帯状にそれぞれ形成された第１ゲート電極、第１ドレイン電極および第１ソース電極を含む前記第１ＨＥＭＴと、前記第２デバイス形成領域に形成され、前記トレンチによって区画された前記第２二次元電子ガス領域をチャネルとする第２ＨＥＭＴであって、平面視において前記第１方向Ｘに間隔を空けて配列され、前記第２方向Ｙに延びる帯状にそれぞれ形成された第２ゲート電極、第２ドレイン電極および第２ソース電極を含む前記第２ＨＥＭＴと、前記第１ＨＥＭＴの前記第１ソース電極および前記第２ＨＥＭＴの前記第２ドレイン電極に電気的に接続されるように前記第１ソース電極および前記第２ドレイン電極の上に配置され、平面視において前記トレンチの前記第２方向Ｙに延びる部分に直交するように前記第１方向Ｘに延びる帯状に形成されたソース・ドレイン配線と、前記ソース・ドレイン配線のうち前記トレンチの前記第２方向Ｙに延びる部分に直交する部分に電気的に接続されるように前記ソース・ドレイン配線の上に配置され、平面視において前記ソース・ドレイン配線に直交するように前記トレンチの前記第２方向Ｙに延びる部分に沿って前記第２方向Ｙに延びる帯状に形成されたソース・ドレイン外部端子と、を含む、半導体装置を提供する。
この半導体装置によれば、互いに独立して制御可能な第１ＨＥＭＴおよび第２ＨＥＭＴが一つの半導体層に作り込まれている。これにより、第１ＨＥＭＴおよび第２ＨＥＭＴを半導体層という限られた範囲内に収めることができるから、小型化を図ることができる。
また、第１ＨＥＭＴおよび第２ＨＥＭＴを接続する配線が半導体層という限られた範囲内に収められる。これにより、配線距離を短縮できるから、配線抵抗および配線インダクタンスの低減を図ることができる。よって、小型化の利点を生かして性能の向上を図ることができる半導体装置を提供できる。
図１は、本発明の第１実施形態に係る半導体装置を示す平面図である。 図２は、図１に示すII-II線に沿う断面図である。 図３は、図１に示すIII-III線に沿う断面図である。 図４は、図１に示すIV-IV線に沿う断面図である。 図５は、図１に示すV-V線に沿う断面図である。 図６は、図１に示すVI-VI線に沿う断面図である。 図７は、図２に示す領域VIIの拡大図である。 図８は、図２に示す領域VIIIの拡大図である。 図９は、積層構造部の上の構造を取り除き、積層構造部の形態を説明するための平面図である。 図１０は、第１ソース電極、第１ドレイン電極、第２ソース電極および第２ドレイン電極の上の構造を取り除き、それらの形態を説明するための平面図である。 図１１は、第１ゲート電極および第２ゲート電極の上の構造を取り除き、それらの形態を説明するための平面図である。 図１２は、第１ソースコンタクト電極、第１ドレインコンタクト電極、第２ソースコンタクト電極および第２ドレインコンタクト電極の上の構造を取り除き、それらの形態を説明するための平面図である。 図１３は、ソース・ドレイン配線層、第１ゲート配線層、ドレイン配線層、第２ゲート配線層およびソース配線層の上の構造を取り除き、それらの形態を説明するための平面図である。 図１４は、図１に示す半導体装置の電気的構造を説明するための等価回路図である。 図１５は、図１に示す半導体装置のスイッチング特性を説明するためのスイッチング波形である。 図１６Ａは、図１に示す半導体装置の製造方法の一例を説明するための断面図である。 図１６Ｂは、図１６Ａの次の工程を示す断面図である。 図１６Ｃは、図１６Ｂの次の工程を示す断面図である。 図１６Ｄは、図１６Ｃの次の工程を示す断面図である。 図１６Ｅは、図１６Ｄの次の工程を示す断面図である。 図１６Ｆは、図１６Ｅの次の工程を示す断面図である。 図１６Ｇは、図１６Ｆの次の工程を示す断面図である。 図１６Ｈは、図１６Ｇの次の工程を示す断面図である。 図１６Ｉは、図１６Ｈの次の工程を示す断面図である。 図１６Ｊは、図１６Ｉの次の工程を示す断面図である。 図１６Ｋは、図１６Ｊの次の工程を示す断面図である。 図１６Ｌは、図１６Ｋの次の工程を示す断面図である。 図１６Ｍは、図１６Ｌの次の工程を示す断面図である。 図１６Ｎは、図１６Ｍの次の工程を示す断面図である。 図１６Ｏは、図１６Ｎの次の工程を示す断面図である。 図１６Ｐは、図１６Ｏの次の工程を示す断面図である。 図１６Ｑは、図１６Ｐの次の工程を示す断面図である。 図１６Ｒは、図１６Ｑの次の工程を示す断面図である。 図１６Ｓは、図１６Ｒの次の工程を示す断面図である。 図１６Ｔは、図１６Ｓの次の工程を示す断面図である。 図１６Ｕは、図１６Ｔの次の工程を示す断面図である。 図１６Ｖは、図１６Ｕの次の工程を示す断面図である。 図１６Ｗは、図１６Ｖの次の工程を示す断面図である。 図１６Ｘは、図１６Ｗの次の工程を示す断面図である。 図１６Ｙは、図１６Ｘの次の工程を示す断面図である。 図１６Ｚは、図１６Ｙの次の工程を示す断面図である。 図１７は、本発明の第２実施形態に係る半導体装置を示す平面図である。 図１８は、図１７に示す半導体装置において、各部材の電気的な接続形態を説明するための概略構成図である。 図１９は、図１８に対応する概略構成図であって、各部材の電気的な接続形態の他の例を説明するための図である。
以下では、添付図面を参照して本発明の実施形態について詳細に説明する。
図１は、本発明の第１実施形態に係る半導体装置１を示す平面図である。
図１を参照して、半導体装置１は、直方体形状に形成されたチップ本体２を含む。チップ本体２は、一方側の第１チップ主面３、他方側の第２チップ主面４、ならびに、第１チップ主面３および第２チップ主面４を接続する４つのチップ側面５Ａ，５Ｂ，５Ｃ，５Ｄを含む。
第１チップ主面３および第２チップ主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状（より具体的には長方形状）に形成されている。
４つのチップ側面５Ａ～５Ｄのうちのチップ側面５Ａ，５Ｃは、第１方向Ｘに沿って延び、第１方向Ｘに交差する第２方向Ｙに沿って互いに対向している。４つのチップ側面５Ａ～５Ｄのうちのチップ側面５Ｂ，５Ｄは、第２方向Ｙに沿って延び、第１方向Ｘに沿って互いに対向している。
第１方向Ｘは、この形態では、チップ本体２の長手方向に設定されている。第２方向Ｙは、この形態では、第１方向Ｘに直交する方向、つまり、チップ本体２の短手方向に設定されている。
チップ本体２の第１チップ主面３には、外部接続される複数の外部端子が形成されている。複数の外部端子は、ソース・ドレイン外部端子６、第１ゲート外部端子７、ドレイン外部端子８、第２ゲート外部端子９およびソース外部端子１０を含む。
ソース・ドレイン外部端子６は、この形態では、第１チップ主面３の中央部に形成されている。ソース・ドレイン外部端子６は、平面視において第２方向Ｙに沿って延びる帯状に形成されている。
第１ゲート外部端子７は、この形態では、第１チップ主面３において一つの角部に沿う領域に形成されている。第１ゲート外部端子７は、より具体的には、第１チップ主面３においてチップ側面５Ａおよびチップ側面５Ｂを接続する角部に沿う領域に形成されている。
第１ゲート外部端子７は、平面視において四角形状（より具体的には正方形状）に形成されている。第１ゲート外部端子７は、平面視において第２方向Ｙに沿って延びる帯状に形成されていてもよい。
ドレイン外部端子８は、この形態では、第１チップ主面３において第１方向Ｘの一端部側の領域に形成されている。ドレイン外部端子８は、より具体的には、第１チップ主面３においてチップ側面５Ｂ側の領域に形成されている。ドレイン外部端子８は、平面視において第２方向Ｙに沿って延びる帯状に形成されている。
第２ゲート外部端子９は、この形態では、第１チップ主面３において一つの角部に沿う領域に形成されている。第２ゲート外部端子９は、より具体的には、第１チップ主面３においてチップ側面５Ｃおよびチップ側面５Ｄを接続する角部に沿う領域に形成されている。第２ゲート外部端子９は、第１チップ主面３の対角方向に沿って第１ゲート外部端子７と対向している。
第２ゲート外部端子９は、平面視において四角形状（より具体的には正方形状）に形成されている。第２ゲート外部端子９は、平面視において第２方向Ｙに沿って延びる帯状に形成されていてもよい。
ソース外部端子１０は、この形態では、第１チップ主面３において第１方向Ｘの他端部側の領域に形成されている。ソース外部端子１０は、より具体的には、第１チップ主面３においてチップ側面５Ｄ側の領域に形成されている。ソース外部端子１０は、平面視において第２方向Ｙに沿って延びる帯状に形成されている。
ソース外部端子１０は、第１方向Ｘに関して、ソース・ドレイン外部端子６を挟んでドレイン外部端子８と対向している。ソース・ドレイン外部端子６、ドレイン外部端子８およびソース外部端子１０は、平面視において第２方向Ｙに沿って延びるストライプ状に形成されている。
図２は、図１に示すII-II線に沿う断面図である。図３は、図１に示すIII-III線に沿う断面図である。図４は、図１に示すIV-IV線に沿う断面図である。図５は、図１に示すV-V線に沿う断面図である。図６は、図１に示すVI-VI線に沿う断面図である。図７は、図２に示す領域VIIの拡大図である。図８は、図２に示す領域VIIIの拡大図である。
図２～図６を参照して、チップ本体２は、基板１１および基板１１の上に形成された積層構造部１２を含む。基板１１は、Ｓｉ基板、ＳｉＣ基板、サファイア基板、ＧａＮ基板等であってもよい。基板１１は、この形態では、Ｓｉ基板からなる。
基板１１は、一方側の第１主面１３、他方側の第２主面１４、ならびに、第１主面１３および第２主面１４を接続する４つの側面１５Ａ，１５Ｂ，１５Ｃ，１５Ｄを含む。第１主面１３および第２主面１４の法線方向は、前述の法線方向Ｚに一致している。したがって、前述の平面視は、第１主面１３および第２主面１４の法線方向Ｚから見た平面視でもある。
第１主面１３および第２主面１４は、平面視においてチップ本体２の平面形状に整合する平面形状を有している。基板１１の第２主面１４は、チップ本体２の第２チップ主面４を形成している。側面１５Ａ～１５Ｄは、チップ側面５Ａ～５Ｄの一部をそれぞれ形成している。
積層構造部１２は、基板１１の第１主面１３側からこの順に形成された核形成層２１、バッファ層２２、電子走行層２３、電子供給層２４およびトップ絶縁層２５を含む。積層構造部１２は、エピタキシャル成長法によって基板１１の第１主面１３の上に形成されたエピタキシャル層からなる。積層構造部１２のうちの核形成層２１、バッファ層２２、電子走行層２３および電子供給層２４は、半導体積層構造部２６（半導体層）を形成している。
核形成層２１は、基板１１の上に形成されている。核形成層２１は、ＡｌＮ層を含む。核形成層２１の厚さは、１００ｎｍ以上３００ｎｍ以下（たとえば２００ｎｍ程度）であってもよい。
バッファ層２２は、核形成層２１の上に形成されている。バッファ層２２は、ＡｌＧａＮ層を含む。バッファ層２２の厚さは、１００ｎｍ以上３００ｎｍ以下（たとえば２００ｎｍ程度）であってもよい。
バッファ層２２は、Ａｌ組成比が異なる複数（２つ以上）のＡｌＧａＮ層が積層された積層構造を有していてもよい。複数のバッファ層２２は、Ａｌ組成比が積層方向に向けて漸減する順序で核形成層２１の上に積層されていてもよい。
電子走行層２３は、ＡｌｘＩｎｙＧａ（１－ｘ－ｙ）Ｎ（０≦ｘ＋ｙ≦１）を含む。電子走行層２３は、この形態では、ＧａＮからなる。電子走行層２３の厚さは、５０ｎｍ以上３００ｎｍ以下（たとえば２００ｎｍ程度）であってもよい。
電子走行層２３は、不純物無添加のＡｌｘＩｎｙＧａ（１－ｘ－ｙ）Ｎ（この形態ではＧａＮ）を含んでいてもよい。電子走行層２３は、不純物として炭素が添加されたＡｌｘＩｎｙＧａ（１－ｘ－ｙ）Ｎ（この形態ではＧａＮ）を含んでいてもよい。
電子供給層２４は、電子走行層２３の上に形成されている。電子供給層２４は、電子走行層２３のＡｌ組成比ｘとは異なるＡｌ組成比ｚを有する窒化物半導体を含む。電子供給層２４のＡｌ組成比ｚは、電子走行層２３のＡｌ組成比ｘよりも大きい。
電子供給層２４は、より具体的には、バリア層２７およびキャップ層２８を含む。バリア層２７は、ＡｌｚＧａ（１－ｚ）Ｎ（０＜ｚ≦１）を含む。バリア層２７は、この形態では、ＡｌＮからなる。バリア層２７の厚さは、１ｎｍ以上５ｎｍ以下（たとえば２ｎｍ程度）であってもよい。
キャップ層２８は、バリア層２７の上に形成されている。キャップ層２８は、バリア層２７の上の領域において、平坦性を向上させるために形成されている。キャップ層２８は、ＧａＮを含んでいてもよい。キャップ層２８の厚さは、０．５ｎｍ以上５ｎｍ以下（たとえば１ｎｍ程度）であってもよい。キャップ層２８の厚さは、バリア層２７の厚さ以下であってもよい。
電子供給層２４のＡｌ組成比ｚは、電子走行層２３のＡｌ組成比ｘよりも大きい。電子供給層２４の格子定数は、電子走行層２３の格子定数よりも小さい。そのため、電子供給層２４および電子走行層２３の間には、格子不整合が生じている。また、電子供給層２４には、成長面に平行な方向に沿って引っ張り歪が生じる。
電子走行層２３および電子供給層２４の間の境界領域において、電子走行層２３の伝導帯のエネルギ準位は、電子走行層２３および電子供給層２４の自発分極ならびにそれらの間の格子不整合に起因するピエゾ分極によってフェルミ準位以下になる。これにより、電子走行層２３および電子供給層２４の間の境界領域において電子走行層２３の表層部には、二次元電子ガス領域２９が形成されている。
トップ絶縁層２５は、電子供給層２４の上に形成されている。トップ絶縁層２５は、ＳｉＮ層を含む。トップ絶縁層２５は、パッシベーション層とも称される。トップ絶縁層２５の厚さは、１ｎｍ以上３０ｎｍ以下（たとえば１０ｎｍ程度）であってもよい。
積層構造部１２には、第１デバイス形成領域３１および第２デバイス形成領域３２が区画されている。第１デバイス形成領域３１には、第１ＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）３３が形成される。第２デバイス形成領域３２には、第２ＨＥＭＴ３４が形成される。
第１デバイス形成領域３１は、この形態では、積層構造部１２において第１方向Ｘの一端部側の領域に区画されている。第１デバイス形成領域３１は、より具体的には、積層構造部１２において基板１１の側面１５Ｂ側の領域に区画されている。
第１デバイス形成領域３１は、平面視において基板１１の側面１５Ａ～１５Ｄに平行な４辺を有する四角形状（この形態では正方形状）に区画されている。第１デバイス形成領域３１の平面形状は任意であり、四角形状に限定されない。第１デバイス形成領域３１は、平面視において多角形状、円形状、楕円形状等に区画されていてもよい。
第２デバイス形成領域３２は、この形態では、積層構造部１２において第１方向Ｘの他端部側の領域に区画されている。第２デバイス形成領域３２は、より具体的には、積層構造部１２において基板１１の側面１５Ｄ側の領域に区画されている。
第２デバイス形成領域３２は、平面視において基板１１の側面１５Ａ～１５Ｄに平行な４辺を有する四角形状（この形態では正方形状）に区画されている。第２デバイス形成領域３２の平面形状は任意であり、四角形状に限定されない。第２デバイス形成領域３２は、平面視において多角形状、円形状、楕円形状等に区画されていてもよい。
積層構造部１２には、第１デバイス形成領域３１および第２デバイス形成領域３２を区画する領域分離構造３５が形成されている。以下では、図９を併せて参照して、領域分離構造３５の形態を説明する。図９は、積層構造部１２の上の構造を取り除き、積層構造部１２の形態を説明するための平面図である。
図２～図９を参照して、領域分離構造３５は、第１デバイス形成領域３１および第２デバイス形成領域３２を分断するように、第１デバイス形成領域３１および第２デバイス形成領域３２の間の領域に形成されている。
領域分離構造３５は、より具体的には、第１領域分離構造３５Ａおよび第２領域分離構造３５Ｂを含む。第１領域分離構造３５Ａは、平面視において第１デバイス形成領域３１を取り囲む無端状（この形態では四角環状）に形成されている。第２領域分離構造３５Ｂは、平面視において第２デバイス形成領域３２を取り囲む無端状（この形態では四角環状）に形成されている。
第１領域分離構造３５Ａおよび第２領域分離構造３５Ｂは、第１デバイス形成領域３１および第２デバイス形成領域３２の間の領域において互いに連なっている。
領域分離構造３５は、領域分離トレンチ３６に埋め込まれた埋設絶縁体３７を含む。領域分離トレンチ３６は、積層構造部１２の上面から電子供給層２４を貫通し、電子走行層２３を露出させている。領域分離トレンチ３６は、電子走行層２３を貫通していない。領域分離トレンチ３６は、平面視において第２方向Ｙに延びる部分において第１方向Ｘの両側に第１デバイス形成領域３１および第２デバイス形成領域３２を区画している。
領域分離トレンチ３６は、側壁および底壁を有している。領域分離トレンチ３６の側壁からは、トップ絶縁層２５、電子供給層２４および電子走行層２３が露出している。領域分離トレンチ３６の底壁は、電子走行層２３の厚さ方向途中部に位置している。
領域分離トレンチ３６の底壁は、この形態では、断面視において電子走行層２３の厚さ方向中間部から電子供給層２４側に間隔を空けた位置に形成されている。領域分離トレンチ３６の底壁からは電子走行層２３が露出している。領域分離トレンチ３６の底壁は、積層構造部１２の厚さ方向に関して、電子走行層２３の一部を挟んでバッファ層２２、核形成層２１および基板１１に対向している。
領域分離トレンチ３６は、二次元電子ガス領域２９を、第１デバイス形成領域３１側の第１二次元電子ガス領域２９Ａおよび第２デバイス形成領域３２側の第２二次元電子ガス領域２９Ｂに分割している。したがって、第１ＨＥＭＴ３３は、第１二次元電子ガス領域２９Ａをチャネルとして動作し、第２ＨＥＭＴ３４は、第２二次元電子ガス領域２９Ｂをチャネルとして動作する。
領域分離トレンチ３６の深さは、３ｎｍ以上１００ｎｍ以下（たとえば６０ｎｍ程度）であってもよい。領域分離トレンチ３６の深さは、積層構造部１２の上面および領域分離トレンチ３６の底壁の間における法線方向Ｚに沿う距離である。
領域分離トレンチ３６の底壁において基板１１の周縁に沿う部分は、この形態では、基板１１の側面１５Ａ～１５Ｄに連通している。領域分離トレンチ３６は、開口面積が底面積よりも大きいテーパ形状に形成されている。
第１デバイス形成領域３１は、積層構造部１２の上面から領域分離トレンチ３６の底壁に向かって下り傾斜した傾斜面を有している。これにより、第１デバイス形成領域３１は、錐台形状（この形態では四角錐台形状）に形成されている。
第２デバイス形成領域３２は、積層構造部１２の上面から領域分離トレンチ３６の底壁に向かって下り傾斜した傾斜面を有している。これにより、第２デバイス形成領域３２は、錐台形状（この形態では四角錐台形状）に形成されている。
埋設絶縁体３７は、第１二次元電子ガス領域２９Ａおよび第２二次元電子ガス領域２９Ｂの絶縁性を高める。埋設絶縁体３７は、複数の絶縁層が積層された積層構造を有している。埋設絶縁体３７の具体的な構造は、後述される。
図２～図８を参照して、積層構造部１２の上には、絶縁体からなる保護層４０が形成されている。保護層４０は、積層構造部１２の上面および領域分離トレンチ３６の内壁に沿って膜状に形成されている。保護層４０は、領域分離トレンチ３６内において凹状の空間を区画している。
保護層４０は、この形態では、第１保護層４１および第２保護層４２を含む積層構造を有している。第１保護層４１は、積層構造部１２の上面および領域分離トレンチ３６の内壁に沿って膜状に形成されている。第２保護層４２は、第１保護層４１の上面に沿って膜状に形成されている。
第１保護層４１の厚さは、１０ｎｍ以上１００ｎｍ以下（たとえば４０ｎｍ程度）であってもよい。第２保護層４２の厚さは、５０ｎｍ以上２００ｎｍ以下（たとえば１００ｎｍ程度）であってもよい。第２保護層４２の厚さは、第１保護層４１の厚さ以上であってもよい。
第１保護層４１および第２保護層４２は、ＳｉＯ２またはＳｉＮのうちの少なくとも１つのうちの少なくとも１つを含んでいてもよい。第２保護層４２は、第１保護層４１とは異なる性質を有する絶縁材料を有していてもよい。
たとえば、第１保護層４１がＣＶＤ法によって形成されたＣＶＤ－ＳｉＯ２を含む一方で、第２保護層４２はプラズマＣＶＤ法によって形成されたＴＥＯＳ－ＳｉＯ２を含んでいてもよい。
保護層４０およびトップ絶縁層２５には、第１ソース開口４５、第１ドレイン開口４６、第２ソース開口４７および第２ドレイン開口４８が形成されている。第１ソース開口４５および第１ドレイン開口４６は、第１デバイス形成領域３１に形成されている。第２ソース開口４７および第２ドレイン開口４８は、第２デバイス形成領域３２に形成されている。
第１ソース開口４５および第１ドレイン開口４６は、第１デバイス形成領域３１において保護層４０およびトップ絶縁層２５を貫通し、電子供給層２４を露出させている。第１ソース開口４５および第１ドレイン開口４６は、互いに間隔を空けて形成されている。
第１ソース開口４５および第１ドレイン開口４６は、第１方向Ｘに沿って互いに間隔を空けて形成されている。第１ソース開口４５および第１ドレイン開口４６は、第２方向Ｙに沿って帯状に延びている。
第２ソース開口４７および第２ドレイン開口４８は、第２デバイス形成領域３２において保護層４０およびトップ絶縁層２５を貫通し、電子供給層２４を露出させている。第２ソース開口４７および第２ドレイン開口４８は、互いに間隔を空けて形成されている。
第２ソース開口４７および第２ドレイン開口４８は、第１方向Ｘに沿って互いに間隔を空けて形成されている。第２ソース開口４７および第２ドレイン開口４８は、第２方向Ｙに沿って帯状に延びている。
第１デバイス形成領域３１において、第１ソース開口４５には第１ソース電極５１が埋め込まれており、第１ドレイン開口４６には第１ドレイン電極５２が埋め込まれている。第２デバイス形成領域３２において、第２ソース開口４７には第２ソース電極５３が埋め込まれており、第２ドレイン開口４８には第２ドレイン電極５４が埋め込まれている。
以下では、図１０を併せて参照し、第１ソース電極５１、第１ドレイン電極５２、第２ソース電極５３および第２ドレイン電極５４の形態について説明する。図１０は、第１ソース電極５１、第１ドレイン電極５２、第２ソース電極５３および第２ドレイン電極５４の上の構造を取り除き、それらの形態を説明するための平面図である。
図１０を参照して、第１ソース電極５１および第１ドレイン電極５２は、第１デバイス形成領域３１において互いに間隔を空けて形成されている。第１ソース電極５１および第１ドレイン電極５２は、この形態では、第１方向Ｘに沿って互いに間隔を空けて形成されている。第１ソース電極５１および第１ドレイン電極５２は、第２方向Ｙに沿って帯状に延びている。
第２ソース電極５３および第２ドレイン電極５４は、第２デバイス形成領域３２において互いに間隔を空けて形成されている。第２ソース電極５３および第２ドレイン電極５４は、この形態では、第１方向Ｘに沿って互いに間隔を空けて形成されている。第２ソース電極５３および第２ドレイン電極５４は、第２方向Ｙに沿って帯状に延びている。
図２～図８（特に図７）を参照して、第１ソース電極５１は、埋設電極層６１および被覆電極層６２を含む。埋設電極層６１は、第１ソース開口４５に埋め込まれている。被覆電極層６２は、埋設電極層６１を被覆している。埋設電極層６１は、この形態では、第１埋設電極層６３および第２埋設電極層６４を含む積層構造を有している。
第１埋設電極層６３は、第１ソース開口４５の内壁に沿って膜状に形成されている。第１埋設電極層６３は、第１ソース開口４５内において凹状の空間を形成している。第１埋設電極層６３は、この形態ではバリア電極層として形成されている。
第１埋設電極層６３は、ＴｉまたはＴｉＮのうちの少なくとも１つを含んでいてもよい。第１埋設電極層６３は、この形態ではＴｉ層からなる。第１埋設電極層６３の厚さは、１０ｎｍ以上３０ｎｍ以下（たとえば２０ｎｍ程度）であってもよい。
第２埋設電極層６４は、第１埋設電極層６３を挟んで第１ソース開口４５内に埋め込まれている。第２埋設電極層６４は、Ａｌ、ＳｉまたはＣｕのうちの少なくとも１つを含んでいてもよい。第２埋設電極層６４は、導電性のＰｏｌｙ－Ｓｉ層、ＡｌＳｉＣｕ合金層またはＡｌＣｕ合金層のうちの少なくとも１つを含んでいてもよい。
第２埋設電極層６４は、この形態では、ＡｌＣｕ合金層からなる。第２埋設電極層６４の厚さは、第１埋設電極層６３の厚さ以上であってもよい。第２埋設電極層６４の厚さは、１５００ｎｍ以上２５００ｎｍ以下（たとえば２０００ｎｍ程度）であってもよい。
被覆電極層６２は、第１ソース開口４５の開口エッジ部にオーバラップしている。被覆電極層６２は、より具体的には、保護層４０にオーバラップしている。被覆電極層６２は、この形態ではバリア電極層として形成されている。
被覆電極層６２は、この形態では、埋設電極層６１の上にこの順に形成された第１被覆電極層６５および第２被覆電極層６６を含む積層構造を有している。被覆電極層６２は、第１被覆電極層６５および第２被覆電極層６６のいずれか一方だけを含む単層構造を有していてもよい。
第１被覆電極層６５は、この形態では、Ｔｉ層を含む。第１被覆電極層６５の厚さは、１０ｎｍ以上３０ｎｍ以下（たとえば２０ｎｍ程度）であってもよい。第２被覆電極層６６は、この形態では、ＴｉＮ層を含む。
第２被覆電極層６６の厚さは、第１被覆電極層６５の厚さ以上であってもよい。第２被覆電極層６６の厚さは、１０ｎｍ以上１００ｎｍ以下（たとえば５０ｎｍ程度）であってもよい。
第１ドレイン電極５２、第２ソース電極５３および第２ドレイン電極５４は、第１ソース電極５１と同様の構造をそれぞれ有しており、それらの説明については第１ソース電極５１の説明が準用されるものとする。
第１ドレイン電極５２、第２ソース電極５３および第２ドレイン電極５４において第１ソース電極５１の構造に対応する構造については、同一の参照符号を付して説明を省略する。
図２～図８を参照して、保護層４０の上には、第１層間絶縁層７１が形成されている。第１層間絶縁層７１の上面は、研削面であってもよい。第１層間絶縁層７１は、ＳｉＯ２またはＳｉＮのうちの少なくとも１つを含んでいてもよい。第１層間絶縁層７１の厚さは、２００ｎｍ以上１０００ｎｍ以下（たとえば５００ｎｍ程度）であってもよい。
第１層間絶縁層７１は、保護層４０の上面に沿って膜状に形成されている。第１層間絶縁層７１は、領域分離トレンチ３６において保護層４０によって区画された凹状の空間に入り込んでいる。第１層間絶縁層７１のうち領域分離トレンチ３６を被覆する部分の上面には、領域分離トレンチ３６の底壁に向かって窪んだ凹部が形成されている。
これにより、領域分離トレンチ３６内には、領域分離トレンチ３６の底壁側からこの順に積層された保護層４０および第１層間絶縁層７１を含む絶縁積層構造が形成されている。この絶縁積層構造によって埋設絶縁体３７が形成されている。
つまり、埋設絶縁体３７は、複数の絶縁層が積層された絶縁積層構造を有している。また、埋設絶縁体３７は、領域分離トレンチ３６内に位置する部分および領域分離トレンチ３６外に位置する部分を有している。また、埋設絶縁体３７は、領域分離トレンチ３６の底壁に向かって窪んだ凹部を含む上面を有している。第１デバイス形成領域３１および第２デバイス形成領域３２は、絶縁積層構造を含む埋設絶縁体３７によって互いに絶縁されている。
第１層間絶縁層７１、保護層４０、トップ絶縁層２５および電子供給層２４には、第１ゲート開口７２および第２ゲート開口７３が形成されている。第１ゲート開口７２は、第１デバイス形成領域３１に形成されている。第２ゲート開口７３は、第２デバイス形成領域３２に形成されている。
第１ゲート開口７２は、第１ソース開口４５および第１ドレイン開口４６の間の領域に形成されている。第１ゲート開口７２は、この形態では、第１ソース開口４５および第１ドレイン開口４６から第１方向Ｘに沿って間隔を空けて形成されている。
第１方向Ｘに関して、第１ゲート開口７２および第１ソース開口４５の間の距離は、第１ゲート開口７２および第１ドレイン開口４６の間の距離よりも小さい。第１ゲート開口７２は、平面視において第２方向Ｙに沿って延びる帯状に形成されていてもよい。
第１ゲート開口７２は、第１層間絶縁層７１、保護層４０、トップ絶縁層２５および電子供給層２４を貫通し、電子走行層２３を露出させている。したがって、電子走行層２３において第１ゲート開口７２の底壁から露出する部分では、第１二次元電子ガス領域２９Ａの形成が抑制される。これにより、第１ＨＥＭＴ３３は、ノーマリオフ型のデバイスとして形成されている。
第１ゲート開口７２は、より具体的には、第１ゲートコンタクト孔７４および第１貫通孔７５を含む。第１ゲートコンタクト孔７４は、電子供給層２４に形成され、電子走行層２３を露出させている。第１貫通孔７５は、第１層間絶縁層７１、保護層４０およびトップ絶縁層２５に形成され、第１ゲートコンタクト孔７４に連通している。
第２ゲート開口７３は、第２ソース開口４７および第２ドレイン開口４８の間の領域に形成されている。第２ゲート開口７３は、この形態では、第２ソース開口４７および第２ドレイン開口４８から第１方向Ｘに沿って間隔を空けて形成されている。
第１方向Ｘに関して、第２ゲート開口７３および第２ソース開口４７の間の距離は、第２ゲート開口７３および第２ドレイン開口４８の間の距離よりも小さい。第２ゲート開口７３は、平面視において第２方向Ｙに沿って延びる帯状に形成されていてもよい。
第２ゲート開口７３は、第１層間絶縁層７１、保護層４０、トップ絶縁層２５および電子供給層２４を貫通し、電子走行層２３を露出させている。したがって、電子走行層２３において第２ゲート開口７３の底壁から露出する部分では、第２二次元電子ガス領域２９Ｂの形成が抑制される。これにより、第２ＨＥＭＴ３４は、ノーマリオフ型のデバイスとして形成されている。
第２ゲート開口７３は、より具体的には、第２ゲートコンタクト孔７６および第２貫通孔７７を含む。第２ゲートコンタクト孔７６は、電子供給層２４に形成され、電子走行層２３を露出させている。第２貫通孔７７は、第１層間絶縁層７１、保護層４０およびトップ絶縁層２５に形成され、第２ゲートコンタクト孔７６に連通している。
第１デバイス形成領域３１において、第１ゲート開口７２には、第１ゲート絶縁層８１を介して第１ゲート電極８２が埋め込まれている。第１ゲート絶縁層８１は、第１ゲート開口７２の内壁に沿って膜状に形成されている。第１ゲート電極８２は、第１ゲート絶縁層８１によって区画された凹状の空間に埋め込まれている。
第２デバイス形成領域３２において、第２ゲート開口７３には、第２ゲート絶縁層８３を介して第２ゲート電極８４が埋め込まれている。第２ゲート絶縁層８３は、第２ゲート開口７３の内壁に沿って膜状に形成されている。第２ゲート電極８４は、第２ゲート絶縁層８３によって区画された凹状の空間に埋め込まれている。
以下では、図１１を併せて参照し、第１ゲート電極８２および第２ゲート電極８４の形態について説明する。図１１は、第１ゲート電極８２および第２ゲート電極８４の上の構造を取り除き、それらの形態を説明するための平面図である。
図１１を参照して、第１ゲート電極８２は、第１デバイス形成領域３１において第１ソース電極５１および第１ドレイン電極５２の間の領域に形成されている。第１ゲート電極８２は、この形態では、第１ソース電極５１および第１ドレイン電極５２から第１方向Ｘに沿って間隔を空けて形成されている。
第１方向Ｘに関して、第１ゲート電極８２および第１ソース電極５１の間の距離は、第１ゲート電極８２および第１ドレイン電極５２の間の距離よりも小さい。第１ゲート電極８２は、第２方向Ｙに沿って帯状に延びている。
第２ゲート電極８４は、第２デバイス形成領域３２において第２ソース電極５３および第２ドレイン電極５４の間の領域に形成されている。第２ゲート電極８４は、この形態では、第２ソース電極５３および第２ドレイン電極５４から第１方向Ｘに沿って間隔を空けて形成されている。
第１方向Ｘに関して、第２ゲート電極８４および第２ソース電極５３の間の距離は、第２ゲート電極８４および第２ドレイン電極５４の間の距離よりも小さい。第２ゲート電極８４は、第２方向Ｙに沿って帯状に延びている。
第１ゲート絶縁層８１および第２ゲート絶縁層８３は、第１層間絶縁層７１の上面を被覆する上面絶縁層８５に連なっている。つまり、第１層間絶縁層７１の上には、第１ゲート絶縁層８１、第２ゲート絶縁層８３および上面絶縁層８５を一体的に含む絶縁層８６が形成されている。
第１ゲート絶縁層８１、第２ゲート絶縁層８３および上面絶縁層８５は、ＳｉＯ２またはＳｉＮのうちの少なくとも１つをそれぞれ含んでいてもよい。第１ゲート絶縁層８１、第２ゲート絶縁層８３および上面絶縁層８５の厚さは、１ｎｍ以上１００ｎｍ以下（たとえば２０ｎｍ程度）であってもよい。
図２～図８（特に図８）を参照して、第１ゲート電極８２は、埋設電極層９１および被覆電極層９２を含む。埋設電極層９１は、第１ゲート開口７２に埋め込まれている。被覆電極層９２は、埋設電極層９１を被覆している。
埋設電極層９１は、この形態では、第１埋設電極層９３および第２埋設電極層９４を含む積層構造を有している。第１埋設電極層９３は、第１ゲート開口７２の内壁に沿って膜状に形成されている。第１埋設電極層９３は、第１ゲート開口７２内において凹状の空間を形成している。第１埋設電極層９３は、この形態ではバリア電極層として形成されている。
第１埋設電極層９３は、ＴｉまたはＴｉＮのうちの少なくとも１つを含んでいてもよい。第１埋設電極層９３は、この形態ではＴｉＮ層からなる。第１埋設電極層９３の厚さは、５０ｎｍ以上２００ｎｍ以下（たとえば１００ｎｍ程度）であってもよい。
第２埋設電極層９４は、第１埋設電極層９３を挟んで第１ゲート開口７２内に埋め込まれている。第２埋設電極層９４は、この形態では、Ｗ層を含む。第２埋設電極層９４の厚さは、第１埋設電極層９３の厚さ以上であってもよい。第２埋設電極層９４の厚さは、１００ｎｍ以上１０００ｎｍ以下（たとえば５００ｎｍ程度）であってもよい。
被覆電極層９２は、埋設電極層９１を被覆し、第１ゲート開口７２の開口エッジ部にオーバラップしている。被覆電極層９２は、より具体的には、上面絶縁層８５にオーバラップしている。
被覆電極層９２は、この形態では、埋設電極層９１の上にこの順に形成された第１被覆電極層９５および第２被覆電極層９６を含む積層構造を有している。被覆電極層９２は、第１被覆電極層９５および第２被覆電極層９６のいずれか一方だけを含んでいてもよい。
第１被覆電極層９５は、Ａｌ、ＳｉまたはＣｕのうちの少なくとも１つを含んでいてもよい。第１被覆電極層９５は、導電性のＰｏｌｙ－Ｓｉ層、ＡｌＳｉＣｕ合金層またはＡｌＣｕ合金層のうちの少なくとも１つを含んでいてもよい。第１被覆電極層９５は、この形態ではＡｌＣｕ合金層からなる。第１被覆電極層９５の厚さは、１００ｎｍ以上１０００ｎｍ以下（たとえば５００ｎｍ程度）であってもよい。
第２被覆電極層９６は、ＴｉまたはＴｉＮのうちの少なくとも１つを含んでいてもよい。第２被覆電極層９６は、この形態ではＴｉＮ層からなる。第２被覆電極層９６は、この形態ではバリア電極層として形成されている。
第２被覆電極層９６の厚さは、第１被覆電極層９５の厚さ以下であってもよい。第２被覆電極層９６の厚さは、１０ｎｍ以上１００ｎｍ以下（たとえば５０ｎｍ程度）であってもよい。
第２ゲート電極８４は、第１ゲート電極８２と同様の構造を有している。第２ゲート電極８４の説明については、第１ゲート電極８２の説明が準用されるものとする。第２ゲート電極８４において第１ゲート電極８２の構造に対応する構造については、同一の参照符号を付して説明を省略する。
図２～図８を参照して、第１デバイス形成領域３１には、第１ソースフィールド電極層１０１および第１フローティング電極層１０２が形成されている。第１ソースフィールド電極層１０１および第１フローティング電極層１０２は、第１ゲート電極８２に対する電界を緩和する。
また、第２デバイス形成領域３２には、第２ソースフィールド電極層１０３および第２フローティング電極層１０４が形成されている。第２ソースフィールド電極層１０３および第２フローティング電極層１０４は、第２ゲート電極８４に対する電界を緩和する。
第１ソースフィールド電極層１０１は、第１ソース電極５１および第１ゲート電極８２の間の領域に形成されている。第１ソースフィールド電極層１０１は、第１ソース電極５１および第１ゲート電極８２から第１方向Ｘに沿って間隔を空けて形成されている。
第１ソースフィールド電極層１０１は、第１ソース電極５１に対して第１ゲート電極８２寄りに形成されている。第１ソースフィールド電極層１０１は、第２方向Ｙに沿って帯状に延びていてもよい。第１ソースフィールド電極層１０１には、基準電圧（たとえばソース電圧やグランド電圧）が印加される。
第１フローティング電極層１０２は、第１ドレイン電極５２および第１ゲート電極８２の間の領域に形成されている。第１ソースフィールド電極層１０１は、第１ドレイン電極５２および第１ゲート電極８２から第１方向Ｘに沿って間隔を空けて形成されている。
第１フローティング電極層１０２は、第１ドレイン電極５２に対して第１ゲート電極８２寄りに形成されている。第１フローティング電極層１０２は、第２方向Ｙに沿って帯状に延びていてもよい。第１フローティング電極層１０２は、電気的に浮遊状態とされる。
第１ソースフィールド電極層１０１および第１フローティング電極層１０２は、第１ゲート電極８２を挟んで、第１方向Ｘに沿って互いに対向している。第１ソースフィールド電極層１０１および第１フローティング電極層１０２は、保護層４０内に形成されている。第１ソースフィールド電極層１０１および第１フローティング電極層１０２は、より具体的には、第１保護層４１および第２保護層４２の間の領域に介在している。
第２ソースフィールド電極層１０３は、第２ソース電極５３および第２ゲート電極８４の間の領域に形成されている。第２ソースフィールド電極層１０３は、第２ソース電極５３および第２ゲート電極８４から第１方向Ｘに沿って間隔を空けて形成されている。
第２ソースフィールド電極層１０３は、第２ソース電極５３に対して第２ゲート電極８４寄りに形成されている。第２ソースフィールド電極層１０３は、第２方向Ｙに沿って帯状に延びていてもよい。第２ソースフィールド電極層１０３には、基準電圧（たとえばソース電圧やグランド電圧）が印加される。
第２フローティング電極層１０４は、第２ドレイン電極５４および第２ゲート電極８４の間の領域に形成されている。第２フローティング電極層１０４は、第２ドレイン電極５４および第２ゲート電極８４から第１方向Ｘに沿って間隔を空けて形成されている。
第２フローティング電極層１０４は、第２ドレイン電極５４に対して第２ゲート電極８４寄りに形成されている。第２フローティング電極層１０４は、第２方向Ｙに沿って帯状に延びていてもよい。第２フローティング電極層１０４は、電気的に浮遊状態とされる。
第２ソースフィールド電極層１０３および第２フローティング電極層１０４は、第２ゲート電極８４を挟んで、第１方向Ｘに沿って互いに対向している。第２ソースフィールド電極層１０３および第２フローティング電極層１０４は、保護層４０内に形成されている。第２ソースフィールド電極層１０３および第２フローティング電極層１０４は、より具体的には、第１保護層４１および第２保護層４２の間の領域に介在している。
第１ソースフィールド電極層１０１、第１フローティング電極層１０２、第２ソースフィールド電極層１０３および第２フローティング電極層１０４は、同一種の導電材料を含んでいてもよい。
第１ソースフィールド電極層１０１、第１フローティング電極層１０２、第２ソースフィールド電極層１０３および第２フローティング電極層１０４は、ＴｉまたはＴｉＮのうちの少なくとも１つを含んでいてもよい。
第１ソースフィールド電極層１０１、第１フローティング電極層１０２、第２ソースフィールド電極層１０３および第２フローティング電極層１０４は、この形態では、ＴｉＮ層からなる。
第１フローティング電極層１０２の厚さ、第１ソースフィールド電極層１０１の厚さ、第２フローティング電極層１０４の厚さおよび第２ソースフィールド電極層１０３の厚さは、５０ｎｍ以上２００ｎｍ以下（たとえば１００ｎｍ程度）であってもよい。
第１フローティング電極層１０２の厚さ、第１ソースフィールド電極層１０１の厚さ、第２フローティング電極層１０４の厚さおよび第２ソースフィールド電極層１０３の厚さは、ほぼ等くてもよい。
図２～図８（特に図８）を参照して、第１デバイス形成領域３１において第１ゲート開口７２の開口部は、第１サイドウォール絶縁層１０５によって区画されている。第１サイドウォール絶縁層１０５は、第１貫通孔７５の内壁を区画している。第１サイドウォール絶縁層１０５は、第１ゲート開口７２の開口部から第１ゲート開口７２の底壁に向けて延びている。
第１サイドウォール絶縁層１０５は、第１ゲート絶縁層８１および第１ソースフィールド電極層１０１の間の領域、ならびに、第１ゲート絶縁層８１および第１フローティング電極層１０２の間の領域に介在し、保護層４０（第１保護層４１）に接続されている。第１サイドウォール絶縁層１０５は、第１保護層４１を貫通し、電子供給層２４に接続されていてもよい。
第１サイドウォール絶縁層１０５の上端部は、Ｒ面取りされている。これにより、第１サイドウォール絶縁層１０５の上端部は、第１ゲート開口７２の内方に向かう凸湾曲状に形成されている。第１サイドウォール絶縁層１０５の上端部は、第１サイドウォール絶縁層１０５において第１ゲート開口７２の開口部側に位置する部分である。
第１ゲート開口７２の開口面積は、第１ゲート開口７２の底面積よりも大きい。第１ゲート絶縁層８１および第１ゲート電極８２は、第１サイドウォール絶縁層１０５の湾曲面に倣って第１ゲート開口７２内に入り込んでいる。
第２デバイス形成領域３２において第２ゲート開口７３の開口部は、第２サイドウォール絶縁層１０６によって区画されている。第２サイドウォール絶縁層１０６は、第２貫通孔７７の内壁を区画している。第２サイドウォール絶縁層１０６は、第２ゲート開口７３の開口部から第２ゲート開口７３の底壁に向けて延びている。
第２サイドウォール絶縁層１０６は、第２ゲート絶縁層８３および第２ソースフィールド電極層１０３の間の領域、ならびに、第２ゲート絶縁層８３および第２フローティング電極層１０４の間の領域に介在し、保護層４０（第１保護層４１）に接続されている。第２サイドウォール絶縁層１０６は、第１保護層４１を貫通し、電子供給層２４に接続されていてもよい。
第２サイドウォール絶縁層１０６の上端部は、第１サイドウォール絶縁層１０５の上端部と同様に、Ｒ面取りされている。これにより、第２サイドウォール絶縁層１０６の上端部は、第２ゲート開口７３の内方に向かう凸湾曲状に形成されている。第２サイドウォール絶縁層１０６の上端部は、第２サイドウォール絶縁層１０６において第２ゲート開口７３の開口部側に位置する部分である。
第２ゲート開口７３の開口面積は、第２ゲート開口７３の底面積よりも大きい。第２ゲート絶縁層８３および第２ゲート電極８４は、第２サイドウォール絶縁層１０６の湾曲面に倣って第２ゲート開口７３内に入り込んでいる。
図２～図８を参照して、上面絶縁層８５の上には、第２層間絶縁層１１１が形成されている。第２層間絶縁層１１１は、埋設絶縁体３７の凹部（第１層間絶縁層７１の凹部）の内外を被覆し、平坦に延びる上面を有している。第２層間絶縁層１１１の上面は、研削面であってもよい。第２層間絶縁層１１１は、上面絶縁層８５の上面に沿って膜状に形成されている。第２層間絶縁層１１１は、第１ゲート電極８２および第２ゲート電極８４を被覆している。
第２層間絶縁層１１１は、ＳｉＯ２またはＳｉＮのうちの少なくとも１つを含んでいてもよい。第２層間絶縁層１１１の厚さは、５０ｎｍ以上５００ｎｍ以下（たとえば２００ｎｍ程度）であってもよい。
第２層間絶縁層１１１、上面絶縁層８５および第１層間絶縁層７１には、第１ソースコンタクト開口１１２、第１ドレインコンタクト開口１１３、第２ソースコンタクト開口１１４および第２ドレインコンタクト開口１１５が形成されている。
第１ソースコンタクト開口１１２および第１ドレインコンタクト開口１１３は、第１デバイス形成領域３１に形成されている。第２ソースコンタクト開口１１４および第２ドレインコンタクト開口１１５は、第２デバイス形成領域３２に形成されている。
第１ソースコンタクト開口１１２および第１ドレインコンタクト開口１１３は、第１方向Ｘに沿って互いに間隔を空けて形成されている。第１ソースコンタクト開口１１２および第１ドレインコンタクト開口１１３は、第２方向Ｙに沿って帯状に延びている。
第１ソースコンタクト開口１１２は、第２層間絶縁層１１１、上面絶縁層８５および第１層間絶縁層７１を貫通し、第１ソース電極５１を露出させている。第１ドレインコンタクト開口１１３は、第２層間絶縁層１１１、上面絶縁層８５および第１層間絶縁層７１を貫通し、第１ドレイン電極５２を露出させている。
第２ソースコンタクト開口１１４および第２ドレインコンタクト開口１１５は、第１方向Ｘに沿って互いに間隔を空けて形成されている。第２ソースコンタクト開口１１４および第２ドレインコンタクト開口１１５は、第２方向Ｙに沿って帯状に延びている。
第２ソースコンタクト開口１１４は、第２層間絶縁層１１１、上面絶縁層８５および第１層間絶縁層７１を貫通し、第２ソース電極５３を露出させている。第２ドレインコンタクト開口１１５は、第２層間絶縁層１１１、上面絶縁層８５および第１層間絶縁層７１を貫通し、第２ドレイン電極５４を露出させている。
第１デバイス形成領域３１において、第１ソースコンタクト開口１１２には第１ソースコンタクト電極１２１が埋め込まれており、第１ドレインコンタクト開口１１３には第１ドレインコンタクト電極１２２が埋め込まれている。
第２デバイス形成領域３２において、第２ソースコンタクト開口１１４には第２ソースコンタクト電極１２３が埋め込まれており、第２ドレインコンタクト開口１１５には第２ドレインコンタクト電極１２４が埋め込まれている。
以下では、図１２を併せて参照し、第１ソースコンタクト電極１２１、第１ドレインコンタクト電極１２２、第２ソースコンタクト電極１２３および第２ドレインコンタクト電極１２４の形態について説明する。
図１２は、第１ソースコンタクト電極１２１、第１ドレインコンタクト電極１２２、第２ソースコンタクト電極１２３および第２ドレインコンタクト電極１２４の上の構造を取り除き、それらの形態を説明するための平面図である。
図１２を参照して、第１ソースコンタクト電極１２１および第１ドレインコンタクト電極１２２は、第１デバイス形成領域３１において互いに間隔を空けて形成されている。第１ソースコンタクト電極１２１および第１ドレインコンタクト電極１２２は、第１方向Ｘに沿って互いに間隔を空けて形成されている。第１ソースコンタクト電極１２１および第１ドレインコンタクト電極１２２は、いずれも第２方向Ｙに沿って帯状に延びている。
第２ソースコンタクト電極１２３および第２ドレインコンタクト電極１２４は、第２デバイス形成領域３２において互いに間隔を空けて形成されている。第２ソースコンタクト電極１２３および第２ドレインコンタクト電極１２４は、第１方向Ｘに沿って互いに間隔を空けて形成されている。第２ソースコンタクト電極１２３および第２ドレインコンタクト電極１２４は、いずれも第２方向Ｙに沿って帯状に延びている。
図２～図８（特に図７）を参照して、第１ソースコンタクト電極１２１は、埋設電極層１３１および被覆電極層１３２を含む。埋設電極層１３１は、第１ソースコンタクト開口１１２に埋め込まれている。被覆電極層１３２は、埋設電極層１３１を被覆している。
埋設電極層１３１は、この形態では、第１埋設電極層１３３および第２埋設電極層１３４を含む積層構造を有している。第１埋設電極層１３３は、第１ソースコンタクト開口１１２の内壁に沿って膜状に形成されている。第１埋設電極層１３３は、第１ソースコンタクト開口１１２内において凹状の空間を形成している。第１埋設電極層１３３は、この形態ではバリア電極層として形成されている。
第１埋設電極層１３３は、ＴｉまたはＴｉＮのうちの少なくとも１つを含んでいてもよい。第１埋設電極層１３３は、この形態ではＴｉＮ層からなる。第１埋設電極層１３３の厚さは、１０ｎｍ以上２００ｎｍ以下（たとえば１００ｎｍ程度）であってもよい。
第２埋設電極層１３４は、第１埋設電極層１３３を挟んで第１ソースコンタクト開口１１２内に埋め込まれている。第２埋設電極層１３４は、この形態では、Ｗ層を含む。第２埋設電極層１３４の厚さは、第１埋設電極層１３３の厚さ以上であってもよい。第２埋設電極層１３４の厚さは、１００ｎｍ以上１０００ｎｍ以下（たとえば５００ｎｍ程度）であってもよい。
被覆電極層１３２は、第１ソースコンタクト開口１１２の開口エッジ部にオーバラップしている。被覆電極層１３２は、より具体的には、第２層間絶縁層１１１にオーバラップしている。
被覆電極層１３２は、この形態では、埋設電極層１３１の上からこの順に形成された第１被覆電極層１３５および第２被覆電極層１３６を含む積層構造を有している。被覆電極層１３２は、第１被覆電極層１３５および第２被覆電極層１３６のいずれか一方だけを含んでいてもよい。
第１被覆電極層１３５は、Ａｌ、ＳｉまたはＣｕのうちの少なくとも１つを含んでいてもよい。第１被覆電極層１３５は、導電性のＰｏｌｙ－Ｓｉ層、ＡｌＳｉＣｕ合金層またはＡｌＣｕ合金層のうちの少なくとも１つを含んでいてもよい。第１被覆電極層１３５は、この形態ではＡｌＣｕ合金層からなる。第１被覆電極層１３５の厚さは、１００ｎｍ以上１０００ｎｍ以下（たとえば５００ｎｍ程度）であってもよい。
第２被覆電極層１３６は、ＴｉまたはＴｉＮのうちの少なくとも１つを含んでいてもよい。第２被覆電極層１３６は、この形態ではＴｉＮ層からなる。第２被覆電極層１３６は、この形態ではバリア電極層として形成されている。
第２被覆電極層１３６の厚さは、第１被覆電極層１３５の厚さ以下であってもよい。第２被覆電極層１３６の厚さは、１０ｎｍ以上２００ｎｍ以下（たとえば１００ｎｍ程度）であってもよい。
第１ドレインコンタクト電極１２２、第２ソースコンタクト電極１２３および第２ドレインコンタクト電極１２４は、第１ソースコンタクト電極１２１と同様の構造をそれぞれ有している。
第１ドレインコンタクト電極１２２、第２ソースコンタクト電極１２３および第２ドレインコンタクト電極１２４の説明については、第１ソースコンタクト電極１２１の説明が準用されるものとする。
第１ドレインコンタクト電極１２２、第２ソースコンタクト電極１２３および第２ドレインコンタクト電極１２４において第１ソースコンタクト電極１２１の構造に対応する構造については、同一の参照符号を付して説明を省略する。
図２～図８を参照して、第２層間絶縁層１１１の上には、第３層間絶縁層１４１が形成されている。第３層間絶縁層１４１の上面は、研削面であってもよい。第３層間絶縁層１４１は、第２層間絶縁層１１１の上面に沿って膜状に形成されている。
第３層間絶縁層１４１は、第１ソースコンタクト電極１２１、第１ドレインコンタクト電極１２２、第２ソースコンタクト電極１２３および第２ドレインコンタクト電極１２４を被覆している。
第３層間絶縁層１４１は、ＳｉＯ２またはＳｉＮのうちの少なくとも１つを含んでいてもよい。第３層間絶縁層１４１の厚さは、１００ｎｍ以上１０００ｎｍ以下（たとえば５００ｎｍ程度）であってもよい。
第３層間絶縁層１４１および第２層間絶縁層１１１には、第１ゲートコンタクトホール１４２、第１ソースコンタクトホール１４３、第１ドレインコンタクトホール１４４、第２ゲートコンタクトホール１４５、第２ソースコンタクトホール１４６および第２ドレインコンタクトホール１４７が形成されている。
第１ゲートコンタクトホール１４２、第１ソースコンタクトホール１４３および第１ドレインコンタクトホール１４４は、第１デバイス形成領域３１に形成されている。第２ゲートコンタクトホール１４５、第２ソースコンタクトホール１４６および第２ドレインコンタクトホール１４７は、第２デバイス形成領域３２に形成されている。
第１ゲートコンタクトホール１４２は、第３層間絶縁層１４１および第２層間絶縁層１１１を貫通し、第１ゲート電極８２を露出させている。第１ソースコンタクトホール１４３は、第３層間絶縁層１４１を貫通し、第１ソースコンタクト電極１２１を露出させている。第１ドレインコンタクトホール１４４は、第３層間絶縁層１４１を貫通し、第１ドレインコンタクト電極１２２を露出させている。
第２ゲートコンタクトホール１４５は、第３層間絶縁層１４１および第２層間絶縁層１１１を貫通し、第２ゲート電極８４を露出させている。第２ソースコンタクトホール１４６は、第３層間絶縁層１４１を貫通し、第２ソースコンタクト電極１２３を露出させている。第２ドレインコンタクトホール１４７は、第３層間絶縁層１４１を貫通し、第２ドレインコンタクト電極１２４を露出させている。
第１ソースコンタクトホール１４３および第２ドレインコンタクトホール１４７は、第１方向Ｘに沿って互いに対向している。第１ゲートコンタクトホール１４２、第１ドレインコンタクトホール１４４、第２ゲートコンタクトホール１４５および第２ソースコンタクトホール１４６は、この形態では、第１方向Ｘに沿って互いに対向しないように、第２方向Ｙに沿って互いに間隔を空けて形成されている。
第３層間絶縁層１４１の上には、ソース・ドレイン配線層１５１、第１ゲート配線層１５２、ドレイン配線層１５３、第２ゲート配線層１５４およびソース配線層１５５が形成されている。
ソース・ドレイン配線層１５１、第１ゲート配線層１５２、ドレイン配線層１５３、第２ゲート配線層１５４およびソース配線層１５５は、いずれも、第１ソース電極５１、第１ドレイン電極５２、第２ソース電極５３、第２ドレイン電極５４、第１ゲート電極８２および第２ゲート電極８４よりも上層に形成されている。
以下では、図１３を併せて参照し、ソース・ドレイン配線層１５１、第１ゲート配線層１５２、ドレイン配線層１５３、第２ゲート配線層１５４およびソース配線層１５５の形態について説明する。
図１３は、ソース・ドレイン配線層１５１、第１ゲート配線層１５２、ドレイン配線層１５３、第２ゲート配線層１５４およびソース配線層１５５の上の構造を取り除き、それらの形態を説明するための平面図である。
ソース・ドレイン配線層１５１、第１ゲート配線層１５２、ドレイン配線層１５３、第２ゲート配線層１５４およびソース配線層１５５は、平面視において第２方向Ｙに沿って間隔を空けて形成されている。
ソース・ドレイン配線層１５１、第１ゲート配線層１５２、ドレイン配線層１５３、第２ゲート配線層１５４およびソース配線層１５５は、平面視において第１方向Ｘに沿って延びる帯状に形成されている。
これにより、ソース・ドレイン配線層１５１、第１ゲート配線層１５２、ドレイン配線層１５３、第２ゲート配線層１５４およびソース配線層１５５は、平面視において第１方向Ｘに沿って延びるストライプ状に形成されている。
ソース・ドレイン配線層１５１、第１ゲート配線層１５２、ドレイン配線層１５３、第２ゲート配線層１５４およびソース配線層１５５の並び順は任意であり、図１３等に示される順序に限定されない。
図２および図１３を参照して、ソース・ドレイン配線層１５１は、平面視において第１ソース電極５１（第１ソースコンタクト電極１２１）および第２ドレイン電極５４（第２ドレインコンタクト電極１２４）に交差している。
ソース・ドレイン配線層１５１は、平面視において第１ソース電極５１（第１ソースコンタクト電極１２１）および第２ドレイン電極５４（第２ドレインコンタクト電極１２４）の対向方向に沿って延びている。
ソース・ドレイン配線層１５１は、平面視において第１ソース電極５１（第１ソースコンタクト電極１２１）および第２ドレイン電極５４（第２ドレインコンタクト電極１２４）を直線的に結んでいる。
ソース・ドレイン配線層１５１は、第１ソース電極５１（第１ソースコンタクト電極１２１）および第２ドレイン電極５４（第２ドレインコンタクト電極１２４）を最短距離で結んでいる。
ソース・ドレイン配線層１５１は、第３層間絶縁層１４１の上から第１ソースコンタクトホール１４３に入り込んでいる。ソース・ドレイン配線層１５１は、第１ソースコンタクトホール１４３内において第１ソースコンタクト電極１２１に電気的に接続されている。これにより、ソース・ドレイン配線層１５１は、第１ソースコンタクト電極１２１を介して第１ソース電極５１に電気的に接続されている。
ソース・ドレイン配線層１５１は、第３層間絶縁層１４１の上から第２ドレインコンタクトホール１４７に入り込んでいる。ソース・ドレイン配線層１５１は、第２ドレインコンタクトホール１４７内において第２ドレインコンタクト電極１２４に電気的に接続されている。これにより、ソース・ドレイン配線層１５１は、第２ドレインコンタクト電極１２４を介して第２ドレイン電極５４に電気的に接続されている。
図３および図１３を参照して、第１ゲート配線層１５２は、平面視において第１方向Ｘに沿って帯状に延び、第１ゲート電極８２に交差している。第１ゲート配線層１５２は、第３層間絶縁層１４１の上から第１ゲートコンタクトホール１４２に入り込んでいる。第１ゲート配線層１５２は、第１ゲートコンタクトホール１４２内において第１ゲート電極８２に電気的に接続されている。
第１ゲート配線層１５２は、第１方向Ｘの一方側に位置する一端部および第１方向Ｘの他方側に位置する他端部を有している。第１ゲート配線層１５２の一端部は、基板１１の側面１５Ｂ側に位置する端部である。第１ゲート配線層１５２の他端部は、基板１１の側面１５Ｄ側に位置する端部である。
第１ゲート配線層１５２は、この形態では、平面視において第１ドレイン電極５２、第２ソース電極５３、第２ゲート電極８４および第２ドレイン電極５４を横切っている。第１ゲート配線層１５２の長さは、任意であり、必ずしも第１ドレイン電極５２、第２ソース電極５３、第２ゲート電極８４および第２ドレイン電極５４の全てを横切る必要はない。
図４および図１３を参照して、ドレイン配線層１５３は、平面視において第１方向Ｘに沿って帯状に延び、第１ドレイン電極５２に交差している。ドレイン配線層１５３は、第３層間絶縁層１４１の上から第１ドレインコンタクトホール１４４に入り込んでいる。
ドレイン配線層１５３は、第１ドレインコンタクトホール１４４内において第１ドレインコンタクト電極１２２に電気的に接続されている。これにより、ドレイン配線層１５３は、第１ドレインコンタクト電極１２２を介して第１ドレイン電極５２に電気的に接続されている。
ドレイン配線層１５３は、この形態では、平面視において第１ソース電極５１、第１ゲート電極８２、第２ソース電極５３、第２ゲート電極８４および第２ドレイン電極５４を横切っている。ドレイン配線層１５３の長さは、任意であり、必ずしも第１ソース電極５１、第１ゲート電極８２、第２ソース電極５３、第２ゲート電極８４および第２ドレイン電極５４の全てを横切る必要はない。
図５および図１３を参照して、第２ゲート配線層１５４は、平面視において第１方向Ｘに沿って帯状に延び、第２ゲート電極８４に交差している。第２ゲート配線層１５４は、第３層間絶縁層１４１の上から第２ゲートコンタクトホール１４５に入り込んでいる。第２ゲート配線層１５４は、第２ゲートコンタクトホール１４５内において第２ゲート電極８４に電気的に接続されている。
第２ゲート配線層１５４は、第１方向Ｘの一方側に位置する一端部および第１方向Ｘの他方側に位置する他端部を有している。第２ゲート配線層１５４の一端部は、基板１１の側面１５Ｂ側に位置する端部である。第２ゲート配線層１５４の他端部は、基板１１の側面１５Ｄ側に位置する端部である。
第２ゲート配線層１５４は、この形態では、平面視において第１ソース電極５１、第１ゲート電極８２、第１ドレイン電極５２および第２ソース電極５３を横切っている。第２ゲート配線層１５４の長さは、任意であり、必ずしも第１ソース電極５１、第１ゲート電極８２、第１ドレイン電極５２および第２ソース電極５３の全てを横切る必要はない。
図６および図１３を参照して、ソース配線層１５５は、平面視において第１方向Ｘに沿って帯状に延び、第２ソース電極５３に交差している。ソース配線層１５５は、第３層間絶縁層１４１の上から第２ソースコンタクトホール１４６に入り込んでいる。
ソース配線層１５５は、第２ソースコンタクトホール１４６内において第２ソースコンタクト電極１２３に電気的に接続されている。これにより、ソース配線層１５５は、第２ソースコンタクト電極１２３を介して第２ソース電極５３に電気的に接続されている。
ソース配線層１５５は、この形態では、平面視において第１ソース電極５１、第１ゲート電極８２、第１ドレイン電極５２、第２ゲート電極８４および第２ドレイン電極５４を横切っている。
ソース配線層１５５の長さは、任意であり、必ずしも第１ソース電極５１、第１ゲート電極８２、第１ドレイン電極５２、第２ゲート電極８４および第２ドレイン電極５４の全てを横切る必要はない。
図１３を参照して、第１ゲート配線層１５２の一端部には、この形態では、第１ゲート引き出し配線層１５６が接続されている。第１ゲート引き出し配線層１５６は、第１ゲート配線層１５２の一部の領域として形成されている。
第１ゲート引き出し配線層１５６は、第１ゲート配線層１５２の一端部から基板１１の角部に向けて第２方向Ｙに沿って引き出されている。第１ゲート引き出し配線層１５６は、この形態では、平面視において基板１１の側面１５Ａおよび側面１５Ｂを接続する角部に向けて引き出されている。
第２ゲート配線層１５４の一端部には、この形態では、第２ゲート引き出し配線層１５７が接続されている。第２ゲート引き出し配線層１５７は、第２ゲート配線層１５４の一部の領域として形成されている。
第２ゲート引き出し配線層１５７は、第２ゲート配線層１５４の一端部から基板１１の角部に向けて第２方向Ｙに沿って引き出されている。第２ゲート引き出し配線層１５７は、この形態では、平面視において基板１１の側面１５Ｃおよび側面１５Ｄを接続する角部に向けて引き出されている。
図２を参照して、ソース・ドレイン配線層１５１は、より具体的には、第３層間絶縁層１４１側からこの順に積層された第１配線層１６１、第２配線層１６２および第３配線層１６３を含む積層構造を有している。
第１配線層１６１は、この形態ではバリア電極層として形成されている。第１配線層１６１は、ＴｉまたはＴｉＮのうちの少なくとも１つを含む。第１配線層１６１は、この形態ではＴｉＮ層からなる。第１配線層１６１の厚さは、１０ｎｍ以上１００ｎｍ以下（たとえば４０ｎｍ程度）であってもよい。
第２配線層１６２は、Ａｌ、ＳｉまたはＣｕのうちの少なくとも１つを含んでいてもよい。第２配線層１６２は、導電性のＰｏｌｙ－Ｓｉ層、ＡｌＳｉＣｕ合金層またはＡｌＣｕ合金層のうちの少なくとも１つを含んでいてもよい。第２配線層１６２は、この形態では、ＡｌＣｕ合金層からなる。
第２配線層１６２の厚さは、第１配線層１６１の厚さ以上であってもよい。第２配線層１６２の厚さは、５００ｎｍ以上１５００ｎｍ以下（たとえば１０００ｎｍ程度）であってもよい。
第３配線層１６３は、この形態ではバリア電極層として形成されている。第３配線層１６３は、ＴｉまたはＴｉＮのうちの少なくとも１つを含む。第３配線層１６３は、この形態ではＴｉＮ層からなる。第３配線層１６３の厚さは、第２配線層１６２の厚さ以下であってもよい。第３配線層１６３の厚さは１０ｎｍ以上１００ｎｍ以下（たとえば４０ｎｍ程度）であってもよい。
図３～図６を参照して、第１ゲート配線層１５２、ドレイン配線層１５３、第２ゲート配線層１５４およびソース配線層１５５は、ソース・ドレイン配線層１５１と同様の構造をそれぞれ有している。
第１ゲート配線層１５２、ドレイン配線層１５３、第２ゲート配線層１５４およびソース配線層１５５の説明については、ソース・ドレイン配線層１５１の説明が準用されるものとする。
第１ゲート配線層１５２、ドレイン配線層１５３、第２ゲート配線層１５４およびソース配線層１５５においてソース・ドレイン配線層１５１の構造に対応する構造については、同一の参照符号を付して説明を省略する。
図２～図６を参照して、第３層間絶縁層１４１の上には、第４層間絶縁層１６４が形成されている。第４層間絶縁層１６４は、第３層間絶縁層１４１の上面に沿って膜状に形成されている。
第４層間絶縁層１６４は、ソース・ドレイン配線層１５１、第１ゲート配線層１５２、ドレイン配線層１５３、第２ゲート配線層１５４およびソース配線層１５５を被覆している。
第４層間絶縁層１６４は、ＳｉＯ２またはＳｉＮのうちの少なくとも１つを含んでいてもよい。第４層間絶縁層１６４の厚さは、５００ｎｍ以上２５００ｎｍ以下（たとえば１５００ｎｍ程度）であってもよい。
第４層間絶縁層１６４の上には、樹脂層１６５が形成されている。樹脂層１６５によって、チップ本体２の第１チップ主面３が形成されている。樹脂層１６５は、第４層間絶縁層１６４の上面に沿って膜状に形成されている。樹脂層１６５は、ポリイミドを含んでいてもよい。樹脂層１６５の厚さは、１μｍ以上５０μｍ以下（たとえば１０μｍ程度）であってもよい。
第４層間絶縁層１６４および樹脂層１６５には、ソース・ドレインパッド開口１６６、第１ゲートパッド開口１６７、ドレインパッド開口１６８、第２ゲートパッド開口１６９およびソースパッド開口１７０が形成されている。
ソース・ドレインパッド開口１６６は、ソース・ドレイン配線層１５１の任意の領域をソース・ドレインパッド領域として露出させている。ソース・ドレイン配線層１５１の任意の領域とは、ソース・ドレイン外部端子６を接続すべき領域である。ソース・ドレインパッド開口１６６は、具体的には、ソース・ドレイン配線層１５１のうち領域分離トレンチ３６（領域分離構造３５）に直交する部分に形成されている。
第１ゲートパッド開口１６７は、第１ゲート配線層１５２の任意の領域を第１ゲートパッド領域として露出させている。第１ゲート配線層１５２の任意の領域とは、第１ゲート外部端子７を接続すべき領域である。第１ゲートパッド開口１６７は、この形態では、第１ゲート引き出し配線層１５６を露出させている。
ドレインパッド開口１６８は、ドレイン配線層１５３の任意の領域をドレインパッド領域として露出させている。ドレイン配線層１５３の任意の領域とは、ドレイン外部端子８を接続すべき領域である。
第２ゲートパッド開口１６９は、第２ゲート配線層１５４の任意の領域を第２ゲートパッド領域として露出させている。第２ゲート配線層１５４の任意の領域とは、第２ゲート外部端子９を接続すべき領域である。第２ゲートパッド開口１６９は、この形態では、第２ゲート引き出し配線層１５７を露出させている。
ソースパッド開口１７０は、ソース配線層１５５の任意の領域をソース外部端子１０として露出させている。ソース配線層１５５の任意の領域とは、ソース外部端子１０を接続すべき領域である。
図２を参照して、ソース・ドレイン外部端子６は、ソース・ドレインパッド開口１６６内に形成されている。ソース・ドレイン外部端子６は、より具体的には、樹脂層１６５の上からソース・ドレインパッド開口１６６内に入り込んでいる。ソース・ドレイン外部端子６は、樹脂層１６５の上面よりも上方に突出している。
ソース・ドレイン外部端子６は、ソース・ドレインパッド開口１６６内においてソース・ドレイン配線層１５１に電気的に接続されている。これにより、ソース・ドレイン外部端子６は、ソース・ドレイン配線層１５１を介して、第１ソース電極５１および第２ドレイン電極５４に電気的に接続されている。
つまり、ソース・ドレイン外部端子６は、ソース・ドレイン配線層１５１のうち領域分離トレンチ３６（領域分離構造３５）の第２方向Ｙに延びる部分に直交する部分に電気的に接続されるようにソース・ドレイン配線層１５１の上に配置されている。また、ソース・ドレイン外部端子６は、平面視においてソース・ドレイン配線層１５１に直交するように領域分離トレンチ３６（領域分離構造３５）の第２方向Ｙに延びる部分に沿って第２方向Ｙに延びる帯状に形成されている。
図３を参照して、第１ゲート外部端子７は、第１ゲートパッド開口１６７内に形成されている。第１ゲート外部端子７は、より具体的には、樹脂層１６５の上から第１ゲートパッド開口１６７内に入り込んでいる。第１ゲート外部端子７は、樹脂層１６５の上面よりも上方に突出している。
第１ゲート外部端子７は、第１ゲートパッド開口１６７内において第１ゲート引き出し配線層１５６に電気的に接続されている。これにより、第１ゲート外部端子７は、第１ゲート配線層１５２を介して、第１ゲート電極８２に電気的に接続されている。
図４を参照して、ドレイン外部端子８は、ドレインパッド開口１６８内に形成されている。ドレイン外部端子８は、より具体的には、樹脂層１６５の上からドレインパッド開口１６８内に入り込んでいる。ドレイン外部端子８は、樹脂層１６５の上面よりも上方に突出している。
ドレイン外部端子８は、ドレインパッド開口１６８内においてドレイン配線層１５３に電気的に接続されている。これにより、ドレイン外部端子８は、ドレイン配線層１５３を介して、第１ドレイン電極５２に電気的に接続されている。
図５を参照して、第２ゲート外部端子９は、第２ゲートパッド開口１６９内に形成されている。第２ゲート外部端子９は、より具体的には、樹脂層１６５の上から第２ゲートパッド開口１６９内に入り込んでいる。第２ゲート外部端子９は、樹脂層１６５の上面よりも上方に突出している。
第２ゲート外部端子９は、第２ゲートパッド開口１６９内において第２ゲート引き出し配線層１５７に電気的に接続されている。これにより、第２ゲート外部端子９は、第２ゲート配線層１５４を介して、第２ゲート電極８４に電気的に接続されている。
図６を参照して、ソース外部端子１０は、ソースパッド開口１７０内に形成されている。ソース外部端子１０は、より具体的には、樹脂層１６５の上からソースパッド開口１７０内に入り込んでいる。ソース外部端子１０は、樹脂層１６５の上面よりも上方に突出している。
ソース外部端子１０は、ソースパッド開口１７０内においてソース配線層１５５に電気的に接続されている。これにより、ソース外部端子１０は、ソース配線層１５５を介して、第２ソース電極５３に電気的に接続されている。
図２を参照して、ソース・ドレイン外部端子６は、より具体的には、下地電極層１７１および導電性接合材料層１７２を含む積層構造を有している。下地電極層１７１は、樹脂層１６５の上からソース・ドレインパッド開口１６６内に入り込んでいる。
下地電極層１７１は、樹脂層１６５の上面およびソース・ドレインパッド開口１６６の内壁に沿って膜状に形成されている。下地電極層１７１は、ソース・ドレインパッド開口１６６内において凹状の空間を区画している。
下地電極層１７１は、この形態ではバリア電極層として形成されている。下地電極層１７１は、ＴｉまたはＴｉＮのうちの少なくとも１つを含んでいてもよい。下地電極層１７１は、この形態ではＴｉＮ層からなる。
導電性接合材料層１７２は、下地電極層１７１の上に形成されている。導電性接合材料層１７２は、下地電極層１７１を挟んでソース・ドレインパッド開口１６６に埋め込まれている。
導電性接合材料層１７２は、樹脂層１６５の上面よりも上方に突出している。導電性接合材料層１７２は、下地電極層１７１を挟んで樹脂層１６５の上面に対向する部分を含む。導電性接合材料層１７２は、半田を含んでいてもよい。
図３～図６を参照して、第１ゲート外部端子７、ドレイン外部端子８、第２ゲート外部端子９およびソース外部端子１０は、ソース・ドレイン外部端子６と同様の構造をそれぞれ有している。
第１ゲート外部端子７、ドレイン外部端子８、第２ゲート外部端子９およびソース外部端子１０の説明については、ソース・ドレイン外部端子６の説明が準用されるものとする。第１ゲート外部端子７、ドレイン外部端子８、第２ゲート外部端子９およびソース外部端子１０においてソース・ドレイン外部端子６の構造に対応する構造については、同一の参照符号を付して説明を省略する。
図１４は、図１に示す半導体装置１の電気的構造を説明するための等価回路図である。
図１４を参照して、半導体装置１は、第１ＨＥＭＴ３３および第２ＨＥＭＴ３４を含む。第１ＨＥＭＴ３３は、第１ゲートＧ１、第１ソースＳ１および第１ドレインＤ１を含む。第２ＨＥＭＴ３４は、第２ゲートＧ２、第２ソースＳ２および第２ドレインＤ２を含む。
第１ＨＥＭＴ３３の第１ゲートＧ１は、第１ゲート電極８２を含む。第１ＨＥＭＴ３３の第１ソースＳ１は、第１ソース電極５１（第１ソースコンタクト電極１２１）を含む。第１ＨＥＭＴ３３の第１ドレインＤ１は、第１ドレイン電極５２（第１ドレインコンタクト電極１２２）を含む。
第２ＨＥＭＴ３４の第２ゲートＧ２は、第２ゲート電極８４を含む。第２ＨＥＭＴ３４の第２ソースＳ２は、第２ソース電極５３（第２ソースコンタクト電極１２３）を含む。第２ＨＥＭＴ３４の第２ドレインＤ２は、第２ドレイン電極５４（第２ドレインコンタクト電極１２４）を含む。
第１ＨＥＭＴ３３の第１ソースＳ１および第２ＨＥＭＴ３４の第２ドレインＤ２には、ソース・ドレイン配線層１５１を介してソース・ドレイン外部端子６が接続されている。第１ＨＥＭＴ３３の第１ゲートＧ１には、第１ゲート配線層１５２を介して第１ゲート外部端子７が接続されている。
第１ＨＥＭＴ３３の第１ドレインＤ１には、ドレイン配線層１５３を介してドレイン外部端子８が接続されている。第２ＨＥＭＴ３４の第２ゲートＧ２には、第２ゲート配線層１５４を介して第２ゲート外部端子９が接続されている。第２ＨＥＭＴ３４の第２ソースＳ２には、ソース配線層１５５を介してソース外部端子１０が接続されている。
これにより、半導体装置１は、第１ＨＥＭＴ３３および第２ＨＥＭＴ３４を含むハーフブリッジ回路１７３を有している。ハーフブリッジ回路１７３は、インバータ回路やＤＣ／ＤＣコンバータ回路等の電力変換回路に使用されてもよい。
ハーフブリッジ回路１７３は、ＤＣ／ＤＣコンバータ回路のうち動作周波数が１ＭＨｚ以上の高周波動作用のＤＣ／ＤＣコンバータ回路に使用されてもよい。ハーフブリッジ回路１７３において、第１ＨＥＭＴ３３は高電圧側のＨＥＭＴを構成し、第２ＨＥＭＴ３４は低電圧側のＨＥＭＴを構成していてもよい。
第１ＨＥＭＴ３３には、第１寄生ダイオードＤｉ１、第１寄生容量Ｃ１および第１寄生インダクタンスＬ１が接続されている。第１寄生ダイオードＤｉ１は、第１ドレインＤ１に順方向電流が流れる向きで、第１ソースＳ１および第１ドレインＤ１の間に並列接続されている。
第１寄生容量Ｃ１は、第１ソースＳ１および第１ドレインＤ１の間に並列接続されている。第１寄生インダクタンスＬ１は、ソース・ドレイン外部端子６および第１ソースＳ１の間に接続されている。
第２ＨＥＭＴ３４には、第２寄生ダイオードＤｉ２、第２寄生容量Ｃ２および第２寄生インダクタンスＬ２が接続されている。第２寄生ダイオードＤｉ２は、第２ドレインＤ２に順方向電流が流れる向きで、第２ソースＳ２および第２ドレインＤ２の間に並列接続されている。
第２寄生容量Ｃ２は、第２ソースＳ２および第２ドレインＤ２の間に並列接続されている。第２寄生インダクタンスＬ２は、ソース・ドレイン外部端子６および第２ドレインＤ２の間に接続されている。
以上、半導体装置１によれば、互いに独立して制御可能な第１ＨＥＭＴ３３および第２ＨＥＭＴ３４が一つの積層構造部１２（半導体積層構造部２６）に作り込まれている。これにより、第１ＨＥＭＴ３３および第２ＨＥＭＴ３４を積層構造部１２（半導体積層構造部２６）という限られた範囲内に収めることができるから、小型化を図ることができる。
また、半導体装置１において第１ＨＥＭＴ３３および第２ＨＥＭＴ３４を互いに電気的に接続する場合には、第１ＨＥＭＴ３３および第２ＨＥＭＴ３４を接続する配線層を、積層構造部１２（半導体積層構造部２６）という限られた範囲内に収めることができる。
より具体的には、ソース・ドレイン配線層１５１、第１ゲート配線層１５２、ドレイン配線層１５３、第２ゲート配線層１５４およびソース配線層１５５を、平面視において積層構造部１２（半導体積層構造部２６）の周縁によって取り囲まれた領域内に収めることができる。
これにより、第１ＨＥＭＴ３３および第２ＨＥＭＴ３４の間の配線距離を短縮できるから、配線抵抗や第１寄生インダクタンスＬ１および第２寄生インダクタンスＬ２等の低減を図ることができる。よって、小型化の利点を生かして性能の向上を図ることができる半導体装置１を提供できる。
特に、半導体装置１によれば、ソース・ドレイン配線層１５１が、第１ＨＥＭＴ３３の第１ソース電極５１および第２ＨＥＭＴ３４の第２ドレイン電極５４を電気的に接続する接続配線層として形成されている。したがって、第１ＨＥＭＴ３３の第１ソース電極５１および第２ＨＥＭＴ３４の第２ドレイン電極５４の間の配線距離を適切に低減できる。
これにより、第１ＨＥＭＴ３３の第１ソース電極５１および第２ＨＥＭＴ３４の第２ドレイン電極５４の間に存する配線抵抗や第１寄生インダクタンスＬ１および第２寄生インダクタンスＬ２等の低減を適切に図ることができる。
とりわけ、半導体装置１では、ソース・ドレイン配線層１５１が、第１ＨＥＭＴ３３の第１ソース電極５１および第２ＨＥＭＴ３４の第２ドレイン電極５４を直線的に結ぶライン状に形成されている。
より具体的には、ソース・ドレイン配線層１５１は、第２方向Ｙに沿って延びる第１ソース電極５１および第２ドレイン電極５４に交差するように、第１方向Ｘに沿って延びている。
これにより、第１ＨＥＭＴ３３の第１ソース電極５１および第２ＨＥＭＴ３４の第２ドレイン電極５４を最短距離で結ぶことができる。その結果、ソース・ドレイン配線層１５１の配線距離を効果的に低減できるから、配線抵抗や、第１寄生インダクタンスＬ１および第２寄生インダクタンスＬ２等を効果的に低減できる。
第１ゲート配線層１５２、ドレイン配線層１５３、第２ゲート配線層１５４およびソース配線層１５５を帯状（直線状）に形成することも、配線抵抗や、第１寄生インダクタンスＬ１および第２寄生インダクタンスＬ２等の低減を図る上で有効である。
半導体装置１によれば、図１５に示される効果を得ることができる。図１５は、図１に示す半導体装置１のスイッチング特性を説明するためのスイッチング波形である。
図１５には、実線で示された第１波形ＷＦ１および破線で示された第２波形ＷＦ２が示されている。第１波形ＷＦ１は、半導体装置１の高周波動作時のリンギングノイズを示している。
第２波形ＷＦ２は、第１ＨＥＭＴ３３だけを有する半導体装置のソースおよび第２ＨＥＭＴ３４だけを有する半導体装置のドレインを外部接続した場合のリンギングノイズを示している。
第１波形ＷＦ１および第２波形ＷＦ２を参照して、半導体装置１によれば、配線抵抗や、第１寄生インダクタンスＬ１および第２寄生インダクタンスＬ２の低減を図ることができるから、それに応じて、リンギングノイズの低減を図ることができる。
図１６Ａ～図１６Ｚは、図１に示す半導体装置１の製造方法の一例を説明するための断面図である。図１６Ａ～図１６Ｚは、図２に対応する部分の断面図であり、一つの半導体装置１が形成される領域が示されている。
まず、図１６Ａを参照して、ウエハ１８１が用意される。ウエハ１８１は、一方側の第１ウエハ主面１８２および他方側の第２ウエハ主面１８３を有している。第１ウエハ主面１８２および第２ウエハ主面１８３は、基板１１の第１主面１３および第２主面１４にそれぞれ対応している。
ウエハ１８１には、半導体装置１が形成される半導体装置形成領域１８４が複数設定される。複数の半導体装置形成領域１８４は、たとえば行列状に設定され、ダイシングライン（図示せず）によって区画される。
各半導体装置形成領域１８４には、さらに、第１ＨＥＭＴ３３が形成される第１デバイス形成領域３１、第２ＨＥＭＴ３４が形成される第２デバイス形成領域３２、ならびに、第１デバイス形成領域３１および第２デバイス形成領域３２の間の境界領域１８５が設定される。
このウエハ１８１に対して所定の製造プロセスを実行した後、ウエハ１８１を半導体装置形成領域１８４（ダイシングライン）に沿って切断することによって、複数の半導体装置１が切り出される。
次に、図１６Ｂを参照して、ウエハ１８１の第１ウエハ主面１８２の上に、核形成層２１、バッファ層２２、電子走行層２３、電子供給層２４およびトップ絶縁層２５を含む積層構造部１２が形成される。核形成層２１、バッファ層２２、電子走行層２３、電子供給層２４およびトップ絶縁層２５は、エピタキシャル成長法によってそれぞれ形成される。
次に、図１６Ｃを参照して、所定パターンを有するマスク１８６が、積層構造部１２の上に形成される。マスク１８６は、積層構造部１２において境界領域１８５に沿う部分を露出させる開口１８７を有している。つまり、開口１８７は、積層構造部１２において領域分離トレンチ３６を形成すべき領域を露出させている。
次に、マスク１８６を介するエッチング法によって、積層構造部１２の不要な部分が除去される。これにより、積層構造部１２に領域分離トレンチ３６が形成される。その後、マスク１８６は除去される。
次に、図１６Ｄを参照して、第１保護層４１が、積層構造部１２を被覆するように形成される。第１保護層４１は、ＣＶＤ（Chemical Vapor Deposition）法（たとえば減圧ＣＶＤ法）によって形成されてもよい。第１保護層４１は、ＣＶＤ－ＳｉＯ２を含んでいてもよい。
次に、図１６Ｅを参照して、第１保護層４１の上に、第１ソースフィールド電極層１０１、第１フローティング電極層１０２、第２ソースフィールド電極層１０３および第２フローティング電極層１０４のベースとなるベース電極層１８８が形成される。
次に、図１６Ｆを参照して、所定パターンを有するマスク１８９が、ベース電極層１８８の上に形成される。マスク１８９は、ベース電極層１８８において第１ベース電極層１９０および第２ベース電極層１９１を形成すべき領域を被覆している。
第１ベース電極層１９０は、第１ソースフィールド電極層１０１および第１フローティング電極層１０２のベースとなる。第２ベース電極層１９１は、第２ソースフィールド電極層１０３および第２フローティング電極層１０４のベースとなる。
次に、マスク１８９を介するエッチング法によって、ベース電極層１８８の不要な部分が除去される。これにより、ベース電極層１８８が、第１ベース電極層１９０および第２ベース電極層１９１に分割される。その後、マスク１８９は除去される。
次に、図１６Ｇを参照して、第２保護層４２が、第１保護層４１の上に形成される。第２保護層４２は、第１ベース電極層１９０および第２ベース電極層１９１を被覆する。第２保護層４２は、ＣＶＤ法（たとえばプラズマＣＶＤ法）によって形成されてもよい。第２保護層４２は、ＴＥＯＳ－ＳｉＯ２を含んでいてもよい。第１保護層４１および第２保護層４２の積層構造によって一つの保護層４０が形成される。
次に、図１６Ｈを参照して、所定パターンを有するマスク１９２が、第２保護層４２の上に形成される。マスク１９２は、保護層４０およびトップ絶縁層２５において第１ソース開口４５、第１ドレイン開口４６、第２ソース開口４７および第２ドレイン開口４８を形成すべき領域を露出させる複数の開口１９３を有している。
次に、マスク１９２を介するエッチング法によって、保護層４０およびトップ絶縁層２５の不要な部分が除去される。これにより、保護層４０およびトップ絶縁層２５に、第１ソース開口４５、第１ドレイン開口４６、第２ソース開口４７および第２ドレイン開口４８が形成される。その後、マスク１９２は除去される。
次に、図１６Ｉを参照して、第１ソース電極５１、第１ドレイン電極５２、第２ソース電極５３および第２ドレイン電極５４が、対応する開口４５，４６，４７，４８に埋め込まれる。この工程は、埋設電極層６１の形成工程および被覆電極層６２の形成工程を含む。
埋設電極層６１の形成工程は、各開口４５，４６，４７，４８内に埋設電極層６１を埋め込む工程を含む。この工程では、第１埋設電極層６３を挟んで第２埋設電極層６４が各開口４５，４６，４７，４８内に埋め込まれる。
第１埋設電極層６３および第２埋設電極層６４は、スパッタ法によってそれぞれ形成されてもよい。第１埋設電極層６３はＴｉを含んでいてもよい。第２埋設電極層６４はＡｌＳｉＣｕ合金を含んでいてもよい。
埋設電極層６１の形成工程の後、被覆電極層６２の形成工程が実施される。この工程では、各埋設電極層６１の上に、第１被覆電極層６５および第２被覆電極層６６がこの順に形成される。
第１被覆電極層６５および第２被覆電極層６６は、スパッタ法によってそれぞれ形成されてもよい。第１被覆電極層６５はＴｉを含んでいてもよい。第２被覆電極層６６はＴｉＮを含んでいてもよい。
埋設電極層６１の形成工程および被覆電極層６２の形成工程を経て、第１ソース電極５１、第１ドレイン電極５２、第２ソース電極５３および第２ドレイン電極５４が形成される。
次に、図１６Ｊを参照して、保護層４０の上に、第１層間絶縁層７１が形成される。第１層間絶縁層７１は、ＣＶＤ法によって形成されてもよい。第１層間絶縁層７１は、ＳｉＯ２を含んでいてもよい。第１層間絶縁層７１の形成後、第１層間絶縁層７１の上面に対して平坦化処理が実施されてもよい。
次に、図１６Ｋを参照して、所定パターンを有するマスク１９４が、第１層間絶縁層７１の上に形成される。マスク１９４は、第１層間絶縁層７１、保護層４０、第１ベース電極層１９０および第２ベース電極層１９１において第１ゲート開口７２および第２ゲート開口７３を形成すべき領域を露出させる複数の開口１９５を有している。
次に、マスク１９４を介するエッチング法によって、第１層間絶縁層７１、保護層４０、第１ベース電極層１９０および第２ベース電極層１９１の不要な部分が除去される。これにより、第１ゲート開口７２のベースとなる第１ベースゲート開口１９６および第２ゲート開口７３のベースとなる第２ベースゲート開口１９７が形成される。
また、この工程では、第１ベース電極層１９０の不要な部分の除去によって、第１ベース電極層１９０が第１ソースフィールド電極層１０１および第１フローティング電極層１０２に分割される。
また、この工程では、第２ベース電極層１９１の不要な部分の除去によって、第２ベース電極層１９１が、第２ソースフィールド電極層１０３および第２フローティング電極層１０４に分割される。その後、マスク１９２は除去される。
次に、図１６Ｌを参照して、第１サイドウォール絶縁層１０５および第２サイドウォール絶縁層１０６のベースとなるベース絶縁層１９８が形成される。ベース絶縁層１９８は、第１ベースゲート開口１９６の内壁、第２ベースゲート開口１９７の内壁および第１層間絶縁層７１の上面に沿って膜状に形成される。ベース絶縁層１９８は、ＣＶＤ法によって形成されてもよい。ベース絶縁層１９８は、ＳｉＯ２を含んでいてもよい。
次に、図１６Ｍを参照して、ベース絶縁層１９８において第１ベースゲート開口１９６の内壁に沿う部分および第２ベースゲート開口１９７の内壁に沿う部分が残存するように、ベース絶縁層１９８の不要な部分が除去される。ベース絶縁層１９８の不要な部分は、エッチング法（たとえばドライエッチング法）によって除去されてもよい。
これにより、第１サイドウォール絶縁層１０５および第２サイドウォール絶縁層１０６が、第１層間絶縁層７１の上面に対して自己整合的に形成される。この場合、第１サイドウォール絶縁層１０５の上端部の角部および第２サイドウォール絶縁層１０６の上端部の角部が丸められる（図８も併せて参照）。
次に、第１ベースゲート開口１９６の底壁および第２ベースゲート開口１９７の底壁から第２保護層４２の不要な部分およびトップ絶縁層２５の不要な部分が除去される。第２保護層４２の不要な部分およびトップ絶縁層２５の不要な部分は、エッチング法（たとえばドライエッチング法）によって除去されてもよい。これにより、第１ゲート開口７２の第１貫通孔７５および第２ゲート開口７３の第２貫通孔７７が形成される。
次に、図１６Ｎを参照して、第１ベースゲート開口１９６の底壁および第２ベースゲート開口１９７の底壁から電子供給層２４の不要な部分が除去される。電子供給層２４の不要な部分は、エッチング法（たとえばドライエッチング法）によって除去されてもよい。
これにより、第１ゲート開口７２の第１ゲートコンタクト孔７４および第２ゲート開口７３の第２ゲートコンタクト孔７６が形成される。また、これにより、第１ベースゲート開口１９６および第２ベースゲート開口１９７が、第１ゲート開口７２および第２ゲート開口７３となる。
次に、図１６Ｏを参照して、第１ゲート絶縁層８１、第２ゲート絶縁層８３および上面絶縁層８５を一体的に含む絶縁層８６が、第１層間絶縁層７１の上に形成される。絶縁層８６は、ＣＶＤ法またはＡＬＤ（Atomic Layer Deposition）法によって形成されてもよい。絶縁層８６は、ＳｉＯ２を含んでいてもよい。
次に、図１６Ｐを参照して、第１ゲート開口７２および第２ゲート開口７３に、第１ゲート電極８２および第２ゲート電極８４がそれぞれ埋め込まれる。この工程は、埋設電極層９１の形成工程および被覆電極層９２の形成工程を含む。
埋設電極層９１の形成工程は、各開口７２，７３内に埋設電極層９１を形成する工程を含む。この工程では、第１埋設電極層９３を挟んで第２埋設電極層９４が各開口７２，７３内に埋め込まれる。
第１埋設電極層９３および第２埋設電極層９４は、スパッタ法によってそれぞれ形成されてもよい。第１埋設電極層９３はＴｉＮを含んでいてもよい。第２埋設電極層９４はＷを含んでいてもよい。
埋設電極層９１の形成工程の後、被覆電極層９２の形成工程が実施される。この工程では、各埋設電極層９１の上に、第１被覆電極層９５および第２被覆電極層９６がこの順に形成される。
第１被覆電極層９５および第２被覆電極層９６は、スパッタ法によってそれぞれ形成されてもよい。第１被覆電極層９５はＡｌＣｕ合金を含んでいてもよい。第２被覆電極層９６はＴｉＮを含んでいてもよい。埋設電極層９１の形成工程および被覆電極層９２の形成工程を経て、第１ゲート電極８２および第２ゲート電極８４が形成される。
次に、図１６Ｑを参照して、絶縁層８６の上に、第２層間絶縁層１１１が形成される。第２層間絶縁層１１１は、ＣＶＤ法によって形成されてもよい。第２層間絶縁層１１１は、ＳｉＯ２を含んでいてもよい。第２層間絶縁層１１１の形成後、第２層間絶縁層１１１の上面に対して平坦化処理が実施されてもよい。
次に、図１６Ｒを参照して、所定パターンを有するマスク１９９が、第２層間絶縁層１１１の上に形成される。マスク１９９は、第２層間絶縁層１１１、絶縁層８６および第１層間絶縁層７１において第１ソースコンタクト開口１１２、第１ドレインコンタクト開口１１３、第２ソースコンタクト開口１１４および第２ドレインコンタクト開口１１５を形成すべき領域を露出させる開口２００を有している。
次に、マスク１９９を介するエッチング法によって、第２層間絶縁層１１１、絶縁層８６および第１層間絶縁層７１の不要な部分が除去される。これにより、第２ソースコンタクト開口１１４および第２ドレインコンタクト開口１１５が形成される。その後、マスク１９９は除去される。
次に、図１６Ｓを参照して、第１ソースコンタクト電極１２１、第１ドレインコンタクト電極１２２、第２ソースコンタクト電極１２３および第２ドレインコンタクト電極１２４が、対応する開口１１２，１１３，１１４，１１５に埋め込まれる。この工程は、埋設電極層１３１の形成工程および被覆電極層１３２の形成工程を含む。
埋設電極層１３１の形成工程は、各開口１１２，１１３，１１４，１１５内に埋設電極層１３１を埋め込む工程を含む。この工程では、第１埋設電極層１３３を挟んで第２埋設電極層１３４が各開口１１２，１１３，１１４，１１５内に埋め込まれる。
第１埋設電極層１３３および第２埋設電極層１３４は、スパッタ法によってそれぞれ形成されてもよい。第１埋設電極層１３３はＴｉＮを含んでいてもよい。第２埋設電極層１３４はＷを含んでいてもよい。
埋設電極層１３１の形成工程の後、被覆電極層１３２の形成工程が実施される。この工程では、各埋設電極層１３１の上に、第１被覆電極層１３５および第２被覆電極層１３６がこの順に形成される。
第１被覆電極層１３５および第２被覆電極層１３６は、スパッタ法によってそれぞれ形成されてもよい。第１被覆電極層１３５はＡｌＣｕ合金を含んでいてもよい。第２被覆電極層１３６はＴｉＮを含んでいてもよい。
埋設電極層１３１の形成工程および被覆電極層１３２の形成工程を経て、第１ソースコンタクト電極１２１、第１ドレインコンタクト電極１２２、第２ソースコンタクト電極１２３および第２ドレインコンタクト電極１２４が形成される。
次に、図１６Ｔを参照して、第２層間絶縁層１１１の上に、第３層間絶縁層１４１が形成される。第３層間絶縁層１４１は、ＣＶＤ法によって形成されてもよい。第３層間絶縁層１４１は、ＳｉＯ２を含んでいてもよい。第３層間絶縁層１４１の形成後、第３層間絶縁層１４１の上面に対して平坦化処理が実施されてもよい。
次に、図１６Ｕを参照して、所定パターンを有するマスク２０１が、第３層間絶縁層１４１の上に形成される。マスク２０１は、第３層間絶縁層１４１において第１ソースコンタクトホール１４３、第１ドレインコンタクトホール１４４、第２ソースコンタクトホール１４６および第２ドレインコンタクトホール１４７を形成すべき領域を露出させる開口２０２を有している。
次に、マスク２０１を介するエッチング法によって、第３層間絶縁層１４１の不要な部分が除去される。これにより、第１ソースコンタクトホール１４３、第１ドレインコンタクトホール１４４、第２ソースコンタクトホール１４６および第２ドレインコンタクトホール１４７が形成される。その後、マスク２０１は除去される。
次に、図１６Ｖを参照して、ソース・ドレイン配線層１５１、第１ゲート配線層１５２、ドレイン配線層１５３、第２ゲート配線層１５４およびソース配線層１５５のベースとなるベース配線層２０３が、第３層間絶縁層１４１の上に形成される。
ベース配線層２０３の形成工程では、第１配線層１６１、第２配線層１６２および第３配線層１６３が第３層間絶縁層１４１の上にこの順に形成される。第１配線層１６１、第２配線層１６２および第３配線層１６３は、スパッタ法によって形成されてもよい。
次に、所定パターンを有するマスク２０４が、ベース配線層２０３の上に形成される。マスク２０１は、ベース配線層２０３においてソース・ドレイン配線層１５１、第１ゲート配線層１５２、ドレイン配線層１５３、第２ゲート配線層１５４およびソース配線層１５５を形成すべき領域を被覆している。
次に、マスク２０１を介するエッチング法によって、ベース配線層２０３の不要な部分が除去される。これにより、ソース・ドレイン配線層１５１、第１ゲート配線層１５２、ドレイン配線層１５３、第２ゲート配線層１５４およびソース配線層１５５が形成される。その後、マスク２０１は除去される。
次に、図１６Ｗを参照して、第３層間絶縁層１４１の上に、第４層間絶縁層１６４が形成される。第４層間絶縁層１６４は、ＣＶＤ法によって形成されてもよい。第４層間絶縁層１６４は、ＳｉＯ２を含んでいてもよい。第４層間絶縁層１６４の形成後、第４層間絶縁層１６４の上面に対して平坦化処理が実施されてもよい。
次に、図１６Ｘを参照して、所定パターンを有するマスク２０５が、第４層間絶縁層１６４の上に形成される。マスク２０５は、第４層間絶縁層１６４においてソース・ドレインパッド開口１６６、第１ゲートパッド開口１６７、ドレインパッド開口１６８、第２ゲートパッド開口１６９およびソースパッド開口１７０を形成すべき領域を露出させる開口２０６を有している。
次に、マスク２０５を介するエッチング法によって、第４層間絶縁層１６４の不要な部分が除去される。その後、マスク２０５は除去される。
次に、図１６Ｙを参照して、第４層間絶縁層１６４の上に、樹脂層１６５が形成される。樹脂層１６５は、第４層間絶縁層１６４の上にポリイミド樹脂を塗布することによって形成されてもよい。次に、樹脂層１６５が選択的に露光および現像される。
これにより、樹脂層１６５においてソース・ドレインパッド開口１６６、第１ゲートパッド開口１６７、ドレインパッド開口１６８、第２ゲートパッド開口１６９およびソースパッド開口１７０を形成すべき領域が除去される。
そして、第４層間絶縁層１６４および樹脂層１６５に、ソース・ドレインパッド開口１６６、第１ゲートパッド開口１６７、ドレインパッド開口１６８、第２ゲートパッド開口１６９およびソースパッド開口１７０が形成される。
次に、図１６Ｚを参照して、ソース・ドレイン外部端子６、第１ゲート外部端子７、ドレイン外部端子８、第２ゲート外部端子９およびソース外部端子１０が、対応するパッド開口１６６，１６７，１６８，１６９，１７０内に形成される。
この工程では、まず、各パッド開口１６６，１６７，１６８，１６９，１７０内に下地電極層１７１が形成される。下地電極層１７１は、スパッタ法によって形成されてもよい。下地電極層１７１は、ＴｉＮを含んでいてもよい。
次に、下地電極層１７１の上に導電性接合材料層１７２が形成される。導電性接合材料層１７２は、メッキ法によって形成されてもよい。導電性接合材料層１７２は、半田を含んでいてもよい。これにより、ソース・ドレイン外部端子６、第１ゲート外部端子７、ドレイン外部端子８、第２ゲート外部端子９およびソース外部端子１０が形成される。
その後、ウエハ１８１が半導体装置形成領域１８４（ダイシングライン）に沿って切断されて、複数の半導体装置１が切り出される。以上を含む工程を経て、半導体装置１が製造される。
図１７は、本発明の第２実施形態に係る半導体装置２１１を示す平面図である。図１８は、図１７に示す半導体装置２１１において、各部材の電気的な接続形態を説明するための概略構成図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
図１８では、前述の図１４に示されたように、第１ゲート電極８２、第１ソース電極５１（第１ソースコンタクト電極１２１）および第１ドレイン電極５２（第１ドレインコンタクト電極１２２）が、「Ｇ１」、「Ｓ１」および「Ｄ１」によってそれぞれ簡略化して示されている。
また、図１８では、第２ゲート電極８４、第２ソース電極５３（第２ソースコンタクト電極１２３）および第２ドレイン電極５４（第２ドレインコンタクト電極１２４）が、「Ｇ２」、「Ｓ２」および「Ｄ２」によってそれぞれ簡略化して示されている。
図１８では、ソース・ドレイン配線層１５１、第１ゲート配線層１５２、ドレイン配線層１５３、第２ゲート配線層１５４およびソース配線層１５５が、第１方向Ｘに沿って延びるラインによってそれぞれ示されている。
図１８では、ソース・ドレイン外部端子６、第１ゲート外部端子７、ドレイン外部端子８、第２ゲート外部端子９およびソース外部端子１０がブロックによってそれぞれ示されている。
図１７および図１８を参照して、半導体装置２１１は、１つの積層構造部１２に、複数の第１デバイス形成領域３１および複数の第２デバイス形成領域３２が設定されている。この形態では、２つの第１デバイス形成領域３１および２つの第２デバイス形成領域３２が、１つの積層構造部１２に設定された例について説明する。
複数の第１デバイス形成領域３１および複数の第２デバイス形成領域３２は、第１方向Ｘに沿って交互に配列されている。複数の第１デバイス形成領域３１および複数の第２デバイス形成領域３２は、それぞれ領域分離構造３５によって分離されている。
各第１デバイス形成領域３１内の構造は、半導体装置１に係る第１デバイス形成領域３１の構造と同様である。各第２デバイス形成領域３２内の構造は、半導体装置１に係る第２デバイス形成領域３２の構造と同様である。
ソース・ドレイン配線層１５１、第１ゲート配線層１５２、ドレイン配線層１５３、第２ゲート配線層１５４およびソース配線層１５５は、いずれも、複数の第１デバイス形成領域３１および複数の第２デバイス形成領域３２を横切るように積層構造部１２の上に形成されている。
ソース・ドレイン配線層１５１、第１ゲート配線層１５２、ドレイン配線層１５３、第２ゲート配線層１５４およびソース配線層１５５は、いずれも第１方向Ｘに沿って帯状に延びている。
つまり、ソース・ドレイン配線層１５１、第１ゲート配線層１５２、ドレイン配線層１５３、第２ゲート配線層１５４およびソース配線層１５５は、いずれも第１ゲート電極８２、第１ソース電極５１（第１ソースコンタクト電極１２１）、第１ドレイン電極５２（第１ドレインコンタクト電極１２２）、第２ゲート電極８４、第２ソース電極５３（第２ソースコンタクト電極１２３）、第２ドレイン電極５４（第２ドレインコンタクト電極１２４）に交差（直交）している。
ソース・ドレイン配線層１５１の長さ、第１ゲート配線層１５２の長さ、ドレイン配線層１５３の長さ、第２ゲート配線層１５４の長さおよびソース配線層１５５の長さは、半導体装置１の場合と同様に任意であり、図１７に示される形態に限定されない。
ソース・ドレイン配線層１５１は、各第１デバイス形成領域３１に形成された第１ソース電極５１（第１ソースコンタクト電極１２１）および各第２デバイス形成領域３２に形成された第２ドレイン電極５４（第２ドレインコンタクト電極１２４）に電気的に接続されている。
第１ゲート配線層１５２は、各第１デバイス形成領域３１に形成された第１ゲート電極８２に電気的に接続されている。ドレイン配線層１５３は、各第１デバイス形成領域３１に形成された第１ドレイン電極５２に電気的に接続されている。
第２ゲート配線層１５４は、各第２デバイス形成領域３２に形成された第２ゲート電極８４に電気的に接続されている。ソース配線層１５５は、各第２デバイス形成領域３２に形成された第２ソース電極５３に電気的に接続されている。
ソース・ドレイン配線層１５１には、１つまたは複数のソース・ドレイン外部端子６が電気的に接続されている。この形態では、３つのソース・ドレイン外部端子６が、ソース・ドレイン配線層１５１に電気的に接続されている。
複数のソース・ドレイン外部端子６は、第１チップ主面３において、第１方向Ｘに沿って間隔を空けて形成されている。各ソース・ドレイン外部端子６は、平面視において第２方向Ｙに沿って帯状に延びている。各ソース・ドレイン配線層１５１は、この形態では、平面視において第１デバイス形成領域３１および第２デバイス形成領域３２の間の領域に形成されている。
第１ゲート配線層１５２には、１つまたは複数の第１ゲート外部端子７が電気的に接続されている。この形態では、１つの第１ゲート外部端子７が、第１ゲート配線層１５２に電気的に接続されている。
第１ゲート外部端子７は、第１チップ主面３において、一つの角部に沿う領域に形成されている。第１ゲート外部端子７は、より具体的には、第１チップ主面３においてチップ側面５Ａおよびチップ側面５Ｂを接続する角部に沿う領域に形成されている。
ドレイン配線層１５３には、１つまたは複数のドレイン外部端子８が電気的に接続されている。この形態では、２つのドレイン外部端子８が、ドレイン配線層１５３に電気的に接続されている。各ドレイン外部端子８は、この形態では、各第２デバイス形成領域３２の直上に配置されている。各ドレイン外部端子８は、平面視において第２方向Ｙに沿って帯状に延びている。
第２ゲート配線層１５４には、１つまたは複数の第２ゲート外部端子９が電気的に接続されている。この形態では、１つの第２ゲート外部端子９が、第２ゲート配線層１５４に電気的に接続されている。
第２ゲート外部端子９は、第１チップ主面３において、一つの角部に沿う領域に形成されている。第２ゲート外部端子９は、より具体的には、第１チップ主面３においてチップ側面５Ｃおよびチップ側面５Ｄを接続する角部に沿う領域に形成されている。
ソース配線層１５５には、１つまたは複数のソース外部端子１０が電気的に接続されている。この形態では、２つのソース外部端子１０が、ソース配線層１５５に電気的に接続されている。各ソース外部端子１０は、この形態では、各第１デバイス形成領域３１の直上に配置されている。各ソース外部端子１０は、平面視において第２方向Ｙに沿って帯状に延びている。
以上、半導体装置２１１によっても半導体装置１に対して述べた効果と同様の効果を奏することができる。
以上、本発明の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
前述の各実施形態では、第１ソース電極５１および第２ドレイン電極５４を電気的に接続するソース・ドレイン配線層１５１が形成された例について説明した。しかし、第１ＨＥＭＴ３３および第２ＨＥＭＴ３４の電気的な接続形態はこれに限定されない。
たとえば、前述の各実施形態において、ソース・ドレイン配線層１５１に代えてまたはこれに加えて、第１ソース電極５１および第２ソース電極５３を電気的に接続するソース・ソース配線層が形成されていてもよい。この場合、複数の外部端子は、ソース・ソース配線層に電気的に接続される外部端子を含んでいてもよい。
また、前述の各実施形態において、ソース・ドレイン配線層１５１に代えてまたはこれに加えて、第１ソース電極５１および第２ゲート電極８４を電気的に接続するソース・ゲート配線層が形成されていてもよい。この場合、複数の外部端子は、ソース・ゲート配線層に電気的に接続される外部端子を含んでいてもよい。
また、前述の各実施形態において、ソース・ドレイン配線層１５１に代えてまたはこれに加えて、第１ドレイン電極５２および第２ソース電極５３を電気的に接続するドレイン・ソース配線層が形成されていてもよい。この場合、複数の外部端子は、ドレイン・ソース配線層に電気的に接続される外部端子を含んでいてもよい。
また、前述の各実施形態において、ソース・ドレイン配線層１５１に代えてまたはこれに加えて、第１ドレイン電極５２および第２ドレイン電極５４を電気的に接続するドレイン・ドレイン配線層が形成されていてもよい。この場合、複数の外部端子は、ドレイン・ドレイン配線層に電気的に接続される外部端子を含んでいてもよい。
また、前述の各実施形態において、ソース・ドレイン配線層１５１に代えてまたはこれに加えて、第１ドレイン電極５２および第２ゲート電極８４を電気的に接続するドレイン・ゲート配線層が形成されていてもよい。この場合、複数の外部端子は、ドレイン・ゲート配線層に電気的に接続される外部端子を含んでいてもよい。
また、前述の各実施形態において、ソース・ドレイン配線層１５１に代えてまたはこれに加えて、第１ゲート電極８２および第２ソース電極５３を電気的に接続するゲート・ソース配線層が形成されていてもよい。この場合、複数の外部端子は、ゲート・ソース配線層に電気的に接続される外部端子を含んでいてもよい。
また、前述の各実施形態において、ソース・ドレイン配線層１５１に代えてまたはこれに加えて、第１ゲート電極８２および第２ドレイン電極５４を電気的に接続するゲート・ドレイン配線層が形成されていてもよい。この場合、複数の外部端子は、ゲート・ドレイン配線層に電気的に接続される外部端子を含んでいてもよい。
また、前述の各実施形態において、ソース・ドレイン配線層１５１に代えてまたはこれに加えて、第１ゲート電極８２および第２ゲート電極８４を電気的に接続するゲート・ゲート配線層が形成されていてもよい。この場合、複数の外部端子は、ゲート・ゲート配線層に電気的に接続される外部端子を含んでいてもよい。
これらの形態は、たとえば、図１６Ｕの工程において、マスク２０１のレイアウトを変更し、図１６Ｘおよび図１６Ｙの工程においてマスク２０５等のレイアウトを変更することによって形成される。
つまり、これらの形態は、第１ゲートコンタクトホール１４２、第１ソースコンタクトホール１４３、第１ドレインコンタクトホール１４４、第２ゲートコンタクトホール１４５、第２ソースコンタクトホール１４６および第２ドレインコンタクトホール１４７のレイアウト、および、複数の外部端子のレイアウトを調整することによって容易に実現できる。
特に、複数の配線層（ソース・ドレイン配線層１５１、第１ゲート配線層１５２、ドレイン配線層１５３、第２ゲート配線層１５４およびソース配線層１５５）が第１方向Ｘに沿ってストライプ状に形成された構造では、複数の配線層のレイアウトを大きく変更することなく、コンタクトホール１４２～１４７のレイアウトや複数の外部端子のレイアウトを変更できる点に利点がある。
前述の各実施形態において、第２ソース電極５３（第２ソースコンタクト電極１２３）および第２ドレイン電極５４（第２ドレインコンタクト電極１２４）の配置が入れ替わっていてもよい。
前述の各実施形態において、第１ソース電極５１（第１ソースコンタクト電極１２１）および第１ドレイン電極５２（第１ドレインコンタクト電極１２２）の配置が入れ替わっていてもよい。
前述の各実施形態では、第１デバイス形成領域３１に、第１ソース電極５１（第１ソースコンタクト電極１２１）、第１ドレイン電極５２（第１ドレインコンタクト電極１２２）および第１ゲート電極８２が一つずつ形成された例について説明した。
しかし、前述の各実施形態において、複数の第１ソース電極５１（第１ソースコンタクト電極１２１）、複数の第１ドレイン電極５２（第１ドレインコンタクト電極１２２）および複数の第１ゲート電極８２が形成されていてもよい。
つまり、複数の第１ソース電極５１（第１ソースコンタクト電極１２１）、複数の第１ドレイン電極５２（第１ドレインコンタクト電極１２２）および複数の第１ゲート電極８２によって１つの第１ＨＥＭＴ３３が形成されていてもよい。
前述の各実施形態では、第２デバイス形成領域３２に、第２ソース電極５３（第２ソースコンタクト電極１２３）、第２ドレイン電極５４（第２ドレインコンタクト電極１２４）および第２ゲート電極８４が一つずつ形成された例について説明した。
しかし、前述の各実施形態において、第２デバイス形成領域３２に、複数の第２ソース電極５３（第２ソースコンタクト電極１２３）、複数の第２ドレイン電極５４（第２ドレインコンタクト電極１２４）および複数の第２ゲート電極８４が形成されていてもよい。
つまり、複数の第２ソース電極５３（第２ソースコンタクト電極１２３）、複数の第２ドレイン電極５４（第２ドレインコンタクト電極１２４）および複数の第２ゲート電極８４によって１つの第２ＨＥＭＴ３４が形成されていてもよい。
前述の第２実施形態において、２以上の第１デバイス形成領域３１および２以上の第２デバイス形成領域３２が、１つの積層構造部１２に設定されていてもよい。この場合、２以上の第１デバイス形成領域３１および２以上の第２デバイス形成領域３２は、第１方向Ｘに沿って交互に配列されていてもよい。
また、前述の第２実施形態において図１９に示される例が採用されてもよい。図１９は、図１８に対応する概略構成図であって、各部材の電気的な接続形態の他の例を説明するための図である。以下では、半導体装置２１１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
図１９を参照して、ソース・ドレイン配線層１５１、第１ゲート配線層１５２、ドレイン配線層１５３、第２ゲート配線層１５４は、それぞれ任意の領域で分断されていてもよい。図１９では、１つの積層構造部１２を利用して２つの半導体装置１が作り込まれた形態が示されている。
以下、この明細書および添付図面から抽出される特徴例が示される。
［Ａ１］第１デバイス形成領域および第２デバイス形成領域が設定された半導体層と、前記第１デバイス形成領域に形成され、第１二次元電子ガス領域をチャネルとする第１ＨＥＭＴと、前記第２デバイス形成領域に形成され、第２二次元電子ガス領域をチャネルとする第２ＨＥＭＴと、前記半導体層に形成され、前記第１デバイス形成領域および前記第２デバイス形成領域を区画する領域分離構造と、を含む、半導体装置。
［Ａ２］前記領域分離構造は、前記第１二次元電子ガス領域および前記第２二次元電子ガス領域を分断している、Ａ１に記載の半導体装置。
［Ａ３］前記半導体層は、前記第１デバイス形成領域および前記第２デバイス形成領域を区画するトレンチを含み、前記領域分離構造は、前記トレンチに埋設された埋設絶縁体を含む、Ａ１またはＡ２に記載の半導体装置。
［Ａ４］前記半導体層の上に形成され、前記第１ＨＥＭＴおよび前記第２ＨＥＭＴを電気的に接続する接続配線をさらに含む、Ａ１～Ａ３のいずれか一つに記載の半導体装置。
［Ａ５］前記接続配線は、前記第１デバイス形成領域および前記第２デバイス形成領域が互いに対向する対向方向に沿って延びている、Ａ４に記載の半導体装置。
［Ａ６］前記接続配線は、前記領域分離構造を横切っている、Ａ４またはＡ５に記載の半導体装置。
［Ａ７］前記接続配線は、前記第１ＨＥＭＴおよび前記第２ＨＥＭＴを直線的に結んでいる、Ａ４～Ａ６のいずれか一つに記載の半導体装置。
［Ａ８］前記第１ＨＥＭＴは、第１ゲート電極、第１ドレイン電極および第１ソース電極を含み、前記第２ＨＥＭＴは、第２ゲート電極、第２ドレイン電極および第２ソース電極を含み、前記接続配線は、前記第１ＨＥＭＴの前記第１ソース電極および前記第２ＨＥＭＴの前記第２ドレイン電極に接続されたソース・ドレイン配線である、Ａ４～Ａ７のいずれか一つに記載の半導体装置。
［Ａ９］前記第１ゲート電極、前記第１ドレイン電極および前記第１ソース電極は、前記第１デバイス形成領域の上に形成されており、前記第２ゲート電極、前記第２ドレイン電極および前記第２ソース電極は、前記第２デバイス形成領域の上に形成されている、Ａ８に記載の半導体装置。
［Ａ１０］前記第１ソース電極および前記第２ドレイン電極は、第１方向に沿って延びており、前記接続配線は、前記第１方向に交差する第２方向に沿って延びている、Ａ８またはＡ９に記載の半導体装置。
［Ａ１１］前記接続配線は、前記第１ソース電極および前記第２ドレイン電極を直線的に結んでいる、Ａ８～Ａ１０のいずれか一つに記載の半導体装置。
［Ａ１２］前記半導体層の上に形成され、前記第１ゲート電極に電気的に接続された第１ゲート配線と、前記半導体層の上に形成され、前記第１ドレイン電極に電気的に接続されたドレイン配線と、前記半導体層の上に形成され、前記第２ゲート電極に電気的に接続された第２ゲート配線と、前記半導体層の上に形成され、前記第２ソース電極に電気的に接続されたソース配線と、をさらに含む、Ａ８～Ａ１１のいずれか一つに記載の半導体装置。
［Ａ１３］前記第１ゲート配線、前記ドレイン配線、前記第２ゲート配線および前記ソース配線は、前記接続配線と同一の層に形成されている、Ａ１２に記載の半導体装置。
［Ａ１４］前記接続配線に電気的に接続されたソース・ドレイン外部端子と、前記第１ゲート配線に電気的に接続された第１ゲート外部端子と、前記ドレイン配線に電気的に接続されたドレイン外部端子と、前記第２ゲート配線に電気的に接続された第２ゲート外部端子と、前記ソース配線に電気的に接続されたソース外部端子と、をさらに含む、Ａ１２またはＡ１３に記載の半導体装置。
［Ａ１５］前記半導体層は、電子走行層と、前記第１デバイス形成領域において前記電子走行層を露出させる第１ゲートコンタクト孔および前記第２デバイス形成領域において前記電子走行層を露出させる第２ゲートコンタクト孔を有し、前記電子走行層の上に形成された電子供給層と、を含み、前記第１ゲート電極は、前記第１デバイス形成領域において第１ゲート絶縁層を挟んで前記第１ゲートコンタクト孔に埋め込まれており、前記第２ゲート電極は、前記第２デバイス形成領域において第２ゲート絶縁層を挟んで前記第２ゲートコンタクト孔に埋め込まれている、Ａ８～Ａ１４のいずれか一つに記載の半導体装置。
［Ａ１６］前記第１ドレイン電極および前記第１ソース電極は、前記第１デバイス形成領域において前記電子供給層に電気的に接続されており、前記第２ドレイン電極および前記第２ソース電極は、前記第２デバイス形成領域において前記電子供給層に電気的に接続されている、Ａ１５に記載の半導体装置。
［Ａ１７］電子走行層および前記電子走行層の上に形成された電子供給層を含み、前記電子供給層を貫通するトレンチによって第１デバイス形成領域および第２デバイス形成領域が区画された半導体層と、前記第１デバイス形成領域に形成され、第１二次元電子ガス領域をチャネルとする第１ＨＥＭＴと、前記第２デバイス形成領域に形成され、第２二次元電子ガス領域をチャネルとする第２ＨＥＭＴと、前記トレンチに埋設された埋設絶縁体を含み、前記第１ＨＥＭＴおよび前記第２ＨＥＭＴを電気的に分離する領域分離構造と、を含む、半導体装置。
［Ａ１８］前記半導体層の上に形成され、前記第１ＨＥＭＴおよび前記第２ＨＥＭＴを電気的に接続する接続配線をさらに含む、Ａ１７に記載の半導体装置。
［Ｂ１］電子走行層および前記電子走行層の上に形成された電子供給層を含み、第１方向Ｘの一方側の第１デバイス形成領域および前記第１方向Ｘの他方側の第２デバイス形成領域が設定された半導体層と、前記電子供給層を貫通し、前記電子走行層を貫通しないように前記半導体層に形成され、前記電子走行層の厚さ方向途中部に位置する底壁を有し、平面視において前記第１方向Ｘに直交する第２方向Ｙに延びる部分によって前記第１方向Ｘの両側に前記第１デバイス形成領域および前記第２デバイス形成領域を区画し、前記電子走行層に形成される二次元電子ガス領域を前記第１デバイス形成領域側の第１二次元電子ガス領域および前記第２デバイス形成領域側の第２二次元電子ガス領域に分断するトレンチと、前記第１デバイス形成領域に形成され、前記トレンチによって区画された前記第１二次元電子ガス領域をチャネルとする第１ＨＥＭＴであって、平面視において前記第１方向Ｘに間隔を空けて配列され、前記第２方向Ｙに延びる帯状にそれぞれ形成された第１ゲート電極、第１ドレイン電極および第１ソース電極を含む前記第１ＨＥＭＴと、前記第２デバイス形成領域に形成され、前記トレンチによって区画された前記第２二次元電子ガス領域をチャネルとする第２ＨＥＭＴであって、平面視において前記第１方向Ｘに間隔を空けて配列され、前記第２方向Ｙに延びる帯状にそれぞれ形成された第２ゲート電極、第２ドレイン電極および第２ソース電極を含む前記第２ＨＥＭＴと、前記第１ＨＥＭＴの前記第１ソース電極および前記第２ＨＥＭＴの前記第２ドレイン電極に電気的に接続されるように前記第１ソース電極および前記第２ドレイン電極の上に配置され、平面視において前記トレンチの前記第２方向Ｙに延びる部分に直交するように前記第１方向Ｘに延びる帯状に形成されたソース・ドレイン配線と、前記ソース・ドレイン配線のうち前記トレンチの前記第２方向Ｙに延びる部分に直交する部分に電気的に接続されるように前記ソース・ドレイン配線の上に配置され、平面視において前記ソース・ドレイン配線に直交するように前記トレンチの前記第２方向Ｙに延びる部分に沿って前記第２方向Ｙに延びる帯状に形成されたソース・ドレイン外部端子と、を含む、半導体装置。
［Ｂ２］前記第１ゲート電極に電気的に接続されるように前記第１ゲート電極の上に配置され、平面視において前記トレンチの前記第２方向Ｙに延びる部分に直交するように前記第１方向Ｘに延びる帯状に形成された第１ゲート配線と、前記第１ドレイン電極に電気的に接続されるように前記第１ドレイン電極の上に配置され、平面視において前記トレンチの前記第２方向Ｙに延びる部分に直交するように前記第１方向Ｘに延びる帯状に形成されたドレイン配線と、前記第２ゲート電極に電気的に接続されるように前記第２ゲート電極の上に配置され、平面視において前記トレンチの前記第２方向Ｙに延びる部分に直交するように前記第１方向Ｘに延びる帯状に形成された第２ゲート配線と、前記第２ソース電極に電気的に接続されるように前記第２ソース電極の上に配置され、平面視において前記トレンチの前記第２方向Ｙに延びる部分に直交するように前記第１方向Ｘに延びる帯状に形成されたソース配線と、をさらに含み、前記ソース・ドレイン外部端子は、平面視において前記第１ゲート配線、前記ドレイン配線、前記第２ゲート配線および前記ソース配線に直交している、Ｂ１に記載の半導体装置。
［Ｂ３］前記第１ゲート配線、前記ドレイン配線、前記第２ゲート配線および前記ソース配線は、前記ソース・ドレイン配線と同一の層に形成されている、Ｂ２に記載の半導体装置。
［Ｂ４］前記第１ゲート配線に電気的に接続されるように前記第１ゲート配線の上に配置された第１ゲート外部端子と、前記ドレイン配線に電気的に接続されるように前記ドレイン配線の上に配置されたドレイン外部端子と、前記第２ゲート配線に電気的に接続されるように前記第２ゲート配線の上に配置された第２ゲート外部端子と、前記ソース配線に電気的に接続されるように前記ソース配線の上に配置されたソース外部端子と、をさらに含む、Ｂ２またはＢ３に記載の半導体装置。
［Ｂ５］前記第１デバイス形成領域において前記電子走行層を露出させるように前記電子供給層を貫通して前記半導体層に形成された第１ゲートコンタクト孔と、前記第２デバイス形成領域において前記電子走行層を露出させるように前記電子供給層を貫通して前記半導体層に形成された第２ゲートコンタクト孔と、をさらに含み、前記第１ゲート電極は、前記第１デバイス形成領域において第１ゲート絶縁層を挟んで前記第１ゲートコンタクト孔に埋め込まれており、前記第２ゲート電極は、前記第２デバイス形成領域において第２ゲート絶縁層を挟んで前記第２ゲートコンタクト孔に埋め込まれている、Ｂ１～Ｂ４のいずれか一つに記載の半導体装置。
［Ｂ６］前記第１ドレイン電極および前記第１ソース電極は、前記第１デバイス形成領域において前記電子供給層に電気的に接続されており、前記第２ドレイン電極および前記第２ソース電極は、前記第２デバイス形成領域において前記電子供給層に電気的に接続されている、Ｂ５に記載の半導体装置。
［Ｂ７］前記トレンチの底壁は、断面視において前記電子走行層の厚さ方向中間部から前記電子供給層側に間隔を空けた位置に形成されている、Ｂ１～Ｂ６のいずれか一つに記載の半導体装置。
［Ｂ８］前記トレンチは、断面視においてテーパ形状に形成されている、Ｂ１～Ｂ７のいずれか一項に記載の半導体装置。
［Ｂ９］前記第１ＨＥＭＴおよび前記第２ＨＥＭＴは互いに独立して制御される、Ｂ１～Ｂ８のいずれか一つに記載の半導体装置。
［Ｂ１０］基板をさらに含み、前記半導体層は、前記基板の上に形成されたバッファ層、および、前記バッファ層の上に形成された前記電子走行層を含み、前記トレンチの底壁は、前記半導体層の厚さ方向に関して、前記電子走行層の一部を挟んで前記バッファ層および前記基板に対向している、Ｂ１～Ｂ９のいずれか一つに記載の半導体装置。
［Ｂ１１］前記半導体層は、前記基板の上に形成された核形成層、および、前記核形成層の上に形成された前記バッファ層を含み、前記トレンチの底壁は、前記半導体層の厚さ方向に関して、前記電子走行層の一部を挟んで前記バッファ層、前記核形成層および前記基板に対向している、Ｂ１０に記載の半導体装置。
［Ｂ１２］前記トレンチに埋設された埋設絶縁体をさらに含む、Ｂ１～Ｂ１１のいずれか一つに記載の半導体装置。
［Ｂ１３］前記埋設絶縁体は、前記トレンチ内に位置する部分および前記トレンチ外に位置する部分を有している、Ｂ１２に記載の半導体装置。
［Ｂ１４］前記埋設絶縁体は、前記トレンチの底壁に向かって窪んだ凹部を含む上面を有している、Ｂ１２またはＢ１３に記載の半導体装置。
［Ｂ１５］前記埋設絶縁体の前記凹部の内外を被覆し、平坦な上面を有する絶縁層をさらに含む、Ｂ１４に記載の半導体装置。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１ 半導体装置
６ ソース・ドレイン外部端子
７ 第１ゲート外部端子
８ ドレイン外部端子
９ 第２ゲート外部端子
１０ ソース外部端子
２３ 電子走行層
２４ 電子供給層
２６ 半導体積層構造部（半導体層）
２９Ａ 第１二次元電子ガス領域
２９Ｂ 第２二次元電子ガス領域
３１ 第１デバイス形成領域
３２ 第２デバイス形成領域
３３ 第１ＨＥＭＴ
３４ 第２ＨＥＭＴ
３５ 領域分離構造
３６ 領域分離トレンチ
３７ 埋設絶縁体
５１ 第１ソース電極
５２ 第１ドレイン電極
５３ 第２ソース電極
５４ 第２ドレイン電極
７４ 第１ゲートコンタクト孔
７６ 第２ゲートコンタクト孔
８１ 第１ゲート絶縁層
８２ 第１ゲート電極
８３ 第２ゲート絶縁層
８４ 第２ゲート電極
１５１ ソース・ドレイン配線層
１５２ 第１ゲート配線層
１５３ ドレイン配線層
１５４ 第２ゲート配線層
１５５ ソース配線層
２１１ 半導体装置
Ｘ 第１方向
Ｙ 第２方向

Claims (20)

  1. 電子走行層および前記電子走行層の上に形成された電子供給層を含む半導体層と、
    前記半導体層において第１方向Ｘの一方側に設けられた第１デバイス領域と、
    前記半導体層において前記第１方向Ｘの他方側に設けられた第２デバイス領域と、
    前記第１デバイス領域および前記第２デバイス領域を分離するように前記半導体層において前記電子供給層を貫通し、平面視において前記第１方向Ｘに直交する第２方向Ｙに延びる部分を有するトレンチと、
    前記トレンチによって前記第１デバイス領域に区画されたチャネルとしての第１二次元電子ガス領域を有し、前記第１デバイス領域において前記半導体層の上に配置された第１ゲート電極、第１ドレイン電極および第１ソース電極を含む第１ＨＥＭＴと、
    前記トレンチによって前記第２デバイス領域に区画されたチャネルとしての第２二次元電子ガス領域を有し、前記第２デバイス領域において前記半導体層の上に配置された第２ゲート電極、第２ドレイン電極および第２ソース電極を含む第２ＨＥＭＴと、
    前記第１ＨＥＭＴの前記第１ソース電極および前記第２ＨＥＭＴの前記第２ドレイン電極に電気的に接続されるように前記第１ソース電極および前記第２ドレイン電極の上に配置され、平面視において前記トレンチの前記第２方向Ｙに延びる部分に直交するように前記第１方向Ｘに帯状に延びるソース・ドレイン配線と、
    前記ソース・ドレイン配線のうち前記トレンチの前記第２方向Ｙに延びる部分に直交する部分に電気的に接続されるように前記ソース・ドレイン配線の上に配置され、平面視において前記ソース・ドレイン配線と直角を成すように前記トレンチの前記第２方向Ｙに延びる部分に沿って前記第２方向Ｙに帯状に延びるソース・ドレイン外部端子と、を含む、半導体装置。
  2. 前記第１ドレイン電極に電気的に接続されるように前記第１ドレイン電極の上に配置され、平面視において少なくとも前記第１方向Ｘに帯状に延びる部分を有するドレイン配線と、
    前記第２ソース電極に電気的に接続されるように前記第２ソース電極の上に配置され、平面視において少なくとも前記第１方向Ｘに帯状に延びる部分を有するソース配線と、をさらに含む、請求項１に記載の半導体装置。
  3. 前記ソース・ドレイン外部端子は、平面視において前記ドレイン配線および前記ソース配線に直交している、請求項２に記載の半導体装置。
  4. 前記ドレイン配線は、前記ソース・ドレイン配線と同一の層に配置され、
    前記ソース配線は、前記ソース・ドレイン配線と同一の層に配置されている、請求項２または３に記載の半導体装置。
  5. 前記ドレイン配線に電気的に接続されるように前記ドレイン配線の上に配置されたドレイン外部端子と、
    前記ソース配線に電気的に接続されるように前記ソース配線の上に配置されたソース外部端子と、をさらに含む、請求項２～４のいずれか一項に記載の半導体装置。
  6. 前記ドレイン外部端子は、前記第１デバイス領域の上に配置されている、請求項５に記載の半導体装置。
  7. 前記ドレイン外部端子は、平面視において前記ドレイン配線に直交するように前記第２方向Ｙに帯状に延びている、請求項５または６に記載の半導体装置。
  8. 前記ソース外部端子は、前記第２デバイス領域の上に配置されている、請求項５～７のいずれか一項に記載の半導体装置。
  9. 前記ソース外部端子は、平面視において前記ソース配線に直交するように前記第２方向Ｙに帯状に延びている、請求項５～８のいずれか一項に記載の半導体装置。
  10. 前記ドレイン外部端子および前記ソース外部端子は、平面視において前記ソース・ドレイン外部端子を挟み込んでいる、請求項５～９のいずれか一項に記載の半導体装置。
  11. 前記第１ドレイン電極および前記第１ソース電極は、前記第１デバイス領域において前記電子供給層に電気的に接続されており、
    前記第２ドレイン電極および前記第２ソース電極は、前記第２デバイス領域において前記電子供給層に電気的に接続されている、請求項１～１０のいずれか一項に記載の半導体装置。
  12. 前記トレンチは、断面視においてテーパ形状に形成されている、請求項１～１１のいずれか一項に記載の半導体装置。
  13. 前記トレンチに埋設された絶縁体をさらに含む、請求項１～１２のいずれか一項に記載の半導体装置。
  14. 前記絶縁体は、前記トレンチ内に位置された部分および前記トレンチ外に位置された部分を有している、請求項１３に記載の半導体装置。
  15. 前記絶縁体は、前記トレンチの底壁に向かって窪んだ凹部を含む上面を有している、請求項１３または１４に記載の半導体装置。
  16. 前記絶縁体の前記凹部の内外を被覆し、平坦な上面を有する上側絶縁層をさらに含む、請求項１５に記載の半導体装置。
  17. 前記ソース・ドレイン配線を被覆する樹脂層をさらに含み、
    前記ソース・ドレイン外部端子は、前記樹脂層の上面よりも上方に突出している、請求項１～１６のいずれか一項に記載の半導体装置。
  18. 基板をさらに含み、
    前記半導体層は、前記基板の上に積層されている、請求項１～１７のいずれか一項に記載の半導体装置。
  19. 前記半導体層は、前記基板の上に積層されたバッファ層、および、前記バッファ層の上に形成された前記電子走行層を含む、請求項１８に記載の半導体装置。
  20. 前記第１ＨＥＭＴおよび前記第２ＨＥＭＴは、互いに独立して制御される、請求項１～１９のいずれか一項に記載の半導体装置。
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