JP2000340577A - 半導体装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】バイポーラトランジスタのベース駆動回路での
発生損失と、オフ時のスイッチング損失を低減する。 【解決手段】バイポーラトランジスタのベース３とエミ
ッタ４との間に、ユニポーラトランジスタを接続する。
バイポーラトランジスタがダーリントン接続である場合
は、ダーリントン接続した各バイポーラトランジスタの
ベースと、最後段バイポーラトランジスタのエミッタ間
に、それぞれユニポーラトランジスタを接続する。オン
時は外部からベース電流を流し、オフ時はベース電流を
停止し、ゲート端子Ｇに電圧を印加してユニポーラトラ
ンジスタをオンさせて、バイポーラトランジスタのベー
ス領域３の過剰キャリアを排出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スイッチング用に
用いられる半導体装置に関する。

【０００２】

【従来の技術】個別のスイッチング用の半導体装置とし
て、バイポーラトランジスタ（以下ＢＪＴと記す）がよ
く知られている。図２３は、バイポーラトランジスタの
一種であるｎｐｎトランジスタの回路記号である。よく
知られているようにバイポーラトランジスタはベース
ｂ、コレクタｃ、エミッタｅの三部分からなる三端子の
デバイスである。

【０００３】図２４は、ｎｐｎトランジスタの一例の断
面図、図２５はバイポーラトランジスタの半導体基板表
面のパターンの一例の平面図である。図２４において、
高比抵抗のｎドリフト層２の表面層にｐベース領域３が
形成され、そのｐベース層３の表面層にｎ⁺ エミッタ領
域４が形成され、ｐベース層３、ｎ⁺ エミッタ領域４の
表面に接触するそれぞれベース電極６、エミッタ電極７
が設けられている。ｎドリフト層２の裏面側には低抵抗
のｎ⁺ コレクタ層１が形成され、コレクタ電極８が設け
られている。このように回路記号のベースｂ、コレクタ
ｃ、エミッタｅの三部分は具体的にはそれぞれの領域と
電極とからなっている。

【０００４】ｐベース領域３の表面露出部とｎ⁺ エミッ
タ領域４とは、ともにストライプ状とされたり、または
図２４のようにｎ⁺ エミッタ領域４が多角形のｐベース
領域３を囲むように形成されたりする。このタイプをセ
ル型と称する。

【０００５】ＢＪＴの動作および特徴を下記に示す。Ｂ
ＪＴをオン状態にするには、外部の電流源によりベース
電極６からエミッタ電極７へとベース電流を流す。そう
すると、そのベース電流に応じた大きな電流（コレクタ
電流）をコレクタ電極８からエミッタ電極７に流すこと
ができる。その機構は、ベース電流が流れると、ｎ⁺ エ
ミッタ領域４からｐベース領域３にその領域の少数キャ
リアである電子が多量に注入され、ｐベース領域３を通
過してｎドリフト層２に達するためである。このとき、
キャリア増倍が起きてｐベース領域３およびｎドリフト
層２内に過剰キャリアが満ちて伝導度変調を引き起こ
し、飽和状態でのコレクタエミッタ間飽和電圧Ｖ_CE（以
下オン電圧と略す）が非常に低くなる特徴を有する。

【０００６】特に高耐圧特性を得るためにｎドリフト層
２として高比抵抗基板を使用した場合でも、飽和状態で
は伝導度変調を起こし、オン電圧は低くなる。ＢＪＴを
オフ状態にするには、ベース電流を止めるか、或いは外
部からベース電流を強制的に引き抜くことでオフする。
ＢＪＴにおける総合発生損失はオン期間損失＋スイッチ
ング損失であり、それを最小とするために最適な注入ベ
ース電流と引き抜きベース電流とが存在する。

【０００７】最適なベース電流としてはオン状態におい
て伝導度変調を起こす電流であり、オン電圧を非常に低
くすることができる。しかし、オン状態においては多量
の過剰キャリアが存在するため、ターンオフしようとし
たときには、その過剰キャリアを引き抜くためのターン
オフ時間が長くなる。従ってＢＪＴは、比較的低周波数
域で用いられてきた。

【０００８】ＢＪＴを直列接続し、前段のＢＪＴの主電
流をベース電流として後段のＢＪＴを駆動するいわゆる
ダーリントン接続により、更にＢＪＴのオン電圧の低減
を図ることもおこなわれている。そのようなダーリント
ン接続したＢＪＴについて、ターンオフ時間の短縮を図
った半導体装置が、特開平６−７７２４３号公報に開示
されている。

【０００９】その発明は、ダーリントン接続したＢＪＴ
にダイオードやＭＯＳＦＥＴを付加するものである。図
２６はその半導体装置の一つの回路構成図である。後段
のＢＪＴＱ₂ のベースｂ₂ とベース端子Ｂとの間にＭＯ
ＳトランジスタＱ₃ が接続されている。このＭＯＳトラ
ンジスタＱ₃ により、後段のＢＪＴＱ₂ の蓄積キャリア
が排出され、ターンオフ時間が短縮できるとしている。

【００１０】図２７はまた、発明者らが特願平１０−１
６６５６７において出願した発明の一例の回路構成図で
ある。ＢＪＴＢＴ１のコレクタ・ベース間、ベース・エ
ミッタ間にそれぞれ第一、第二のＭＯＳトランジスタＵ
Ｔｎ、ＵＴｐを接続したものである。この例ではＢＪＴ
がｎｐｎトランジスタ、ＵＴｎがｎチャネル型ＭＯＳＦ
ＥＴ、ＵＴｐがｐチャネル型ＭＯＳＦＥＴの例である。
この半導体装置は、ゲート端子Ｇへの正の信号により第
一のＭＯＳトランジスタＵＴｎがオンし、ＢＴ１にベー
ス電流が供給されてＢＴ１がオンする。逆にゲート端子
Ｇへの負の信号により第一のＭＯＳトランジスタＵＴｎ
がオフするとともに第二のＭＯＳトランジスタＵＴｐが
オンし、ＢＴ１のベース電流が停止されてＢＴ１がオフ
する。この半導体装置はＢＪＴを電圧駆動でオンオフで
きるようにしたものであり、またオフ時のターンオフ時
間を短くすることができる。

【００１１】

【発明が解決しようとする課題】ＢＪＴは電流駆動型の
デバイスであるため、他の電圧駆動型のデバイスに比べ
てベース駆動回路での発生損失、特にターンオフ時のベ
ース駆動回路での発生損失が大きいという問題がある。
上記の特願平１０−１６６５６７の目的の一つはベース
駆動回路での発生損失を削減することにあった。その目
的に対する効果は確かに認められたが、後述するように
図２７の半導体装置も完全ではなく、例えばオン期間の
損失が大きいという別の問題を持っている。

【００１２】また、ＢＪＴはターンオフ時にベース電流
を外部へ強制的に引き抜くが、その際に素子の全体にわ
たって均一に引き抜くことは困難であり、不均一動作が
生じ易い。そのためフォール時間が長くなり、スイッチ
ング損失が大きくなってしまうという問題もある。この
ような問題に鑑み本発明の目的は、ベース駆動回路での
発生損失および素子のスイッチング損失が少ない半導体
装置を提供することにある。

【００１３】

【課題を解決するための手段】上記の課題解決のため本
発明は、エミッタ、ベース、コレクタからなるバイポー
ラトランジスタのエミッタとベースとに、ユニポーラト
ランジスタのドレインとソースとをそれぞれ接続し、バ
イポーラトランジスタのベースとユニポーラトランジス
タのゲートとにそれぞれ独立端子を設けるものとする。

【００１４】バイポーラトランジスタがダーリントン接
続されたトランジスタであり、そのダーリントン接続さ
れた各バイポーラトランジスタごとに対応するユニポー
ラトランジスタを有し、各バイポーラトランジスタのベ
ースに各ユニポーラトランジスタのソースを接続し、最
後段のバイポーラトランジスタのエミッタに各のユニＢ
ＪＴのドレインを接続したものでも良い。

【００１５】ＢＪＴのベースとエミッタ間にユニポーラ
トランジスタを接続し、ＢＪＴのベースとユニポーラト
ランジスタのゲートとにそれぞれ独立端子を設ければ、
バイポーラトランジスタのオフ時にユニポーラトランジ
スタをオンさせることによって、ＢＪＴのベースからエ
ミッタに過剰キャリアが引き出され、オフさせることが
できる。すなわち、オフ時は電圧で駆動することが可能
となりベース駆動回路での発生損失の低減を図ることが
できる。

【００１６】また、オフ時にバイポーラトランジスタか
ら外部へ強制的にベース電流を引き抜くよりも、均一に
電流を引き抜くことができ、スイッチング損失の低減も
図ることができる。オン状態に関しては外部からベース
電流を供給するので通常のＢＪＴの動作と同様であり、
オン電圧は低く抑えられる。

【００１７】特に、ユニポーラトランジスタ、ＢＪＴお
よびそれらの相互接続配線が一つの半導体基板上に形成
されてなるものとすれば、個別素子を組み合わせる場合
に比べて配線が一括してでき、信頼性を高められる。

【００１８】具体的な構造としては、ＢＪＴが、第一導
電型高比抵抗層の表面層に形成された第二導電型ベース
領域と、第二導電型ベース領域の表面層に形成された第
一導電型エミッタ領域と、第二導電型ベース領域の表面
上に設けられたベース電極と、第一導電型エミッタ領域
の表面上に設けられたエミッタ電極と、第一導電型高比
抵抗層の他の部分形成された第一導電型コレクタ領域
と、その第一導電型コレクタ領域に接して設けられたコ
レクタ電極とからなり、ユニポーラトランジスタが、第
一導電型高比抵抗層の表面層に形成された第二導電型ソ
ース領域、第二導電型ドレイン領域と、第二導電型ソー
ス領域と第二導電型ドレイン領域との間の第一導電型の
高比抵抗層の表面露出部の表面上にゲート酸化膜を介し
て設けられたゲート電極と、第二導電型ソース領域の表
面上に設けられたソース電極と、第二導電型ドレイン領
域の表面上に設けられドレイン電極とからなるＭＯＳ電
界効果トランジスタとすればよい。

【００１９】具体的には、ユニポーラトランジスタがｐ
チャネルＭＯＳトランジスタであり、バイポーラトラン
ジスタがｎｐｎトランジスタであるか、またはユニポー
ラトランジスタがｎチャネルＭＯＳトランジスタであ
り、バイポーラトランジスタがｐｎｐトランジスタであ
るものとする。

【００２０】そのようにすれば、バイポーラトランジス
タのベース領域、ユニポーラトランジスタのソース領
域、ドレイン領域が同じ導電型となるので、設計および
製造が容易である。

【００２１】特にバイポーラトランジスタのベース領域
とユニポーラトランジスタのソース領域とが同一領域と
され、ベース電極がソース電極を兼ねてるものとする。
そのようにすれば、第二導電型ベース領域をバイポーラ
トランジスタとユニポーラトランジスタとで共有でき、
集積密度を高めるとともに動作を効率的にできる。

【００２２】ユニポーラトランジスタをデプレッシヨン
型とすると良い。そのようにすれば、ユニポーラトラン
ジスタのゲートと最後段のバイポーラトランジスタのエ
ミッタとを短絡した状態で、全てのバイポーラトランジ
スタのベースの電位が最後段のバイポーラトランジスタ
のエミッタの電位に等しくなり、よってオフ時のコレク
タ・エミッタ間耐圧が低下することがない。

【００２３】更に、バイポーラトランジスタのベース電
極を、第二導電型ベース領域内の第一導電型エミッタ領
域に関してユニポーラトランジスタの第二導電型ドレイ
ン領域から遠い側に設けることが重要である。そのよう
にすれば、バイポーラトランジスタのベース電流が有効
に作用し、オン電圧が低減される。

【００２４】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。以下の実施例ではＢＪＴをｎ
ｐｎ型、ユニポーラトランジスタをｐチャネル型ＭＯＳ
ＦＥＴとして説明するが、ＢＪＴをｐｎｐ型、ユニポー
ラトランジスタをｎチャネル型ＭＯＳＦＥＴとすること
も可能である。 ［実施例１、２］図２は本発明第一の実施例の半導体装
置の回路構成図である。ｎｐｎトランジスタＢＴ１のエ
ミッタＥ・ベースＢ間にｐチャネル型ＭＯＳトランジス
タＵＴ１のドレインＤ・ソースＳが接続されている。ｐ
チャネルＭＯＳトランジスタＵＴ１のゲートはＢＴ１の
ベース端子とは別のゲート端子Ｇとされている。

【００２５】この半導体装置は、コレクタＣ・エミッタ
Ｅ間に電圧が印加されているとき、ベースＢへのベース
電流によりオンする。そして、ベースＢへのベース電流
を停止し、ゲートＧへの負の入力信号により、ｐチャネ
ルＭＯＳトランジスタＵＴ１がオンして半導体装置がオ
フする。

【００２６】従ってこの半導体装置は、オン時にはバイ
ポーラトランジスタであるＢＴ１がオンするので低いオ
ン電圧となる。また、オフ時には、ｐチャネルＭＯＳト
ランジスタＵＴ１をオンすることにより、ｎｐｎトラン
ジスタＢＴ１からオン時に蓄積された過剰キャリアをエ
ミッタへと引き抜くことができる。

【００２７】図１は、図２の構成回路をモノリシックに
実現した半導体装置の部分断面図である。図の左側部分
がｎｐｎトランジスタＢＴ１、右側部分がｐチャネルＭ
ＯＳトランジスタＵＴ１に対応している。図に示したの
は基本的な部分であって、他に主に半導体装置の周辺部
分に耐圧を担う部分があるが、本発明の本質に係わる部
分ではないので省略している。

【００２８】高比抵抗のｎドリフト層２の表面層に、互
いに独立したｐベース領域３およびｐドレイン領域５が
形成され、そのｐベース領域３内にｎ⁺ エミッタ領域４
が形成されている。特に、ｐベース領域３と、ｐドレイ
ン領域５とは隣接して配置されている。ｐドレイン領域
５、ｐベース領域３、ｎ⁺ エミッタ領域４の表面にそれ
ぞれ接触するそれぞれドレイン電極１１、ベース電極
６、エミッタ電極７が設けられている。ｎ⁺ エミッタ領
域４の表面に設けられたエミッタ電極７は、ｐドレイン
領域５の表面に設けられたドレイン電極１１と接続され
て、Ｅ端子に接続されている。これらの電極は、例えば
アルミニウム合金のスパッタ蒸着とフォトリソグラフイ
によって形成される。

【００２９】ｐベース領域３とｐドレイン領域５とに挟
まれたｎドリフト層２の表面上にゲート酸化膜９を介し
てゲート電極層１０が設けられている。ゲート電極層１
０は例えば多結晶シリコン膜からなり、金属膜のゲート
電極によって、Ｇ端子に接続されている。ｎドリフト層
２の裏面側には低抵抗のｎ⁺ コレクタ層１が形成され、
ｎ⁺ コレクタ層１の裏面には、コレクタ電極８が設けら
れ、Ｃ端子に接続されている。

【００３０】ｎ⁺ コレクタ層１、ｎドリフト層２、ｐベ
ース領域３、ｎ⁺ エミッタ領域４とベース電極６、エミ
ッタ電極７およびコレクタ電極８はｎｐｎトランジスタ
ＢＴ１を構成している。

【００３１】ｐベース領域３とｐドレイン領域５、およ
びその間の表面上のゲート酸化膜９、ゲート電極層１
０、ベース電極６、ドレイン電極１１はｐチャネルＭＯ
ＳトランジスタＵＴ１を構成している。

【００３２】本発明の半導体装置はｐチャネルＭＯＳト
ランジスタＵＴ１が、ＢＪＴであるＢＴ１のベース電極
とエミッタ電極との間に内蔵された形の四端子のデバイ
スである。

【００３３】図３（ａ）、（ｂ）はパターンの二例を示
す半導体基板表面の平面図である。図３（ａ）は、ｐベ
ース領域３とｐ⁺ ドレイン領域４とがいずれもストライ
プ状であり、この半導体装置を実施例１とする。図３
（ｂ）は、ｐドレイン領域５が八角形セル状であり、ｐ
ベース領域３とｎ⁺ エミッタ領域４とがｐドレイン領域
５を囲んでいる。この半導体装置を実施例２とする。ｐ
ドレイン領域１５とｐベース領域３、ｎ⁺ エミッタ領域
４とは、一方が円形、楕円形或いは八角形以外の多角形
であり、他方がそれを囲むような形状でもよい。

【００３４】実施例１、２の半導体装置は、通常の二重
拡散ＭＯＳトランジスタと同様のプロセスを用いて作製
できる。例えば、耐圧１８００Ｖ級の実施例１の半導体
装置は、比抵抗１００Ω・cm、厚さ３００μm のウェハ
を使用する。そのウェハの一方の面から表面不純物濃度
１×１０²⁰cm^-3拡散深さ２００μm の燐拡散をおこなっ
て、ｎ⁺ コレクタ層１を形成し、残った部分をｎドリフ
ト層２とする。ｐベース領域３、ｐドレイン領域５の拡
散深さは５μm 、ｎ⁺ エミッタ領域７の拡散深さは２μ
m である。ｎ⁺ エミッタ領域７の拡散深さは、実験によ
り決めた値である。ｎ⁺ エミッタ領域４の幅は４０μm
、ｐベース領域３の露出部の幅は１５μm、ｎドリフト
層の露出部の幅は２μm 、ｐドレイン領域の半幅は２０
μm である。

【００３５】次に、実施例１の半導体装置の動作を少し
詳しく説明する。エミッタ電極７を接地し、コレクタ電
極８に正の電圧を印加した状態で、外部からベース電極
６にベース電流を供給する。このとき、ゲート電極層１
０のゲート電圧は正とする。すると、従来のＢＪＴと同
様にオンし、コレクタ電極８からエミッタ電極７へ大き
な電流が流れる。

【００３６】オン状態では、ｐベース領域３からｎ⁺ エ
ミッタ領域４に流れた正孔より遙かに多量の電子が、ｐ
ベース領域３およびｎドリフト層２に注入され、ほぼ同
じ量の正孔が誘起されて、伝導度変調が起きて低いオン
電圧となる。

【００３７】この半導体装置をオフ状態にするには、ベ
ース電極６へのベース電流の供給を止め、ゲート電極層
１０のゲート電圧を負にする。まず、ベース電流の供給
停止では、ｎｐｎトランジスタＢＴ１がオフするが、Ｂ
Ｔ１のｎドリフト層２およびｐベース領域３にある過剰
の正孔は、ｎ⁺ エミッタ領域４に流れつづけ、その間、
その正孔より遙に多量の電子が、ｐベース領域３および
ｎドリフト層２に注入され、オン状態を続けることにな
る。これがストレージ時間である。

【００３８】本実施例１の半導体装置においては、ゲー
ト端子Ｇに負の電圧を加わえることにより、ゲート電極
層１０直下の、ｐベース領域３およびｐドレイン領域５
に挟まれたｎドリフト層２の表面近傍に反転層が形成さ
れて、ｐチャネルＭＯＳトランジスタＵＴ１がオンす
る。するとｐベース領域３内に存在する正孔は、ｐベー
ス領域３からその反転層を通じて、ｐドレイン領域５へ
流れ、エミッタ電極７に引き抜かれる。

【００３９】これにより、やがて、ｎ⁺ エミッタ領域７
からの電子の注入も停止し、ｐベース領域３内の正孔が
排出される。このため、フオール時間が短縮され、その
間のスイッチング損失も低減される。すなわち、オンは
電流で、オフは電圧で駆動させるものである。

【００４０】表１に実施例１、２の半導体装置および比
較例１として従来のＢＪＴ、比較例２として特願平１０
−１６６５６７に開示した半導体装置におけるベース駆
動回路での発生損失およびチップ発生損失の内訳の比較
を示す。比較例１、比較例２ともパターンはセルタイプ
とした。また通電時の定常電流は１２A とした。

【００４１】

【表１】 発生損失は、１パルス当たりの損失と周波数との積で表
したので平均的な電力で表されている。図４は、ベース
駆動回路の発生損失を比較した比較図である。縦軸は発
生損失である。

【００４２】通常のＢＪＴ（比較例１）ではオン、オフ
共に電流で駆動するため駆動回路での発生損失は大き
い。それに対し、本発明の半導体装置では、オンはＢＪ
Ｔと同じく電流駆動であるが、オフは電圧駆動をおこな
っているため、比較例１のＢＪＴに比べてベース駆動回
路での発生損失は約５０%と小さくなっていることがわ
かる。なお、比較例２の半導体装置でベース駆動回路で
の発生損失は０．０８Wと非常に小さいのは、オン、オ
フとも電圧駆動でおこなっているためである。

【００４３】図５は、チップ発生損失のうちオン期間損
失を比較した比較図である。縦軸は発生損失である。実
施例２の半導体装置が比較例１のＢＪＴとともに最も低
い値を示す。これは、電流駆動により過剰キャリアが多
く、十分飽和に達していて伝導度変調も大きいからであ
る。実施例１の半導体装置でオン期間損失がやや大きい
のは、パターンのせいであり、ｎ⁺ エミッタ領域４の面
積が小さいためである。

【００４４】図２７の比較例２の半導体装置は、オン期
間の損失が大きい。この半導体装置では、ＢＴ１をオン
させるベース電流が前段のＵＴｎを通じて供給されてい
る。特に高耐圧の半導体装置の場合、必然的に前段のＵ
Ｔｎのオン電圧が大きくなり、ベース電流として供給さ
れるＵＴｎの出力電流が小さくなるため、オン電圧が大
きく、損失が増すのである。

【００４５】オフ時については、実施例１、２と同様に
ｐチャネルＭＯＳトランジスタをオンさせてベース電流
をＢＴ１のベース領域からエミッタ領域へと引き抜く機
構であるので、実施例１、２の半導体装置とほぼ同等の
スイッチング損失となる。

【００４６】図４、６からは比較例２の半導体装置が優
れているように思われる。しかし、ベース駆動回路の発
生損失、オン期間損失、スイッチング損失は必ずしも１
対１の同じ比率で対比すべきものではなく、それぞれ用
途に応じた選択をすべきものである。

【００４７】図６は、半導体装置でのターンオフ時の損
失およびその内訳を比較した比較図である。ストレージ
時間の損失、テール時間の損失はほぼ同じであるが、フ
ォール時間の損失に差が見られる。実施例１、２、比較
例１、２の半導体装置のフォール時間は、それぞれ１０
０、８０、１２０、１００nsである。実施例１、２の半
導体装置、特に図３（ｂ）のパターン（八角形セル）の
実施例２では、フォール時間が短く、その間の損失が低
減されている。これは本発明素子ではｐチャネルＭＯＳ
トランジスタＵＴ１によりキャリア排出がおこなわれる
こと、および電圧駆動により均一にターンオフ動作がお
こなわれることによる。

【００４８】［実施例３］図７は、本発明第三の実施例
の半導体装置の回路構成図である。出力段としてのバイ
ポーラトランジスタがｎｐｎトランジスタＢＴ１、ＢＴ
２からなるダーリントントランジスタとなっている。第
一段ｎｐｎトランジスタＢＴ１のベースｂ ₁ と第二段ｎ
ｐｎトランジスタＢＴ２のエミッタＥ間、第二段ｎｐｎ
トランジスタＢＴ２のベースｂ₂ とエミッタＥ間に、そ
れぞれｐチャネルＭＯＳトランジスタＵＴ１、ＵＴ２の
ソースＳ・ドレインＤが接続されている。ｐチャネルＭ
ＯＳトランジスタＵＴ１、ＵＴ２のゲートは共通にされ
Ｇ端子に接続されている。すなわちダーリントン接続さ
れた二段のｎｐｎトランジスタＢＴ１、ＢＴ２のベース
と後段のｎｐｎトランジスタＢＴ２のエミッタとの間に
それぞれ対応するｐチャネルＭＯＳトランジスタＵＴ
１、ＵＴ２が接続されていることになる。

【００４９】この半導体装置では、コレクタＣ・エミッ
タＥ間に電圧が印加されているとき、外部からのベース
電流により、第一段ｎｐｎトランジスタトランジスタＢ
Ｔ１がオンし、そのコレクタ電流がベース電流となって
第二段ｎｐｎトランジスタトランジスタＢＴ２がオンす
る。外部からのベース電流を停止し、ゲートＧへの負の
入力信号により、ｎｐｎトランジスタＢＴ１、ＢＴ２が
オフするとともにｐチャネルＭＯＳトランジスタＵＴ
２、ＵＴ３がオンし、ＢＴ１、ＢＴ２のターンオフを速
める。

【００５０】図８は、図７の回路構成を、モノリシック
に実現した半導体装置の一例の部分断面図である。図の
左側から、ｎｐｎトランジスタＢＴ１、ｐチャネルＭＯ
ＳトランジスタＵＴ１、ｎｐｎトランジスタＢＴ２、ｐ
チャネルＭＯＳトランジスタＵＴ２に対応している。

【００５１】図１の実施例１の半導体装置と比較して、
付加されているのは、第二段ｎｐｎトランジスタＢＴ２
と、第二段ｐチャネルＭＯＳトランジスタＵＴ２とであ
る。それぞれの構造は、第一段ｎｐｎトランジスタＢＴ
１、第一段ｐチャネルＭＯＳトランジスタＵＴ１とほぼ
同じでよい。

【００５２】すなわち、図１の構造に更に、ｎドリフト
層２の表面層に第二段ｎｐｎトランジスタＢＴ２のｐベ
ース領域３ａと、ｎ⁺ エミッタ領域４ａとが加えられ、
ベース電極６ａ、エミッタ電極７ａが設けられている。
また第二段ｐチャネルＭＯＳトランジスタＵＴ２のｐド
レイン領域５ａと、ドレイン電極１１ａが加えられてい
る。特に、ｐベース領域４ａと、ｐドレイン領域５ａと
は隣接して配置されている。ｐベース領域４ａと、ｐド
レイン領域５ａとに挟まれたｎドリフト層２の表面上に
ゲート酸化膜９ａを介して第二段ｐチャネルＭＯＳトラ
ンジスタＵＴ２のゲート電極層１０ａが設けられ、Ｇ端
子に接続されている。ベース電極６ａは、第一段ｎｐｎ
トランジスタＢＴ１のエミッタ電極７と接続され、ドレ
イン電極１１ａは第一段ｐチャネルＭＯＳトランジスタ
ＵＴ１のドレイン電極１１、第二段ｎｐｎトランジスタ
ＢＴ２のエミッタ電極７ａとともにＥ端子に接続されて
いる。

【００５３】第一段ｎｐｎトランジスタＢＴ１は、第二
段ｎｐｎトランジスタＢＴ２のベース電流を供給するト
ランジスタであるから、その面積は第二段ｎｐｎトラン
ジスタＢＴ２より小さくてよい。また、第一段ｐチャネ
ルＭＯＳトランジスタＵＴ１、第二段ｐチャネルＭＯＳ
トランジスタＵＴ２は、それぞれ第一段ｎｐｎトランジ
スタＢＴ１、第二段ｎｐｎトランジスタＢＴ２からオフ
時にキャリアを排出するトランジスタであるから、第二
段ｐチャネルＭＯＳトランジスタＵＴ２の面積は、第一
段ｐチャネルＭＯＳトランジスタＵＴ１より大きくする
と良い。

【００５４】この実施例２の半導体装置の動作を説明す
る。エミッタ端子Ｅを接地し、コレクタ端子Ｃに正の電
圧を印加した状態で、外部からのベース端子Ｂへのベー
ス電流が第一段ｎｐｎトランジスタＢＴ１をオンさせ
る。さらにｎｐｎトランジスタＢＴ１の主電流は、第二
段ｎｐｎトランジスタＢＴ２のベース電流となり、第二
段ｎｐｎトランジスタＢＴ２がオンすることにより実施
例３の半導体装置はオン状態となる。このとき第一段、
第二段ｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ３の
ゲート端子Ｇには、正の入力信号を与える。ゲート端子
Ｇへの正の入力信号では、第一段、第二段ｐチャネルＭ
ＯＳトランジスタＵＴ２、ＵＴ３はオンしない。

【００５５】ターンオフ時は、外部からのベース電流を
停止し、ゲート端子Ｇに負の電圧を加える。これにより
半導体装置がオフしはじめ、さらに第一段ｎｐｎトラン
ジスタＢＴ１、第二段ｎｐｎトランジスタＢＴ２のｐベ
ース領域３、３ａとｐドレイン領域５、５ａ或いはｐベ
ース領域３ａとｐドレイン領域５とに挟まれたそれぞれ
のｎドリフト層２の表面近傍に反転層が形成され、ｐチ
ャネルＭＯＳトランジスタＵＴ１、ＵＴ２がオンする。
そして、ｎｐｎトランジスタＢＴ１、ＢＴ２の過剰正孔
が、ｐベース領域３、３ａから前記の反転層を通じてｐ
ドレイン領域５、５ａ、５ｂに、更にエミッタ端子Ｅに
引き抜かれ、ターンオフは速くなる。

【００５６】本実施例３の半導体装置では、ｐドレイン
領域５とｐベース領域３ａとに挟まれたｎドリフト層２
の表面上にも酸化膜９ｂを介してゲート電極層１０ｂを
設けている。すなわち、第二段ｎｐｎトランジスタＢＴ
２は、両側にｐチャネルＭＯＳトランジスタＵＴ２を持
つことになる。このように、第一段ｎｐｎトランジスタ
ＢＴ１に接続される第一段ｐチャネルＭＯＳトランジス
タＵＴ２が１か所であるのに対し、第二段ｎｐｎトラン
ジスタＢＴ２に接続される第二段ｐチャネルＭＯＳトラ
ンジスタＵＴ２をバイポーラトランジスタの両側に配置
することにより、第二段ｎｐｎトランジスタＢＴ２のベ
ース電流を引き抜く速さを速くする構造としている。

【００５７】従って、この半導体装置は、オン時には、
バイポーラトランジスタであるｎｐｎトランジスタＢＴ
１、ＢＴ２がオンするので、低いオン電圧となる。ま
た、オフ時には、ｐチャネルＭＯＳトランジスタＵＴ
１、ＵＴ２をオンすることにより、オン時に蓄積された
キャリアを引き抜くことができる。すなわちターンオン
は電流駆動により、ターンオフは電圧駆動によりおこな
うので、オン時のオン電圧が低く、しかもベース駆動回
路の発生損失およびスイッチング損失を低減できる。

【００５８】図２６の半導体装置では、後段ＢＪＴＱ₂
のベースｂ₂ とエミッタ端子Ｅとの間だけにＭＯＳトラ
ンジスタＱ₃ が接続されている点と、ＭＯＳトランジス
タＱ ₃ のゲートがバイポーラトランジスタのベースと抵
抗を介して接続されている点が違っている。そして、こ
のＭＯＳトランジスタＱ₃ により、後段ＢＪＴＱ₂ の蓄
積キャリアが排出され、ターンオフ時間が短縮できると
している。

【００５９】しかし、前段のトランジスタＢＪＴＱ₁ の
オフ動作は電流駆動によらねばならず、ベース駆動回路
の発生損失は大きく、ターンオフ時間が長くならざるを
得ない。また、他の例の説明で一体に集積できるとは記
しているものの、具体的な図が無く構造が不明である。

【００６０】本発明実施例３の半導体装置ではバイポー
ラトランジスタＢＴ１のベース・エミッタ間にもユニポ
ーラトランジスタＵＴ１を接続し、オフ時のＢＴ１の過
剰キャリアを排出できるので、ベース駆動回路の発生損
失およびオフ実施例のスイッチング損失の点で、図２６
の半導体装置より優れていると考えられる。

【００６１】［実施例４］図９は、本発明第四の実施例
の半導体装置の回路構成図である。出力段としてのバイ
ポーラトランジスタが三段のｎｐｎトランジスタトラン
ジスタＢＴ１、ＢＴ２、ＢＴ３からなるダーリントント
ランジスタとなっている。そして、第一段、第二段、第
三段のｎｐｎトランジスタトランジスタＢＴ１、ＢＴ
２、ＢＴ３のベースＢと最後段のｎｐｎトランジスタト
ランジスタＢＴ３のエミッタＥ間に、それぞれ第一段、
第二段、第三段のｐチャネルＭＯＳトランジスタＵＴ
１、ＵＴ２、ＵＴ３のソースＳ・ドレインＤが接続され
ている。ｐチャネルＭＯＳトランジスタＵＴ１、ＵＴ
２、ＵＴ３のゲートは共通にされＧ端子となっている。

【００６２】この半導体装置の動作も、基本的に実施例
１、２、３の半導体装置と同様であり、オン時には、バ
イポーラトランジスタであるｎｐｎトランジスタＢＴ
１、ＢＴ２、ＢＴ３がオンするので、低いオン電圧とな
る。また、オフ時には、ｐチャネルＭＯＳトランジスタ
ＵＴ１、ＵＴ２、ＵＴ３をオンすることにより、オン時
に蓄積されたキャリアを引き抜くことができるので、タ
ーンオフ時間を短縮でき、スイッチング損失を低減でき
る。

【００６３】図１０は、図９の回路構成を、モノリシッ
クに実現した半導体装置の一例の部分断面図である。実
施例３の半導体装置と比較して、付加されているのは、
第三段ｎｐｎトランジスタＢＴ３と、第三段ｐチャネル
ＭＯＳトランジスタＵＴ３とである。それぞれの構造
は、第一段ｎｐｎトランジスタＢＴ１、第一段ｐチャネ
ルＭＯＳトランジスタＵＴ１とほぼ同じでよい。実施例
３で説明した理由により、後段のｎｐｎトランジスタ、
後段のｐチャネルＭＯＳトランジスタ程広い面積とす
る。

【００６４】すなわちｎドリフト層２の表面層に第三段
ｎｐｎトランジスタＢＴ３のｐベース領域３ｂと、ｎ⁺
エミッタ領域４ｂとが形成され、ベース電極６ｂ、エミ
ッタ電極７ｂが設けられている。また第三段ｐチャネル
ＭＯＳトランジスタＵＴ３のｐドレイン領域５ｂが形成
され、ドレイン電極１１ｂが設けられている。特に、ｐ
ベース領域３ｂと、ｐドレイン領域５ｂとは隣接して配
置されている。ｐベース領域３ｂと、ｐドレイン領域５
ｂとに挟まれたｎドリフト層２の表面上にゲート酸化膜
９ｃを介してｐチャネルＭＯＳトランジスタＵＴ３のゲ
ート電極層１０ｃが設けられ、Ｇ端子に接続されてい
る。ベース電極６ｂは、第二段ｎｐｎトランジスタのエ
ミッタ電極７ａと接続され、ドレイン電極１１ｂは第
一、第二のｐチャネルＭＯＳトランジスタＵＴ１、ＵＴ
２のドレイン電極１１、１１ａおよびエミッタ電極７ｂ
と共にＥ端子に接続されている。なお、図のように第三
段ｎｐｎトランジスタＢＴ３のベース領域３ｂとｐドレ
イン領域５ａとの間のｎドリフト層２上にもゲート酸化
膜９ｄを介してゲート電極層１０ｄを設けＧ端子と接続
すると良い。このｐチャネルＭＯＳトランジスタは、第
三段ｐチャネルＭＯＳトランジスタＵＴ３と等価であ
る。本実施例の断面図では、ターンオフ用のｐチャネル
ＭＯＳトランジスタを、１次元的に横に配置している
が、２次元的に配置しても構わない。

【００６５】バイポーラトランジスタの段数を増やすこ
とにより、後段程ベース電流が大きくなるため、オン電
圧は低下する。また、後段のバイポーラトランジスタに
接続されるｐチャネルＭＯＳトランジスタの面積を大き
くしていくことで、ターンオフの際、バイポーラトラン
ジスタの段数が増してもターンオフストレージ時間の増
加がなく、高速のスイッチングが可能である。

【００６６】［実施例５］図１１は、本発明第五の実施
例の半導体装置の回路構成図である。この図は、図７と
ほぼ同じであり、異なっているのは、第一、第二のｐチ
ャネルＭＯＳトランジスタＵＴ１、ＵＴ２が、ノーマリ
ーオンのデプレッション型のＭＯＳトランジスタになっ
ている点である。

【００６７】この半導体装置は、オン動作は、実施例３
の半導体装置と同様である。しかしゲートＧへ入力信号
が零のとき、実施例３の半導体装置では、ｐチャネルＭ
ＯＳトランジスタＵＴ１、ＵＴ２はオンしていなかった
のに対して、この実施例５の半導体装置では、ｐチャネ
ルＭＯＳトランジスタＵＴ１、ＵＴ２はオンしている。
従って、ｎｐｎトランジスタＢＴ１、ＢＴ２のベース
は、ＢＴ２のエミッタと短絡されていることになり、オ
フ時のコレクタＣ・エミッタＥ間耐圧の向上を図ること
ができる。この実施例４の半導体装置は、オフのために
必ずしもゲートを負に引く必要が無いが、スイッチング
速度をあげるためには、やはり負のゲート信号を与える
方が良い。

【００６８】図１２は、図１１の回路構成を、モノリシ
ックに実現した半導体装置の一例の部分断面図である。
ゲート酸化膜９、９ａおよび９ｂ直下のｎドリフト層２
の表面層に、ｐ^- 低濃度領域１２が形成されていて、ｐ
チャネルＭＯＳトランジスタＵＴ１、ＵＴ２は、デプレ
ッション型のＭＯＳトランジスタとなっている。例え
ば、ｐ^- 低濃度領域１２の表面濃度は、１×１０¹⁶ｃｍ
^-3であり、拡散深さは３μｍである。このような構造で
は、ｐチャネルＭＯＳトランジスタＵＴ１、ＵＴ２のゲ
ート電極層１０、１０ａ、１０ｂと、最後段のｎｐｎト
ランジスタＢＴ２のエミッタ電極７ａとを短絡させた状
態でも、ｐチャネルＭＯＳトランジスタＵＴ１、ＵＴ２
がオンしており、ｎｐｎトランジスタＢＴ１、ＢＴ２の
ベース電位が、最後段ｎｐｎトランジスタであるＢＴ２
のエミッタ電位と等しくなるため、オフ時のコレクタＣ
・エミッタＥ間耐圧の向上を図ることができる。

【００６９】［実施例６］図１３は、本発明第六の実施
例の半導体装置の回路構成図である。この例では、出力
段としてのバイポーラトランジスタがｐｎｐトランジス
タＢＴ４となっている。そして、そのｐｎｐトランジス
タＢＴ４のコレクタＣ・ベースＢ間に、ｎチャネルＭＯ
ＳトランジスタＵＴ４のドレインＤ・ソースＳが接続さ
れている。ｎチャネルＭＯＳトランジスタＵＴ４のゲー
トはｐｎｐトランジスタＢＴ４のベース端子Ｂとは別に
Ｇ端子となっている。

【００７０】この半導体装置は、コレクタＣ・エミッタ
Ｅ間に電圧が印加されているとき、ベース端子Ｂへのベ
ース電流によりｐｎｐトランジスタＢＴ４がオンする。
このときゲートＧへは負の入力信号が与えられる。ベー
ス電流を停止しゲートＧへの正の入力信号により、ｐｎ
ｐトランジスタＢＴ４がオフし、ｎチャネルＭＯＳトラ
ンジスタＵＴ４がオンする。

【００７１】この半導体装置の動作は、信号の極性が変
わるだけで、基本的に実施例１の半導体装置と同様であ
り、オン時には、バイポーラトランジスタであるｐｎｐ
トランジスタＢＴ４がオンするので、低いオン電圧とな
る。また、オフ時には、ｎチャネルＭＯＳトランジスタ
ＵＴ４をオンすることにより、ｐｎｐトランジスタＢＴ
４の過剰キャリアを引き抜くことができるので、ターン
オフ時間を短縮でき、高速動作が可能となる。

【００７２】［実施例７］図１４は、本発明第七の実施
例の半導体装置の部分断面図である。図の左側部分がｎ
ｐｎトランジスタＢＴ１、右側部分がｐチャネルＭＯＳ
トランジスタＵＴ１に対応している。

【００７３】高比抵抗のｎドリフト層２の表面層に、互
いに独立したｐベース領域３およびｐドレイン領域５が
形成され、そのｐベース領域３内にｎ⁺ エミッタ領域４
が形成されている。特に、ｐベース領域３と、ｐドレイ
ン領域５とは隣接して配置されている。ｐドレイン領域
５、ｐベース領域３、ｎ⁺ エミッタ領域４の表面にそれ
ぞれ接触するそれぞれドレイン電極１１、ベース電極
６、エミッタ電極７が設けられている。ｎ⁺ エミッタ領
域４の表面に設けられたエミッタ電極７は、ｐドレイン
領域５の表面に設けられたドレイン電極１１と接続され
て、Ｅ端子に接続されている。

【００７４】この半導体装置は、図１の実施例１、２の
半導体装置の断面図に良く似ており、違っているのはバ
イポーラトランジスタのベース電極６が、ｎ⁺ エミッタ
領域４に関してユニポーラトランジスタのｐドレイン領
域５から遠い側に設けられている点である。

【００７５】図１５（ａ）は、実施例７の半導体装置の
半導体基板表面の平面図である。ｐドレイン領域５は方
形であり、ｐベース領域３とｎ⁺ エミッタ領域４とがｐ
ドレイン領域５を囲んでいる。但しｐドレイン領域５と
ｎ⁺ エミッタ領域４との間のｐベース領域３の幅は狭
く、ベース電極は設けられていない。ｎ⁺ エミッタ領域
４の中に別にｐベース領域の露出部３ａが設けられ、そ
こにベース電極６が設けられる。図１４は、この図のＡ
−Ａ線に沿った断面に相当する。

【００７６】図１５（ｂ）は電極の配置図であり、電極
の輪郭が細線で示されている。ストライプ状のベース電
極６とエミッタ電極７とが交互に配置されている様子が
見られる。ｐドレイン領域５上のドレイン電極１１は、
エミッタ電極７と一体化されているる。

【００７７】この半導体装置の動作を説明する前に、再
度図１の実施例１の半導体装置内の電流挙動を説明す
る。図１６は、実施例１の半導体装置のオン動作時のベ
ース電流の分布図である。ベース電極６からのベース電
流の流れを矢印で示している。

【００７８】この実施例１の半導体装置のようにバイポ
ーラトランジスタのｐベース領域３がユニポーラトラン
ジスタのｐソース領域を兼ね、かつベース電極６のコン
タクト位置がユニポーラトランジスタのｐドレイン領域
５と隣接するようにすると、ベース電極６から供給され
たベース電流はｎエミッタ領域４へ流れ込み、ｎエミッ
タ領域４からの電子の注入を促すが、ベース電流の一部
は、高比抵抗のｎドリフト層２を介してｐドレイン領域
５へと流れ、ドレイン電極１１から抜けてしまう。すな
わち、ベース電流の一部が、バイポーラトランジスタの
ベース電流として有効に作用しないためにオン電圧が大
きくなる。

【００７９】本実施例７の半導体装置では、ベース電極
６とｐドレイン領域５との間のｐベース領域３内にｎ⁺
エミッタ領域４を形成することにより、オン動作時に供
給されたベース電流が、ｎドリフト層２を介してｐドレ
イン領域５からドレイン電極１１へと抜けることが少な
くなり、ｎｐｎトランジスタのベース電流として作用さ
せることができる。そのため、単独のバイポーラトラン
ジスタのそれに近いオン電圧とすることができる。

【００８０】勿論、エミッタ電極７を接地してコレクタ
電極８に正の電圧を印加し、更にゲート電極１０に正の
電圧を印加してｐチャネルＭＯＳＦＥＴをオフにした状
態で、ベース電極６に外部からベース電流を注入するこ
とにより、バイポーラトランジスタがオンする。ターン
オフ時は、ベース電極６に供給しているベース電流を遮
断し、ゲート電極１０に負の電圧を印加してｐチャネル
ＭＯＳＦＥＴをオンさせることにより、ｐベース領域３
に存在する過剰キャリアがドレイン電極１１から引き抜
かれる。そうするとベース電流をベース電極６から外部
へ強制的に引き抜くよりも均一に電流を引き抜けること
から、スイッチング損失の低減が図られる。

【００８１】［実施例８］実施例７の半導体装置はセル
パターンのものであったが、これをストライプパターン
として形成することも可能である。図１７は、ストライ
プパターンとした実施例８の半導体装置の半導体基板表
面の平面図である。

【００８２】ｐベース領域３とｎ⁺ エミッタ領域４、ｐ
ドレイン領域５はいずれもストライプ状であるのは、図
１の実施例１と同じであるが、ｐドレイン領域５とｎ⁺
エミッタ領域４との間のｐベース領域３の幅は狭く、ベ
ース電極は設けられない。ｎ ⁺ エミッタ領域４の中に別
にｐベース領域の露出部３ａが設けられ、そこにベース
電極が設けられる。

【００８３】図１８は、ベース駆動回路の発生損失を比
較した比較図である。縦軸は発生損失である。比較のた
め、セルパターンの実施例２の半導体装置と、ＢＪＴを
比較例１として記載した。

【００８４】実施例７、８の半導体装置のベース駆動回
路の発生損失は、実施例２の半導体装置のそれとほぼ同
じであり、ＢＪＴに比べて約５０%と小さくなっている
ことがわかる。これは、実施例７、８の半導体装置で
は、オンはＢＪＴと同じく電流駆動であるが、オフは電
圧駆動をおこなっているためである。

【００８５】図１９は、チップ発生損失のうちオン期間
損失を比較した比較図である。実施例７の半導体装置
は、実施例２の半導体装置に比べオン期間損失が小さく
なっていることがわかかる。これは前に述べたようにベ
ース電流の無効分が少なかったためである。実施例８の
ストライプパターンの半導体装置ではｎｐｎトランジス
タ部分の面積が減少することから、オン電圧は実施例７
に比べやや大きくなっている。

【００８６】図２０は、チップ発生損失のうちスイッチ
ング損失を比較した比較図である。実施例７のセルパタ
ーンのものは、実施例２と全く変わらない。実施例８の
ストライプパターンの半導体装置では、ｎｐｎトランジ
スタ部分の面積が減少してオン電圧が大きかった分だ
け、逆にｐチャネルＭＯＳＦＥＴの面積が増加するため
ベース電流の引き抜き効率が向上し、スイッチング損失
がやや小さくなっている。比較例１のＢＪＴはオン期間
損失は小さいが、スイッチング損失が大きいためチップ
発生損失は大きい。

【００８７】［実施例９］図２１は、本発明第九の実施
例の半導体装置の半導体基板表面の平面図である。ｐド
レイン領域５は方形であり、ｐベース領域３とｎ⁺ エミ
ッタ領域４とがｐドレイン領域５を囲んでいる。但しｐ
ドレイン領域５とｎ⁺ エミッタ領域４との間のｐベース
領域３の幅は狭く、ベース電極は設けられない。ｎ⁺ エ
ミッタ領域４の中に別にｐベース領域の露出部３ａが設
けられ、そこにベース電極が設けられる。しかもｐドレ
イン領域５とｐベース領域の露出部３ａとが交互に配置
されている。

【００８８】図２２は、実施例９の半導体装置の部分断
面図である。図２１のＢ−Ｂ線に沿った断面に相当し、
図の左側部分がｎｐｎトランジスタＢＴ１、右側部分が
ｐチャネルＭＯＳトランジスタＵＴ１に対応している。
これまでの実施例の断面図と違っているのは、ベース電
極６とエミッタ電極７とが二層の金属膜で構成されてい
る点である。

【００８９】このようにエミッタ電極７とベース電極６
とを二層に金属膜で構成することによって、半導体装置
内の構造は表面電極の形状に依存せず形成することが可
能になることから、バイポーラトランジスタとｐチャネ
ルＭＯＳＦＥＴとを交互に配置することができる。

【００９０】この半導体装置の動作は実施例７、８とほ
ぼ同様である。特性については、バイポーラトランジス
タとｐチャネルＭＯＳＦＥＴとを交互に配置することに
より、ターンオフ時のベース電流の引き抜きが更に均一
におこなわれるため、スイッチング損失が低減される。
また、表面の電極を一層でストライプ状に形成した場合
に発生した配線抵抗が二層化により低減できるため、オ
ン期間損失、スイッチング損失ともに低減される。

【００９１】この実施例２の半導体装置のチップ発生損
失（オン期間損失、スイッチング損失）をも図１８、１
９、２０に示した。チップ発生損失がこれまでのどの実
施例より小さいのは、上記の理由による。なお、ベース
電極６を上に、エミッタ電極７を下に配置することもで
きる。

【００９２】

【発明の効果】以上説明したように本発明によれば、エ
ミッタ、ベース、コレクタからなるバイポーラトランジ
スタのエミッタとベースとに、ユニポーラトランジスタ
のドレインとソースとをそれぞれ接続し、バイポーラト
ランジスタのベースとユニポーラトランジスタのゲート
とにそれぞれ独立端子を設けることにより、ベース駆動
回路での発生損失、オン期間損失、およびオフ実施例ス
イッチング損失の小さなスイッチング用半導体装置が得
られる。

【００９３】バイポーラトランジスタは、ダーリントン
接続されたトランジスタであってもよく、その場合はダ
ーリントン接続された各バイポーラトランジスタごと
に、対応するユニポーラトランジスタを設け、各バイポ
ーラトランジスタのベースに各ユニポーラトランジスタ
のソースを接続し、最後段のバイポーラトランジスタの
エミッタに各ユニポーラトランジスタのドレインを接続
すればよい。この半導体装置は、総合的な損失の少ない
半導体装置として、広い耐圧範囲に適用でき、電力用変
換装置等の損失低減に大きな寄与をなすものである。

【図面の簡単な説明】

【図１】本発明実施例１の半導体装置の部分断面図

【図２】実施例１の半導体装置の回路構成図

【図３】（ａ）は実施例１の半導体装置のパターンの平
面図、（ｂ）は実施例２の半導体装置のパターンの平面
図

【図４】ベース駆動回路の発生損失の比較図

【図５】オン期間の損失の比較図

【図６】オフ時スイッチング損失とその内訳の比較図

【図７】実施例３の半導体装置の回路構成図

【図８】実施例３の半導体装置の部分断面図

【図９】実施例４の半導体装置の回路構成図

【図１０】実施例４の半導体装置の部分断面図

【図１１】実施例５の半導体装置の回路構成図

【図１２】実施例５の半導体装置の部分断面図

【図１３】実施例６の半導体装置の回路構成図

【図１４】実施例７の半導体装置の部分断面図

【図１５】（ａ）は実施例７の半導体基板表面の平面
図、（ｂ）は電極配置図

【図１６】実施例１の半導体装置のキャリア分布図

【図１７】実施例８の半導体基板表面の平面図

【図１８】ベース駆動回路の発生損失の比較図

【図１９】オン期間損失の比較図

【図２０】オフ時スイッチング損失とその内訳の比較図

【図２１】実施例９の半導体基板表面の平面図

【図２２】実施例９の半導体装置の部分断面図

【図２３】ＢＪＴの回路記号図

【図２４】通常のＢＪＴの断面図

【図２５】ＢＪＴの一例の表面パターンの平面図

【図２６】従来の半導体装置の回路構成図

【図２７】従来の別の半導体装置の回路構成図

【符号の説明】

１ ｎ⁺ コレクタ層 ２ ｎドリフト層 ３、３ａ ｐベース領域 ４、４ａ、４ｂ ｎ⁺ エミッタ領域 ５、５ａ、５ｂ ｐドレイン領域 ６ ベース電極 ７ エミッタ電極 ８ コレクタ電極 ９、９ａ、９ｂ、９ｃ、９ｄ ゲート酸化膜 １０、１０ａ、１０ｂ、１０ｃ、１０ｄ ゲート電極層 １１、１１ａ、１１ｂ ドレイン電極 １２ ｐ^- 低濃度領域 Ｂ ベース端子 Ｃ コレクタ端子 Ｅ エミッタ端子 Ｇ ゲート端子 ＢＴ バイポーラトランジスタ ＵＴ ユニポーラトランジスタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/082 29/78 Ｆターム(参考） 5F003 BA06 BF02 BJ02 BJ08 BJ15 5F048 AA10 AC08 BA02 BB02 CA03 CA10 DA13 5F082 AA11 BC09 FA01 FA02

Claims (9)

【特許請求の範囲】
1. 【請求項１】エミッタ、ベース、コレクタからなるバイ
   ポーラトランジスタのエミッタとベースとに、ユニポー
   ラトランジスタのドレインとソースとをそれぞれ接続
   し、バイポーラトランジスタのベースとユニポーラトラ
   ンジスタのゲートとにそれぞれ独立端子を設けたことを
   特徴とする半導体装置。
2. 【請求項２】バイポーラトランジスタがダーリントン接
   続されたトランジスタであり、そのダーリントン接続さ
   れた各バイポーラトランジスタごとに対応するユニポー
   ラトランジスタを有し、各バイポーラトランジスタのベ
   ースに各ユニポーラトランジスタのソースを接続し、最
   後段のバイポーラトランジスタのエミッタに各々のユニ
   ポーラトランジスタのドレインを接続することを特徴と
   する請求項１記載の半導体装置。
3. 【請求項３】ユニポーラトランジスタ、バイポーラトラ
   ンジスタおよびそれらの相互接続配線が一つの半導体基
   板上に形成されてなることを特徴とする請求項１または
   ２に記載の半導体装置。
4. 【請求項４】バイポーラトランジスタが、第一導電型高
   比抵抗層の表面層に形成された第二導電型ベース領域
   と、第二導電型ベース領域の表面層に形成された第一導
   電型エミッタ領域と、第二導電型ベース領域の表面上に
   設けられたベース電極と、第一導電型エミッタ領域の表
   面上に設けられたエミッタ電極と、第一導電型高比抵抗
   層の他の部分形成された第一導電型コレクタ領域と、そ
   の第一導電型コレクタ領域に接して設けられたコレクタ
   電極とからなり、ユニポーラトランジスタが、第一導電
   型高比抵抗層の表面層に形成された第二導電型ソース領
   域、第二導電型ドレイン領域と、第二導電型ソース領域
   と第二導電型ドレイン領域との間の第一導電型の高比抵
   抗層の表面露出部の表面上にゲート酸化膜を介して設け
   られたゲート電極と、第二導電型ソース領域の表面上に
   設けられたソース電極と、第二導電型ドレイン領域の表
   面上に設けられドレイン電極とからなるＭＯＳ電界効果
   トランジスタであることを特徴とする請求項３に記載の
   半導体装置。
5. 【請求項５】バイポーラトランジスタのベース領域とユ
   ニポーラトランジスタのソース領域とが同一領域とされ
   ており、ベース電極がソース電極を兼ねていることを特
   徴とする請求項４に記載の半導体装置。
6. 【請求項６】ユニポーラトランジスタがｐチャネルＭＯ
   Ｓトランジスタであり、バイポーラトランジスタがｎｐ
   ｎトランジスタであることを特徴とする請求項１ないし
   ５のいずれかに記載の半導体装置。
7. 【請求項７】ユニポーラトランジスタがｎチャネルＭＯ
   Ｓトランジスタであり、バイポーラトランジスタがｐｎ
   ｐトランジスタであることを特徴とする請求項１ないし
   ５のいずれかに記載の半導体装置。
8. 【請求項８】ユニポーラトランジスタがデプレッシヨン
   型であることを特徴とする請求項１ないし７のいずれか
   に記載の半導体装置。
9. 【請求項９】バイポーラトランジスタのベース電極を、
   第二導電型ベース領域内の第一導電型エミッタ領域に関
   してユニポーラトランジスタの第二導電型ドレイン領域
   から遠い側に設けることを特徴とする請求項５ないし８
   のいずれかに記載の半導体装置。