JP2007227982A - 半導体装置の製造方法および半導体装置 - Google Patents
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Abstract
【解決手段】スクライブ領域54にのみ、ウェハー表面側から不純物を拡散させて深いカソード領域32を形成した後、ウェハー裏面を研削してその研削面にカソード領域32を露出させる。そして、研削したウェハー裏面にコレクタ領域23を形成した後、裏面電極42を形成することによって、カソード領域32を裏面電極42にオーミック接触させる。そして、ダイシングによって個々の半導体チップ10に切り離すことによって、カソード領域32がチップ側面に表裏に貫通し、かつアノード領域31がエッジ部14を挟んで設けられたFWD部12を、IGBT部11と一体化させた構成の半導体装置が得られる。
【選択図】図2
Description
実施の形態1にかかる半導体装置は、IGBT部と電界緩和部(以下、エッジ部とする)とFWD部が同一半導体チップに形成されており、チップ側面にFWD部のカソード部が設けられ、このカソード部とFWD部のアノード部との間にエッジ部が設けられた構成となっている。IGBT部は、NPT型IGBT、PT型IGBTまたはFS型IGBTにより構成される。
まず、IGBT部がNPT型IGBTにより構成される場合について説明する。図1は、NPT型IGBTとFWDを一体化した半導体装置の構成を示す断面図である。図1において、10は半導体チップ、11はIGBT部、12はFWDアノード部、13はFWDカソード部、14はエッジ部である。
つぎに、IGBT部がFS型IGBTにより構成される場合について説明する。図6は、FS型IGBTとFWDを一体化した半導体装置の構成を示す断面図である。図6に示すように、ドリフト層21とコレクタ領域23との間に、N型のFS層29が設けられている。このFS層29は、FWDアノード部12およびエッジ部14を通ってカソード領域32にまで達している。
つぎに、IGBT部がPT型IGBTにより構成される場合について説明する。図8は、PT型IGBTとFWDを一体化した半導体装置の構成を示す断面図である。図8に示すように、ドリフト層21とコレクタ領域23との間に、N型のバッファ層30が設けられている。このバッファ層30は、FWDアノード部12およびエッジ部14を通ってカソード領域32にまで達している。
つぎに、IGBT部11が電流阻止状態にあるとき、裏面電極42に正の降伏電圧が印加されたときのαPNP-effが0.5以上である理由について説明する。図10は、実施の形態1にかかる3タイプの半導体装置(図1、図6、図8参照)の出力特性を示す図である。図10において、FWD内蔵NPT−IGBT、FWD内蔵FS−IGBTおよびFWD内蔵PT−IGBTは、それぞれ図1、図6および図8に示す半導体装置の出力特性である。また、比較例として、図10に、FWDを一体化させていないNPT−IGBT単独の素子の出力特性を従来NPT−IGBTとして示す。
つぎに、IGBT部11の差し渡し長さが100μm以上である理由について説明する。図13は、チップ内活性領域の面積に対するIGBT部11の面積比と、200A/cm2の電流密度におけるIGBT部11のオン電圧との関係を示す特性図である。図13には、IGBT部11の差し渡し長さを1〜1000μmとしたときの特性が示されている。なお、図13において、FWDを一体化させていないIGBTのオン電圧値をVdiodeとして示している。
つぎに、IGBT部11の平面における面積が、半導体チップ10の平面における面積の60%以上である理由について説明する。従来の一般的な実機動作を考慮すると、IGBTモジュールにおけるIGBTチップとFWDチップの面積の比は、2対1程度である。これは、実機動作において、総合損失が最も小さくなるようにチップ面積等を決めていくと、ほぼこのような値となるからである。
図1、図6または図8に示すように、FWDの電流経路はエッジ部14の下を通っている。そのため、エッジ部14の長さがFWD部の逆回復損失の特性に大きな影響を及ぼす。したがって、エッジ部14の長さは、設計耐圧が確保できる範囲内で、できるだけ短くするのが好ましい。エッジ部14の長さは、ガードリング構造やRESURF構造などのエッジ構造により決まるが、エッジ構造で決まる耐圧は、平面接合でのドリフト層厚で決まる降伏電圧よりは大きくならない。したがって、エッジ部14で設計耐圧を確保するには、エッジ部14の長さはドリフト層21の厚さよりも長くなる。
つぎに、コレクタ領域23の基板裏面における活性化されたp型不純物の最大表面濃度が、1015cm-3以上1018cm-3以下である理由について説明する。カソード領域32が裏面電極42にオーミック接触するには、カソード領域32の、裏面電極42に接触する面の表面濃度は、1.0×1018cm-3以上である必要があり、望ましくは1.0×1019cm-3以上であるとよい。なおかつ、カソード領域32の、裏面電極42に接触する面の表面濃度は、ボロンのイオン注入および熱処理により形成されるコレクタ領域23の表面濃度よりも高くなければならない。
実施の形態2にかかる半導体装置は、IGBT部とエッジ部とFWD部が同一半導体チップに形成されており、チップの深さ方向、すなわち縦方向にFWDの電流経路を有する構成となっている。IGBT部は、NPT型IGBT、PT型IGBTまたはFS型IGBTにより構成される。
まず、IGBT部がNPT型IGBTにより構成される場合について説明する。図16は、NPT型IGBTとFWDを一体化した半導体装置の構成を示す断面図である。図16において、110は半導体チップ、111はIGBT部、112はFWD部、114はエッジ部である。
つぎに、IGBT部がFS型IGBTにより構成される場合について説明する。図22は、FS型IGBTとFWDを一体化した半導体装置の構成を示す断面図である。図22に示すように、ドリフト層121とコレクタ領域123との間に、N型のFS層129が設けられている。なお、図22に示す例は、図19に示す変形例と同様に、IGBT部111とFWD部112とが入れ替わった構成となっているが、入れ替わっていない構成に対する特性上の違いはない。
つぎに、IGBT部がPT型IGBTにより構成される場合について説明する。図24は、PT型IGBTとFWDを一体化した半導体装置の構成を示す断面図である。図24に示すように、ドリフト層121とコレクタ領域123との間に、N型のバッファ層130が設けられている。なお、図24に示す例は、図19に示す変形例と同様に、IGBT部111とFWD部112とが入れ替わった構成となっているが、入れ替わっていない構成に対する特性上の違いはない。
つぎに、IGBT部111がオンする機構について説明する。図26は、NPT型IGBTよりなるIGBT部111がオンする機構を示す模式図である。また、図27は、PT型IGBTまたはFS型IGBTよりなるIGBT部111がオンする機構を示す模式図である。
つぎに、カソード領域132のIGBT部111側の端部が、アノード領域131のIGBT部111側の端部から100μm以上、IGBT部111から遠ざかる方向に、離れている理由について説明する。図29は、カソード領域132のIGBT部111側の端部がアノード領域131のIGBT部111側の端部から、IGBT部111から遠ざかる方向に離れるようにずれるときのずれ量と、200A/cm2の電流密度におけるIGBT部111のオン電圧との関係を示す特性図である。
つぎに、コレクタ領域123の基板裏面における活性化されたp型不純物の最大表面濃度が、1018cm-3以下である理由について説明する。実施の形態1で説明した通り、カソード領域132の、裏面電極142に接触する面の表面濃度は、1.0×1018cm-3以上であり、望ましくは1.0×1019cm-3以上である。
つぎに、実施の形態2にかかる半導体装置のチップ状の平面レイアウトについて説明する。図31〜図34は、4つのチップレイアウトの例を示す概略図である。いずれのレイアウト例も、半導体チップ110の最外周はエッジ部114である。図31に示すチップレイアウトでは、FWD部112は、エッジ部114に隣接してエッジ部114の内側に配置される。IGBT部111は、FWD部112に隣接してFWD部112の内側に配置される。
実施の形態3は、実施の形態1または実施の形態2にかかる半導体装置の適用例である。図35は、たとえばインバータ回路に適用した例を示す回路図である。図35に示すインバータ回路は、家庭用2層交流201を4個のコンバーターダイオード211,212,213,214により整流し、実施の形態1または実施の形態2の半導体装置よりなる6個のFWD内蔵IGBT221,222,223,224,225,226を用いて3層交流モーター202を駆動する構成となっている。
11 IGBT部
12,13 FWD部
14 電界緩和部(エッジ部)
21 ドリフト層
22 IGBTの表面素子構造
23 コレクタ領域
24 チャネル領域
25 ソース領域
26 ゲート絶縁膜
27 ゲート電極
28 絶縁ゲート部
31 アノード領域
32 カソード領域
41 表面電極
42 裏面電極
51 半導体基板
52 マスク(熱酸化膜)
54 スクライブ領域
Claims (2)
- 第1導電型の半導体基板の第1の主面側から第1導電型の不純物を拡散させて第1導電型のカソード領域を選択的に形成する工程と、
前記カソード領域を形成した前記半導体基板の第1の主面に第1導電型のエピタキシャル層を形成する工程と、
前記エピタキシャル層の表面に第2導電型のチャネル領域を形成し当該チャネル領域内に第1導電型のソース領域を形成する工程と、
前記半導体基板を第2の主面側から研削して前記カソード領域を露出させる工程と、
前記半導体基板の研削された面に第2導電型の不純物を注入して、少なくとも前記チャネル領域と対峙する領域にコレクタ領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 第1導電型の高比抵抗ドリフト層を有する半導体基板、前記半導体基板の第1の主面側に選択的に設けられた第2導電型の高濃度チャネル領域、前記チャネル領域内に選択的に設けられた第1導電型の高濃度ソース領域、前記半導体基板の第1の主面側に設けられたゲート絶縁膜およびゲート電極を備えた絶縁ゲート部、前記チャネル領域と前記ソース領域の両方に電気的に接続するエミッタ電極、前記半導体基板の第2の主面側に設けられた第2導電型の高濃度コレクタ領域、および前記コレクタ領域に電気的に接続するコレクタ電極を備えた絶縁ゲート型バイポーラトランジスタ部と、
前記半導体基板の第1の主面側に設けられ、かつ前記エミッタ電極に電気的に接続する第2導電型の高濃度アノード領域、および前記半導体基板の第2の主面側に設けられ、かつ前記コレクタ電極に電気的に接続する第1導電型の高濃度カソード領域を備えた還流用ダイオード部と、
電界強度を緩和するため前記半導体基板のチップ側面に沿って設けられた電界緩和部と、
が同一半導体チップに設けられている半導体装置であって、
前記高濃度カソード領域の不純物濃度が前記半導体基板と接する側から前記コレクタ電極に向かって減少し、かつ前記高濃度カソード領域の厚さが前記高濃度コレクタ領域の厚さよりも厚いことを特徴とする半導体装置。
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