WO2012011536A1 - 半導体装置 - Google Patents

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WO2012011536A1
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igbt
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聖自 百田
崇一 吉田
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富士電機株式会社
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
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    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
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    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout

Definitions

  • This invention relates to a semiconductor device.
  • a power conversion device including an insulated gate bipolar transistor (IGBT: Insulated Gate Bipolar Transistor) and a free wheeling diode (FWD: Free Wheeling Diode).
  • IGBT Insulated Gate Bipolar Transistor
  • FWD Free Wheeling Diode
  • IGBT and FWD are formed on the same semiconductor substrate.
  • a semiconductor device in which an emitter layer and a collector layer are provided in a region A of a semiconductor substrate, a cathode layer is provided in a region B without providing an emitter layer, thereby forming an IGBT in the region A and a diode in the region B. It is known (for example, refer to Patent Document 1).
  • FIG. 2 is a cross-sectional view showing a configuration of an IGBT having a trench gate structure.
  • a p-type base layer 102 is provided on the first main surface side of an n-type semiconductor substrate that becomes the n-type drift layer 101. From the surface of the p-type base layer 102, a trench 103 that penetrates the p-type base layer 102 and reaches the n-type drift layer 101 is formed.
  • a gate insulating film 104 is provided inside the trench 103.
  • a gate electrode 105 is provided inside the gate insulating film 104.
  • An n-type emitter region 106 is selectively provided in contact with the gate insulating film 104 in the surface region of the p-type base layer 102.
  • An interlayer insulating film 107 is provided on the gate electrode 105.
  • An emitter electrode 108 is in contact with the p-type base layer 102 and the n-type emitter region 106.
  • the emitter electrode 108 and the gate electrode 105 are insulated by the interlayer insulating film 107.
  • a p-type collector layer 109 is provided in contact with the n-type drift layer 101 on the second main surface side of the n-type semiconductor substrate.
  • a collector electrode 110 is in contact with the p-type collector layer 109.
  • FIG. 3 is a cross-sectional view showing the configuration of the FWD.
  • a p-type anode layer 122 is provided on the first main surface side of the n-type semiconductor substrate that becomes the n-type cathode layer 121.
  • An anode electrode 123 is in contact with the p-type anode layer 122.
  • an n-type low resistance layer 124 is provided in contact with the n-type cathode layer 121.
  • a cathode electrode 125 is in contact with the n-type low resistance layer 124.
  • the n-type drift layer 101 of the IGBT and the n-type cathode layer 121 of the FWD are common.
  • FIG. 4 is a plan view showing a first example of a planar layout of a conventional reverse conducting IGBT.
  • IGBT regions 131 in which IGBTs are formed and FWD regions 132 in which FWDs are formed are alternately arranged in a stripe pattern.
  • a gate electrode pad 133 extending in a direction crossing the IGBT region 131 and the FWD region 132 is disposed at the end of the IGBT region 131 and the FWD region 132.
  • the IGBT region 131, the FWD region 132, and the gate electrode pad 133 are surrounded by the FWD reverse recovery resistance improvement region 134.
  • a planar breakdown voltage structure 135 is formed between the FWD reverse recovery resistance improvement region 134 and the end of the chip.
  • the FWD reverse recovery tolerance improvement region 134 is an inactive region in which carrier injection is suppressed. By providing the FWD reverse recovery tolerance improvement region 134, it is possible to prevent the FWD from being destroyed due to the carriers injected during the forward bias being concentrated and drawn out at the boundary of the FWD region during the reverse bias.
  • FIG. 5 is a plan view showing a second example of a planar layout of a conventional reverse conducting IGBT.
  • a single IGBT region 141 and a single FWD region 142 are disposed adjacent to each other.
  • a gate electrode pad 143 extending in a direction crossing the IGBT region 141 and the FWD region 142 is disposed at the end of the IGBT region 141 and the FWD region 142.
  • the IGBT region 141, the FWD region 142, and the gate electrode pad 143 are surrounded by the FWD reverse recovery resistance improvement region 144.
  • a planar breakdown voltage structure 145 is formed between the FWD reverse recovery resistance improvement region 144 and the end of the chip.
  • the conventional planar layout has a problem that the IGBT formed at the center of the chip is easily broken.
  • the IGBT includes a pnp bipolar transistor and an n-type emitter region 106, a p-type base layer 102, and an n-type drift layer each including a p-type collector layer 109, an n-type drift layer 101, and a p-type base layer 102.
  • a parasitic thyristor is formed by the npn bipolar transistor 111 composed of 101.
  • the npn bipolar transistor 111 is easy to operate because a large amount of heat is generated at the center of the chip and heat dissipation is poor.
  • An object of the present invention is to provide a semiconductor device capable of suppressing the operation of a parasitic thyristor in order to solve the above-described problems caused by the prior art.
  • Another object of the present invention is to provide a semiconductor device that can be miniaturized.
  • a semiconductor device is a semiconductor device in which an insulated gate bipolar transistor and a free wheeling diode are formed on the same semiconductor substrate. Is formed in the center of the chip, and the formation region of the insulated gate bipolar transistor has a planar layout surrounding the formation region of the freewheeling diode.
  • the semiconductor device according to the present invention is characterized in that, in the above-described invention, the gate electrode pad of the insulated gate bipolar transistor is disposed outside the formation region of the insulated gate bipolar transistor.
  • the semiconductor device according to the present invention is characterized in that, in the above-described invention, the formation region of the insulated gate bipolar transistor and the gate electrode pad are surrounded by a withstand voltage structure portion.
  • the semiconductor device is the above-described invention, wherein the insulated gate bipolar transistor includes a second conductivity type first semiconductor layer and a gate structure provided on the first main surface side of the first conductivity type semiconductor substrate.
  • a first conductivity type semiconductor region selectively provided in contact with the gate structure on a surface region of the second conductivity type first semiconductor layer, the second conductivity type first semiconductor layer, and the first conductivity type A first electrode in contact with both of the semiconductor regions; a second conductivity type second semiconductor layer provided on the second main surface side of the first conductivity type semiconductor substrate; and a second electrode in contact with the second conductivity type second semiconductor layer.
  • the freewheeling diode includes a second conductive type first semiconductor layer provided on a first main surface side of the first conductive type semiconductor substrate, and the second conductive type first semiconductor.
  • the first electrode in contact with the layer;
  • the FWD formation region is disposed near the center of the chip where the temperature is likely to rise due to thermal interference, and the IGBT formation region is disposed outside the FWD formation region.
  • FWD does not latch up even if the temperature rises. Even if the temperature near the center of the chip rises, the effect of the heat received by the IGBT is small, so that the IGBT is difficult to latch up. That is, the parasitic thyristor becomes difficult to operate.
  • the FWD formation region is surrounded by the IGBT formation region, it is possible to prevent the FWD from being destroyed when carriers injected during forward bias are extracted during reverse bias. Accordingly, since it is not necessary to provide the FWD reverse recovery tolerance improvement region, it is possible to reduce the size of the semiconductor device.
  • the semiconductor device according to the present invention has an effect of suppressing the operation of the parasitic thyristor. In addition, there is an effect that downsizing can be achieved.
  • FIG. 1 is a plan view showing a planar layout of a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view showing a configuration of an IGBT having a trench gate structure.
  • FIG. 3 is a cross-sectional view showing the configuration of the FWD.
  • FIG. 4 is a plan view showing a planar layout of a conventional semiconductor device.
  • FIG. 5 is a plan view showing a planar layout of a conventional semiconductor device.
  • the semiconductor device according to the embodiment is, for example, a reverse conducting IGBT, and has a planar layout in which an FWD formation region is disposed in the center of the chip, and the IGBT formation region surrounds the FWD formation region.
  • FIG. 1 is a plan view showing a planar layout of a semiconductor device according to an embodiment of the present invention.
  • an FWD region 1 as a region for forming a freewheeling diode is arranged at the center of the chip.
  • An IGBT region 2 as a formation region of the insulated gate bipolar transistor is in contact with the FWD region 1 and surrounds the entire periphery of the FWD region 1.
  • the gate electrode pad 3 of the IGBT is disposed outside the IGBT region 2.
  • a planar breakdown voltage structure 4 as a breakdown voltage structure is provided on the outer periphery of the chip.
  • the IGBT region 2 and the gate electrode pad 3 are surrounded by the planar breakdown voltage structure portion 4.
  • the IGBT is the same as the configuration shown in FIG. Since FWD is the same as the configuration shown in FIG. 3, for example, duplicate description is omitted.
  • the n-type drift layer 101 and the n-type cathode layer 121 correspond to a first conductivity type semiconductor substrate.
  • the p-type base layer 102 and the p-type anode layer 122 correspond to a second conductivity type first semiconductor layer.
  • the trench 103, the gate insulating film 104, the gate electrode 105, and the interlayer insulating film 107 correspond to an IGBT gate structure.
  • the n-type emitter region 106 corresponds to a first conductivity type semiconductor region.
  • the emitter electrode 108 and the anode electrode 123 correspond to the first electrode.
  • the p-type collector layer 109 corresponds to a second conductivity type second semiconductor layer.
  • the n-type low resistance layer 124 corresponds to a first conductivity type semiconductor layer.
  • the collector electrode 110 and the cathode electrode 125 correspond to the second electrode.
  • the IGBT having the parasitic thyristor that easily operates when the temperature rises is disposed away from the center of the chip where the temperature easily rises. Operation can be suppressed. This makes it difficult for the IGBT to latch up. Since the FWD does not latch up even if the temperature rises, there is no problem even if it is arranged at the center of the chip. Further, since the FWD region 1 is surrounded by the IGBT region 2, it is possible to prevent the FWD from being destroyed when the carriers injected during the forward bias are extracted during the reverse bias. Accordingly, since it is not necessary to provide the FWD reverse recovery tolerance improvement region, it is possible to reduce the size of the semiconductor device.
  • the present invention is not limited to the above-described embodiment, and various modifications can be made.
  • the first conductivity type is n-type and the second conductivity type is p-type.
  • the present invention is similarly established when the first conductivity type is p-type and the second conductivity type is n-type. .
  • the semiconductor device according to the present invention is useful for a power conversion device, and is particularly suitable for a semiconductor device for power conversion in which IGBT and FWD are integrated on the same semiconductor substrate.

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Abstract

　半導体装置の平面レイアウトにおいて、フリーホイーリングダイオードの形成領域（１）を、温度が上昇しやすいチップ中央部に配置し、絶縁ゲート型バイポーラトランジスタの形成領域（２）を、フリーホイーリングダイオードの形成領域（１）の周囲全体を囲むレイアウトとする。ＩＧＢＴのゲート電極パッド（３）をＩＧＢＴ領域（２）の外側に配置し、プレーナー耐圧構造部（４）がＩＧＢＴ領域（２）およびゲート電極パッド（３）を囲むレイアウトとする。

Description

半導体装置
　この発明は半導体装置に関する。
　従来、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）とフリーホイーリングダイオード（ＦＷＤ：Ｆｒｅｅ　Ｗｈｅｅｌｉｎｇ　Ｄｉｏｄｅ）とを備えた電力変換装置がある。また、ＩＧＢＴとＦＷＤとが同一半導体基板上に形成された逆導通型ＩＧＢＴがある。例えば、半導体基板の領域Ａにエミッタ層およびコレクタ層を設け、領域Ｂにエミッタ層を設けずにカソード層を設けることによって、領域ＡにＩＧＢＴを構成し、領域Ｂにダイオードを構成した半導体装置が知られている（例えば、特許文献１参照。）。
　図２は、トレンチゲート構造を有するＩＧＢＴの構成を示す断面図である。図２に示すように、例えばｎ型ドリフト層１０１となるｎ型半導体基板の第１主面側にｐ型ベース層１０２が設けられている。ｐ型ベース層１０２の表面からはｐ型ベース層１０２を貫通してｎ型ドリフト層１０１に達するトレンチ１０３が形成されている。トレンチ１０３の内側にはゲート絶縁膜１０４が設けられている。ゲート絶縁膜１０４の内側にはゲート電極１０５が設けられている。ｐ型ベース層１０２の表面領域にはｎ型エミッタ領域１０６がゲート絶縁膜１０４に接して選択的に設けられている。ゲート電極１０５の上には層間絶縁膜１０７が設けられている。ｐ型ベース層１０２およびｎ型エミッタ領域１０６にはエミッタ電極１０８が接している。エミッタ電極１０８とゲート電極１０５とは層間絶縁膜１０７により絶縁されている。ｎ型半導体基板の第２主面側において、ｎ型ドリフト層１０１に接してｐ型コレクタ層１０９が設けられている。ｐ型コレクタ層１０９にはコレクタ電極１１０が接している。
　図３は、ＦＷＤの構成を示す断面図である。図３に示すように、ｎ型カソード層１２１となるｎ型半導体基板の第１主面側にｐ型アノード層１２２が設けられている。ｐ型アノード層１２２にはアノード電極１２３が接している。ｎ型半導体基板の第２主面側において、ｎ型カソード層１２１に接してｎ型低抵抗層１２４が設けられている。ｎ型低抵抗層１２４にはカソード電極１２５が接している。逆導通型ＩＧＢＴでは、ＩＧＢＴのｎ型ドリフト層１０１とＦＷＤのｎ型カソード層１２１とが共通となる。
　図４は、従来の逆導通型ＩＧＢＴの平面レイアウトの第１の例を示す平面図である。図４に示すように、ＩＧＢＴが形成されたＩＧＢＴ領域１３１とＦＷＤが形成されたＦＷＤ領域１３２とが交互にストライプ状に配置されている。ＩＧＢＴ領域１３１およびＦＷＤ領域１３２の終端には、ＩＧＢＴ領域１３１およびＦＷＤ領域１３２を横切る方向に伸びるゲート電極パッド１３３が配置されている。ＩＧＢＴ領域１３１、ＦＷＤ領域１３２およびゲート電極パッド１３３はＦＷＤ逆回復耐量向上領域１３４により囲まれている。ＦＷＤ逆回復耐量向上領域１３４とチップの端部との間はプレーナー耐圧構造部１３５となっている。ＦＷＤ逆回復耐量向上領域１３４は、キャリアの注入を抑制した不活性の領域である。ＦＷＤ逆回復耐量向上領域１３４を設けることにより、順バイアス時に注入されたキャリアが逆バイアス時にＦＷＤ領域の境界に集中して引き抜かれることによるＦＷＤの破壊を防ぐことができる。
　図５は、従来の逆導通型ＩＧＢＴの平面レイアウトの第２の例を示す平面図である。図５に示すように、単一のＩＧＢＴ領域１４１と単一のＦＷＤ領域１４２とが隣接して配置されている。ＩＧＢＴ領域１４１およびＦＷＤ領域１４２の終端には、ＩＧＢＴ領域１４１およびＦＷＤ領域１４２を横切る方向に伸びるゲート電極パッド１４３が配置されている。ＩＧＢＴ領域１４１、ＦＷＤ領域１４２およびゲート電極パッド１４３はＦＷＤ逆回復耐量向上領域１４４により囲まれている。ＦＷＤ逆回復耐量向上領域１４４とチップの端部との間はプレーナー耐圧構造部１４５となっている。
　ところで、半導体装置の平面レイアウトに関し、発熱量が大きく、放熱性の悪い中央部においてユニットセルを疎に配置し、発熱量が小さく、放熱性のよい周辺部においてユニットセルを密に配置することによって、中央部での放熱性を向上させるようにした半導体装置が知られている（例えば、特許文献２参照。）。
特開２００８－５３６４８号公報 特開２００４－３６３３２７号公報
　しかしながら、従来の平面レイアウトでは、チップ中央部に形成されたＩＧＢＴの破壊が起こりやすいという問題点がある。図２に示すように、ＩＧＢＴには、ｐ型コレクタ層１０９、ｎ型ドリフト層１０１およびｐ型ベース層１０２からなるｐｎｐバイポーラトランジスタとｎ型エミッタ領域１０６、ｐ型ベース層１０２およびｎ型ドリフト層１０１からなるｎｐｎバイポーラトランジスタ１１１とにより寄生サイリスタが形成される。上述したようにチップ中央部では発熱量が大きく、放熱性が悪いため、ｎｐｎバイポーラトランジスタ１１１が動作しやすい。ｎｐｎバイポーラトランジスタ１１１が動作すると、寄生サイリスタが動作してラッチアップが発生するため、ＩＧＢＴが破壊されてしまう。また、従来の平面レイアウトでは、上述したようにＦＷＤ逆回復耐量向上領域を設ける必要があるため、チップが大きくなってしまうという問題点がある。
　この発明は、上述した従来技術による問題点を解消するため、寄生サイリスタの動作を抑制することができる半導体装置を提供することを目的とする。また、小型化を図ることができる半導体装置を提供することを目的とする。
　上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置は、同一半導体基板上に絶縁ゲート型バイポーラトランジスタとフリーホイーリングダイオードとが形成された半導体装置において、前記フリーホイーリングダイオードの形成領域がチップ中央部に配置され、前記絶縁ゲート型バイポーラトランジスタの形成領域が前記フリーホイーリングダイオードの形成領域を囲む平面レイアウトを有することを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記絶縁ゲート型バイポーラトランジスタの形成領域の外側に前記絶縁ゲート型バイポーラトランジスタのゲート電極パッドが配置されていることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記絶縁ゲート型バイポーラトランジスタの形成領域および前記ゲート電極パッドが耐圧構造部で囲まれていることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記絶縁ゲート型バイポーラトランジスタは、第１導電型半導体基板の第１主面側に設けられた第２導電型第１半導体層およびゲート構造と、前記第２導電型第１半導体層の表面領域に前記ゲート構造に接して選択的に設けられた第１導電型半導体領域と、前記第２導電型第１半導体層および前記第１導電型半導体領域の両方に接する第１電極と、前記第１導電型半導体基板の第２主面側に設けられた第２導電型第２半導体層と、前記第２導電型第２半導体層に接する第２電極と、を備え、前記フリーホイーリングダイオードは、前記第１導電型半導体基板の第１主面側に設けられた前記第２導電型第１半導体層と、前記第２導電型第１半導体層に接する前記第１電極と、前記第１導電型半導体基板の第２主面側に設けられた第１導電型半導体層と、前記第１導電型半導体層に接する前記第２電極と、を備えることを特徴とする。
　この発明によれば、熱干渉により温度が上昇しやすいチップ中央付近にＦＷＤの形成領域が配置され、その外側にＩＧＢＴの形成領域が配置される。ＦＷＤは、温度が上昇してもラッチアップしない。チップ中央付近の温度が上昇しても、ＩＧＢＴが受ける熱の影響は小さいので、ＩＧＢＴはラッチアップし難くなる。つまり、寄生サイリスタが動作し難くなる。また、ＦＷＤの形成領域がＩＧＢＴの形成領域で囲まれていることによって、順バイアス時に注入されたキャリアが逆バイアス時に引き抜かれる際にＦＷＤが破壊されるのを防ぐことができる。従って、ＦＷＤ逆回復耐量向上領域を設けずに済むので、半導体装置の小型化を図ることができる。
　本発明にかかる半導体装置によれば、寄生サイリスタの動作を抑制することができるという効果を奏する。また、小型化を図ることができるという効果を奏する。
図１は、本発明の実施の形態にかかる半導体装置の平面レイアウトを示す平面図である。 図２は、トレンチゲート構造を有するＩＧＢＴの構成を示す断面図である。 図３は、ＦＷＤの構成を示す断面図である。 図４は、従来の半導体装置の平面レイアウトを示す平面図である。 図５は、従来の半導体装置の平面レイアウトを示す平面図である。
　以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。実施の形態にかかる半導体装置は、例えば逆導通型ＩＧＢＴであり、チップ中央部にＦＷＤの形成領域が配置され、ＩＧＢＴの形成領域がＦＷＤの形成領域を囲む平面レイアウトを有する。
　図１は、本発明の実施の形態にかかる半導体装置の平面レイアウトを示す平面図である。図１に示すように、半導体装置の平面レイアウトにおいて、フリーホイーリングダイオードの形成領域としてのＦＷＤ領域１はチップ中央部に配置されている。絶縁ゲート型バイポーラトランジスタの形成領域としてのＩＧＢＴ領域２はＦＷＤ領域１に接してＦＷＤ領域１の周囲全体を囲んでいる。ＩＧＢＴのゲート電極パッド３はＩＧＢＴ領域２の外側に配置されている。チップ外周には、耐圧構造部としてのプレーナー耐圧構造部４が設けられている。ＩＧＢＴ領域２およびゲート電極パッド３はプレーナー耐圧構造部４で囲まれている。
　半導体装置の断面構成において、ＩＧＢＴについては例えば図２に示す構成と同様であるので、重複する説明を省略する。ＦＷＤについては例えば図３に示す構成と同様であるので、重複する説明を省略する。図２および図３に示す構成において、ｎ型ドリフト層１０１およびｎ型カソード層１２１は第１導電型半導体基板に相当する。ｐ型ベース層１０２およびｐ型アノード層１２２は第２導電型第１半導体層に相当する。トレンチ１０３、ゲート絶縁膜１０４、ゲート電極１０５および層間絶縁膜１０７はＩＧＢＴのゲート構造に相当する。ｎ型エミッタ領域１０６は第１導電型半導体領域に相当する。エミッタ電極１０８およびアノード電極１２３は第１電極に相当する。ｐ型コレクタ層１０９は第２導電型第２半導体層に相当する。ｎ型低抵抗層１２４は第１導電型半導体層に相当する。コレクタ電極１１０およびカソード電極１２５は第２電極に相当する。
　以上説明したように、実施の形態によれば、温度が上昇すると動作しやすくなる寄生サイリスタを有するＩＧＢＴが、温度が上昇しやすいチップ中央部から離れて配置されているので、ＩＧＢＴの寄生サイリスタが動作するのを抑制することができる。それによって、ＩＧＢＴでのラッチアップが起こり難くなる。ＦＷＤは、温度が上昇してもラッチアップしないので、チップ中央部に配置されても問題はない。また、ＦＷＤ領域１がＩＧＢＴ領域２で囲まれていることによって、順バイアス時に注入されたキャリアが逆バイアス時に引き抜かれる際にＦＷＤが破壊されるのを防ぐことができる。従って、ＦＷＤ逆回復耐量向上領域を設けずに済むので、半導体装置の小型化を図ることができる。
　以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
　以上のように、本発明にかかる半導体装置は、電力変換装置に有用であり、特に、ＩＧＢＴとＦＷＤが同一半導体基板上に集積された電力変換用の半導体装置に適している。
　１　フリーホイーリングダイオードの形成領域
　２　絶縁ゲート型バイポーラトランジスタの形成領域
　３　ゲート電極パッド
　４　耐圧構造部
　１０１，１２１　第１導電型半導体基板
　１０２，１２２　第２導電型第１半導体層
　１０３～１０７　ゲート構造
　１０６　第１導電型半導体領域
　１０８，１２３　第１電極
　１０９　第２導電型第２半導体層
　１１０，１２５　第２電極
　１２４　第１導電型半導体層

Claims (4)

  1. 　同一半導体基板上に絶縁ゲート型バイポーラトランジスタとフリーホイーリングダイオードとが形成された半導体装置において、
    　前記フリーホイーリングダイオードの形成領域がチップ中央部に配置され、
    　前記絶縁ゲート型バイポーラトランジスタの形成領域が前記フリーホイーリングダイオードの形成領域を囲む平面レイアウトを有することを特徴とする半導体装置。
  2. 　前記絶縁ゲート型バイポーラトランジスタの形成領域の外側に前記絶縁ゲート型バイポーラトランジスタのゲート電極パッドが配置されていることを特徴とする請求項１に記載の半導体装置。
  3. 　前記絶縁ゲート型バイポーラトランジスタの形成領域および前記ゲート電極パッドが耐圧構造部で囲まれていることを特徴とする請求項２に記載の半導体装置。
  4. 　前記絶縁ゲート型バイポーラトランジスタは、第１導電型半導体基板の第１主面側に設けられた第２導電型第１半導体層およびゲート構造と、前記第２導電型第１半導体層の表面領域に前記ゲート構造に接して選択的に設けられた第１導電型半導体領域と、前記第２導電型第１半導体層および前記第１導電型半導体領域の両方に接する第１電極と、前記第１導電型半導体基板の第２主面側に設けられた第２導電型第２半導体層と、前記第２導電型第２半導体層に接する第２電極と、を備え、
    　前記フリーホイーリングダイオードは、前記第１導電型半導体基板の第１主面側に設けられた前記第２導電型第１半導体層と、前記第２導電型第１半導体層に接する前記第１電極と、前記第１導電型半導体基板の第２主面側に設けられた第１導電型半導体層と、前記第１導電型半導体層に接する前記第２電極と、を備えることを特徴とする請求項１～３のいずれか一つに記載の半導体装置。
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