DE10122075A1

DE10122075A1 - Halbleiterspeicherzelle und Halbleiterbauelement sowie deren Herstellungsverfahren

Info

Publication number: DE10122075A1
Application number: DE10122075A
Authority: DE
Inventors: Till Schloesser; Franz Hofmann
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2001-05-07
Filing date: 2001-05-07
Publication date: 2002-11-21
Anticipated expiration: 2021-05-08
Also published as: DE10122075B4; US6798014B2; US20030099131A1

Abstract

Es wird eine Halbleiterspeicherzelle mit einem Speichertransistor (ST), einem Auswahltransistor (AT) und einer Schichtstruktur (PT) vorgeschlagen, wobei die Schichtstruktur von wenigstens zwei durch ein Dielektrikum voneinander getrennte Halbleiterschichten gebildet wird. An wenigstens einer Stirnseite der Schichtstruktur ist eine Steuerelektrode (4) angeordnet, die einen Stromfluß durch die Schichtstruktur steuert. Die Schichtstruktur bildet somit ein sogenanntes PLED-Device. Die Schichtstruktur ist einerseits mit der Gateelektrode (2) des Speichertransistors (ST) und andererseits mit einer BIT-Leitung (BL) verbunden, die ihrerseits zu einem Source-/Drain-Gebiet des Speicher- oder des Auswahltransistors führt. Eine Word-Leitung (WL) verbindet Gateelektrode (6) des Auswahltransistors (AT) mit der Steuerelektrode (4) der Schichtstruktur (PT). Zum Speichern einer Information in der Gateelektrode (2) des Speichertransistors (ST) wird die Schichtstruktur (PT) mittels ihrer Steuerelektrode (4) geöffnet. Beim Lesen bleibt die Schichtstruktur geschlossen und der Auswahltransistor wird geöffnet. Die Einsatzspannung der Schichtstruktur ist größer als die Einsatzspannung des Auswahltransistors.

Description

Die Erfindung liegt auf dem Gebiet der Halbleitertechnologie und betrifft eine Halbleiterspeicherzelle

- mit einer Schichtstruktur, die mindestens zwei Halbleiter schichten mit einem dazwischen liegenden Dielektrikum und zumindest eine Steuerelektrode zum Steuern eines Strom flusses durch die Schichtstruktur aufweist, wobei die Steuerelektrode an einer von den Halbleiterschichten und dem Dielektrikum gebildeten Stirnfläche der Schichtstruk tur unter Zwischenlage einer Isolationsschicht angeordnet und mit einer Word-Leitung verbundene ist;
- mit einer Bit-Leitung;
- und mit einem Speichertransistor, wobei die Schichtstruk tur die Bit-Leitung mit der Gateelektrode des Speicher transistors verbindet.

Mit immer fortschreitender Miniaturisierung und Integrations dichte werden an Halbleiterbauelemente immer höhere Anforde rungen an deren Funktionstüchtigkeit gestellt. So ist es z. B. bei immer kleiner werdenden Halbleiterbauelementen zunehmend schwieriger, Leckströme sicher zu unterbinden. Bei sogenann ten PLEDs (Planar Localised Electron Devices) soll das Pro blem der Leckströme durch Tunnelbarrieren im Kanalgebiet ent schärft werden. Der Aufbau und die Funktionsweise eines PLEDs ist z. B. im Fachartikel von Nakazato et al., IEDM 97, S. 179- 182 sowie dem vorveröffentlichten Tagungsbeitrag von Nakazato et al., "Phase-state Low Electron-number Drive Random Access Memory (PLEDM)" ISSCC 2000, February 8, 2000, Paper TA 7.4 beschrieben.

Der Aufbau eines PLEDs kann wie folgt kurz zusammengefaßt werden. Das "Kanalgebiet" des PLEDs wird durch eine Schicht struktur aus voneinander durch Tunnelbarrieren getrennte, im allgemeinen intrinsische Halbleiterschichten gebildet, die zwischen einem Source- und einem Draingebiet angeordnet ist.

An einer Stirnseite der Halbleiterschichten sitzt eine gegen über den Halbleiterschichten isolierte Gate- oder Steuerelek trode. Bei einer zwischen Source- und Draingebiet aufgebauten Spannungsdifferenz wird ein Stromfluß aufgrund der durch die Tunnelbarrieren gebildete Potentialwälle verhindert. Die Wahrscheinlichkeit eines Tunnelstroms ist praktisch null. Bei geeignet gewählter Gatespannung wird der Potentialverlauf der Potentialwälle abgesenkt, so daß die Wahrscheinlichkeit eines Tunnelstroms durch die Tunnelbarrieren erhöht ist. Es fließt ein meßbarer Tunnelstrom.

Die Funktionsweise des PLEDs kann auch durch den Verlauf der Energiebänder beschrieben werde. Im ausgeschalteten Zustand ist der Bandabstand zwischen Leitungsband und der Fermikante im allgemeinen sehr hoch. Dieser Abstand kann durch eine Än derung der Gatespannung verringert oder sogar noch vergrößert werden. Bei ausreichend verringertem Abstand können Ladungs träger mit erhöhter Wahrscheinlichkeit vom Valenz- in das Leitungsband gelangen (z. B. durch thermisch Anregung). Da durch stehen Ladungsträger für einen Stromfluß zur Verfügung.

Im Vergleich zu einem MOSFET zeigt das PLED einerseits zwar eine geringe Stromergiebigkeit, andererseits jedoch eine sehr hohe Sperrwirkung mit verschwindendem Leckstrom auf. Die im Stand der Technik gezeigten Halbleiterspeicherzellen, z. B. in EP 0 843 360 A1, EP 0 901 169 A1 und EP 0 908 954 A2, benöti gen zu ihrer Ansteuerung mindesten 4, in einigen Fällen sogar 5 geschaltete Leitungen. Dies erhöht den Prozeßaufwand zur Herstellung derartiger Halbleiterspeicherzellen, außerdem ist die Ansteuerung kompliziert. Darüber hinaus ist das Koppel verhältnis zwischen Word-Leitung und Gate der Speichertransi storen beim genannten Stand der Technik relativ gering, so daß die Funktionsweise der vorbekannten Halbleiterspeicher zellen beeinträchtigt ist.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Halblei terspeicherzelle mit verbesserter Ansteuerung bei vergleichs weise einfachem Aufbau anzugeben.

Diese Aufgabe wird erfindungsgemäß bei der eingangs genannten Halbleiterspeicherzelle dadurch gelöst, daß die Halbleiter speicherzelle weiterhin einen zum Speichertransistor in Reihe liegenden Auswahltransistor aufweist, dessen Gateelektrode mit der Steuerelektrode der Schichtstruktur und der Word- Leitung verbunden ist, wobei der Auswahltransistor und der Speichertransistor zwischen der Bit-Leitung und einer Ground- Leitung angeordnet ist.

Erfindungsgemäß werden nur zwei geschaltete Leitungen neben der Ground-Leitung benötigt, nämlich eine Word- und eine Bit- Leitung. Weiterhin umfaßt die erfindungsgemäße Halbleiter speicherzelle einen mit dem Speichertransistor in Reihe ge schalteten Auswahltransistor. Die Gateelektrode des Speicher transistors ist über die Schichtstruktur mit der Bit-Leitung verbunden. Die Schichtstruktur selbst kann als PLED angesehen werden und weist eine isolierte Steuerelektrode auf. Diese Steuerelektrode und die Gateelektrode des Auswahltransistors sind mit der Word-Leitung verbunden.

Die Funktionsweise dieser Halbleiterspeicherzelle kann wie folgt erklärt werden: Die zu speichernde Information wird in der Gateelektrode des Speichertransistors in Form von Ladun gen gespeichert. Die dort gespeicherte Ladung führt, wie bei MOSFETs üblich, zur Bildung einer Inversionsschicht im Kanalgebiet des Speichertransistors, wenn die durch die ge speichert Ladung aufgebaute Spannungsdifferenz größer als die Einsatzspannung des Speichertransistors ist. Die aufgebaute Spannungsdifferenz hängt dabei sowohl von der gespeicherten Ladung als auch von der zwischen Gateelektrode und dem Kanal gebiet herrschenden Kapazität ab. Ist auf der Gateelektrode dagegen keine Ladung gespeichert, wird auch keine Inversions schicht aufgebaut. Der Speichertransistor ist damit geschlos sen. Das Auslesen des Zustandes des Speichertransistors er folgt durch Messung eines Stromflusses durch den Speicher transistor. In diesem Fall wird auch von einer Gain-Zelle ge sprochen. Ist dieser offen (Inversionsschicht vorhanden) fließt ein meßbarer Strom. Dagegen sperrt ein geschlossener Speichertransistor den Stromfluß. Um diese Messung durchfüh ren zu können, muß der Auswahltransistor ebenfalls geöffnet werden, damit die zwischen Bit- und Ground-Leitung angelegte Spannungsdifferenz über dem Speichertransistor abfallen kann. Der Auswahltransistor wird durch eine mittels Word-Leitung angelegte Spannung, die höher als die Einsatzspannung des Auswahltransistors ist, geöffnet.

Zum Schreiben der Information in die Halbleiterspeicherzelle muß dagegen Ladung von und zur Gateelektrode des Speicher transistors über die Schichtstruktur transportiert werden. Dazu wird die Leitfähigkeit der Schichtstruktur durch Anlegen einer Spannung an die Steuerelektrode der Schichtstruktur er höht. Zu beachten hierbei ist, daß die Einsatzspannung, d. h. die minimal notwendige, an der Steuerelektrode anliegende Spannung höher sein sollte als die Einsatzspannung des Aus wahltransistors, damit zum Lesen zwar der Auswahltransistor geöffnet werden kann, die Schichtstruktur jedoch noch ge schlossen bleibt. Beim Schreiben sind dagegen sowohl Auswahl transistor als auch Schichtstruktur offen. Daher ist es be vorzugt, wenn der Auswahltransistor und die Schichtstruktur so ausgebildet sind, daß die Einsatzspannung U_A des Auswahl transistors kleiner als die Einsatzspannung U_p der Schicht struktur ist. Dies kann z. B. durch eine unterschiedliche Dic ke der jeweiligen Gatedielektrika erreicht werden.

Das Lesen funktioniert somit nicht zerstörend bei einer an der Word-Leitung anliegenden Spannung U_WL < U_p. Wenn die Ein satzspannungsdifferenz ΔU = U_p - U_A zu klein für ein zerstö rungsfreies Lesen sein sollte, kann auch mit Rückschreiben gelesen werden, d. h. der ausgelesene Wert wird anschließend wieder eingespeichert. Sofern die Sperreigenschaften der Schichtstruktur hoch genug ist, kann auch auf ein periodi sches Auffrischen (Refresh) der eingespeicherten Ladung ver zichtet werden. In diesem Fall würde die Halbleiterspeicher zelle nicht flüchtig (non-volatile) sein.

Die erfindungsgemäße Halbleiterspeicherzelle zeichnet sich weiterhin durch einen relativ geringen Platzverbrauch aus, der zwischen 4-6 F² liegt, sofern mit F die bei der Her stellung verwendete Strukturierungsbreite bezeichnet wird. Diese hängt in hohem Maße von der Auflösung der zur Anwendung gelangenden Lithographie ab. Bei einer lithographisch minimal erreichbaren Strukturierungsbreite von z. B. 0,1 µm ist F = 0,1 µm. Da bei der erfindungsgemäßen Halbleiterspeicherzelle kein Kondensator sowie zum Betreiben derselben keine hohe Spannung benötigt werden, ist die Halbleiterspeicherzelle voll skalierbar, d. h. ihr Aufbau muß nicht an eine bestimmte Strukturbreite angepaßt werden, sondern behält unabhängig von dieser ihren prinzipiellen Aufbau bei. Insbesondere kann die erfindungsgemäße Halbleiterspeicherzelle proportional mit der Strukturbreite verkleinert werden.

Eine vorteilhafte Weiterbildung zeichnet sich dadurch aus, daß der Auswahltransistor und der Speichertransistor durch zwei voneinander beabstandete Dotierungsgebiete mit einem da zwischen liegenden Kanalgebiet und einer gegenüber dem Kanal gebiet isolierten zweigeteilten Gateelektrode gebildet wer den, wobei die beiden Teile der Gateelektrode voneinander isoliert sind und der eine Teil der zweigeteilten Gateelek trode die Gateelektrode des Auswahltransistors und der andere Teil der zweigeteilten Gateelektrode die Gateelektrode des Speichertransistors bildet.

Bei dieser Weiterbildung wird das Konzept eines Transistors mit geteiltem Gate (sogenannter Spit-Gate-Transistor) ange wendet. Bei zwei in Reihe geschalteten Transistoren kann im allgemeinen entweder das Source-Gebiet des einen Transistors mit dem Draingebiet des anderen verbunden werden oder diese beiden Gebiete werden durch ein einziges Dotierungsgebiet ge bildet, so daß die hintereinander liegenden Transistoren zu sammen nur drei Dotierungsgebiete mit dazwischen liegenden Kanalgebieten aufweisen. Bei einem Split-Gate-Transistor wird dagegen sogar auf das gemeinsame Dotierungsgebiet verzichtet. Im Gegensatz dazu sind über dem nunmehr einzigen Kanalgebiet zwei voneinander isolierte und nebeneinander liegende Ga teelektroden angeordnet. Ein Stromfluß durch das Kanalgebiet ist nur möglich, wenn an beiden Gateelektroden eine Spannung anliegt, die höher als die jeweilige Einsatzspannung ist. Liegt nur an einer der beiden Gateelektroden eine derartige Spannung an, wird auch nur in einem Teil des Kanalgebiets ei ne Inversionsschicht erzeugt. Ein Stromfluß durch das Kanal gebiet ist dann noch nicht möglich.

Der Platzverbrauch wird durch Ausbildung des Speicher- und Auswahltransistors als Transistor mit geteilter Gateelektrode besonders deutlich verringert.

Vorteilhaft ist es weiterhin, wenn der Speichertransistor und der Auswahltransistor planar in einem Halbleitersubstrat aus gebildet sind und auf dem Halbleitersubstrat die Schicht struktur mit seitlich angeordneter Steuerelektrode angeordnet ist. Dabei kann in vorteilhafter Weiterbildung die Gateelek trode des Auswahltransistors und die Steuerelektrode der Schichtstruktur direkt durch die seitlich an der Schicht struktur verlaufenden Word-Leitung gebildet werden.

Günstig ist es weiterhin, wenn das Dielektrikum der Schicht struktur aus Oxynitrid und die Halbleiterschichten der Schichtstruktur aus intrinsischem oder schwach dotiertem Po lysilizium bestehen.

Schließlich ist es bevorzugt, wenn die Halbleiterschichten der Schichtstruktur auf ihren einander abgewandten Seiten je weils von einer dielektrischen Schicht bedeckt sind, welche die Halbleiterschichten von leitfähigen Gebieten trennen, wo bei ein leitfähiges Gebiet die Gateelektrode des Speicher transistors bildet und das weitere leitfähige Gebiet mit der Bit-Leitung verbunden ist. Die leitfähigen Gebiete bilden da bei die Source- und Draingebiete des durch die Schichtstruk tur definierten Halbleiterbauelements. Vorteilhafterweise bildet eines der leitfähigen Gebiet gleichzeitig die Ga teelektrode des Speichertransistors. Dabei ist es bevorzugt, wenn die leitfähigen Gebiete aus dotiertem Polysilizium und die dielektrischen Schichten aus Siliziumnitrid bestehen.

Grundsätzlich ist es auch möglich, mehr als zwei Halbleiter schichten vorzusehen, zwischen denen dann jeweils eine Oxyni trid liegt. Dadurch kann die Sperrwirkung der Schichtstruktur erhöht werden. Dies ist z. B. in der EP 0 843 360 A1 genauer beschrieben, deren Offenbarungsinhalt hiermit aufgenommen wird.

Der Erfindung liegt weiterhin die Aufgabe zugrunde, ein Ver fahren zur Herstellung einer Halbleiterspeicherzelle anzuge ben. Diese Aufgabe wird gelöst durch ein Verfahren zum Her stellen einer Halbleiterspeicherzelle mit den Schritten:

- auf einem Substrat wird eine Schichtenfolge gebildet, die zumindest zwei Halbleiterschichten mit einem dazwischen liegenden Dielektrikum aufweist;
- die Schichtenfolge wird unter Verwendung zumindest einer Maske bis zum Substrat geätzt, so daß einzelne Schicht strukturen auf dem Substrat verbleiben;
- an wenigstens einer Seitenfläche jeder Schichtstruktur so wie auf dem freigelegten Substrat werden Isolationsschich ten gebildet sowie dort eine entlang der Seitenfläche der Schichtstrukturen verlaufende Word-Leitung gebildet, die zumindest teilweise die auf dem Substrat gebildete Isola tionsschicht bedeckt;
- es werden Dotierungsgebiete seitlich der Schichtstrukturen und der Word-Leitung gebildet;
- eine isolierende Schicht wir ganzflächig aufgetragen; und
- eine Kontaktöffnung zu einem der Dotierungsgebiete wird durch die isolierende Schicht gebildet.

Bevorzugt sind die Halbleiterschichten der Schichtstruktur auf ihren einander abgewandten Seiten jeweils von einer die lektrischen Schicht bedeckt, welche die Halbleiterschichten von leitfähigen Gebieten trennen, wobei das zwischen der Schichtstruktur und dem Halbleitersubstrat liegende leitfähi ge Gebiet vom Halbleitersubstrat durch ein Gatedielektrikum getrennt ist. Dabei werden das Gatedielektrikum, das untere leitfähige Gebiet mit seiner dielektrischen Schicht, die Schichtenfolge und das obere leitfähige Gebiet mit seiner un terliegenden dielektrischen Schicht nacheinander auf das Sub strat aufgebracht und anschließend strukturiert. Es wird so mit zunächst eine Schichtenfolge umfassend Gatedielektrikum, unteres leitfähiges Gebiet, dielektrische Schicht, die ein zelnen Schichten der Schichtstruktur, dielektrische Schicht und oberes leitfähiges Gebiet planar auf das Substrat aufge bracht und anschließend bevorzugt gemeinsam strukturiert, wo bei bevorzugt eine gemeinsame Maske verwendet wird, die zur Definition der lateralen Ausdehnung der Schichtstruktur dient. Sämtliche geätzte Schichten weisen demnach die gleiche lateralen Ausdehnung wie die Schichtstruktur auf.

Bevorzugt werden die Word-Leitungen aus konform abgeschiede nem und anisotrop zurückgeätzten leitfähigen Material gebil det.

Es ist weiterhin bevorzugt, daß die Schichtstrukturen jeweils paarweise angeordnet sind und das konform abgeschiedene leit fähige Material eine solche Materialstärke aufweist, daß es den Zwischenraum zwischen den Schichtstrukturen eines Paars so weit auffüllt, des es dort nach der anisotropen Ätzung das zwischen den Schichtstrukturen eines Paares liegende Substrat weiterhin vollständig bedeckt. Die Schichtstrukturen können auch hintereinander den Reihen verlaufen, wobei jeweils zwei Reihen paarweise zusammengefaßt sind und der Zwischenraum zwischen zwei Schichtstrukturen eines Paares jeweils geringer ist als der Abstand zwischen den Schichtstrukturen benachbar ter Paare.

Daher ist es bevorzugt möglich, daß

- die Kontaktöffnung in der isolierenden Schicht zum Zwi schenraum führt, wobei das im Zwischenraum befindliche leitfähige Material ebenfalls entfernt wird,
- im dort freiliegenden Substrat ein Dotierungsgebiet ge schaffen wird, und
- an den dem Zwischenraum zugewandten Seitenwänden der Schichtstruktur isolierende Randstege gebildet werden, wo bei die Randstege dicker als die Gatedielektrika der Schichtenstapel sind.

Aufgrund des geringeren Abstandes der Schichtstrukturen in nerhalb eines Paares wächst das konform abgeschiedene leitfä higen Material im Zwischenraum eines Paares zusammen und füllte daher diesen Zwischenraum weitgehend vollständig auf. Die Füllhöhe im Zwischenraum ist dabei höher als die Schicht dicke des konform abgeschieden leitfähigen Materials. Daher wird bei dem nachfolgenden anisotropen Ätzverfahren das leit fähigen Material aus dem Zwischenraum nicht vollständig ent fernt, sondern bedeckt dort weiterhin das Substrat. Bei einer nachfolgenden Implantationen wird somit dort eine Bildung von Dotierungsgebieten unterbunden. Erst nach dem Entfernen des leitfähigen Materials aus dem Zwischenraum unter Zuhilfenahme eines weiteren Ätzverfahrens kann dort ein Dotierungsgebiet gebildet werden.

Bei den im obigen Fachartikel sowie in der EP 0 843 360 A1, EP 0 908 954 A2 und der EP 0 901 169 A1 beschriebenen Halb leiterspeicherzellen mit PLEDs sind die Tunnelbarrieren ent weder thermisch gebildete Siliziumnitrid- oder Siliziumoxid schichten. Diese Schichten weisen jedoch zu hohe Leckströme auf, so daß sie als Tunnelbarrieren geeignet sind. So kann eine rein thermisch gebildete Siliziumnitridschicht nicht dicker als etwa 25 nm werden. Diese Dicke reicht jedoch nicht zur ausreichenden Minimierung von Leckströmen auf. Außerdem läßt die Defektdichte dieser Schichten zu wünschen übrig. Es ist daher eine weitere Aufgabe der vorliegenden Erfindung, PLEDs mit besseren Tunnelbarrieren anzugeben.

Daher wird weiterhin ein Halbleiterbauelement

- mit einer Schichtstruktur aus mindestens zwei Halbleiter schichten mit einem dazwischen liegenden Dielektrikum, wo bei die Halbleiterschichten auf ihren einander abgewandten Seite jeweils von einer dielektrischen Schicht bedeckt sind, welche die Halbleiterschichten von leitfähigen Ge bieten trennen, und
- mit einer Steuerelektrode, die an einer zumindest von den Halbleiterschichten und dem Dielektrikum gebildeten Stirn fläche der Schichtstruktur unter Zwischenlage einer Isola tionsschicht angeordnet ist und einen Stromfluß durch die Schichtstruktur steuert, vorgeschlagen,

wobei das Dielektrikum aus Oxynitrid und die dielektrischen Schichten aus Siliziumnitrid bestehen.

Oxynitridschichten zeichnen sich durch sehr geringe Leckströ me und speziell durch eine sehr geringe Defektdichte aus. Au ßerdem können sie durch thermische Oxidation einer Nitrid schicht sehr sauber hergestellt werden.

Weiterhin wird ein Verfahren mit den Schritten vorgeschlagen:

a) ein Substrat mit einem leitfähigen Gebiet wird bereitge stellt;
b) eine Halbleiterschicht und eine Nitridschicht werden auf gebracht;
c) die Nitridschicht wird thermisch oxidiert und dabei in ei ne Oxynitridschicht umgewandelt;
d) auf die Oxynitridschicht wird eine weitere Halbleiter schicht aufgebracht;
e) auf der Halbleiterschicht wird ein weiteres leitfähiges Gebiet gebildet;
f) auf das weitere leitfähige Gebiet wird eine Maske aufge bracht und alle zuvor aufgebrachten Schichten zumindest bis zum leitfähigen Gebiet unter Verwendung der Maske ge ätzt, so daß eine Schichtstruktur mit zumindest einer Stirnfläche entsteht; und
g) auf dieser Stirnfläche wird eine Isolationsschicht und ei ne Steuerelektrode gebildet.

Bevorzugt können die Schritte b) und c) mehrfach wiederholt werden, um eine Vielzahl von Halbleiterschichten mit jeweils darüberliegender Oxynitridschicht herzustellen.

Günstig ist es dabei, wenn

- das leitfähige Gebiet als dotierte Polysiliziumschicht ausgebildet wird, die nach ihrer Bildung thermisch nitri diert wird, so daß die Polysiliziumschicht von einer Sili ziumnitridschicht bedeckt ist,
- die Halbleiterschichten aus intrinsischem oder im Ver gleich zu den leitfähigen Gebieten schwach dotiertem Poly silizium bestehen und die weitere Halbleiterschicht ther misch nitridiert wird, so daß sie von einer Siliziumni tridschicht bedeckt ist, und
- das weitere leitfähige Gebiet als dotierte Polysilizium schicht ausgebildet wird.

Aufgrund der gebildeten Siliziumnitridschichten sind die Halbleiterschichten, die bevorzugt aus intrinsischem oder schwach dotiertem Polysilizium bestehen, von den stärker do tierten leitfähigen Gebiete isoliert. Das schwach dotierte Polysilizium weist eine Dotierung von bevorzugt kleiner als 5.10¹⁷ cm^-3 auf. Zum Vergleich, die Dotierung der leitfähigen Gebiete ist dagegen bevorzugt größer als 10¹⁹ cm^-3. Die Sili ziumnitridschichten sind sowohl Tunnelbarrieren als auch Dif fusionsbarrieren, um eine Diffusion von Dotierstoffen von den leitfähigen Gebieten in die Halbleiterschichten zu verhin dern. Eine derartige Diffusion könnte z. B. bei der thermi schen Oxidierung der Nitridschicht auftreten. Es wurde fest gestellt, daß für die Funktionsweise der so hergestellten Halbleiterbauelemente das Beibehalten der intrinsichen Leit fähigkeit bzw. der schwachen Dotierung der Halbleiterschich ten vorteilhaft ist. Dadurch wird gewährleistet, daß das durch die Steuerelektrode eingeprägte elektrische Feld tief in die Halbleiterschichten eindringen kann. Höher dotierte Halbleiterschichten würden dagegen das eingeprägte elektri sche Feld der Steuerelektrode abschirmen; dieses könnte daher nicht mehr tief genug in die Halbleiterschichten eindringen, so daß der Potentialverlauf der Tunnelbarrieren lediglich in unmittelbarer Nähe der Steuerelektrode beeinflußbar wäre.

Im folgenden wird die Erfindung anhand eines Ausführungsbei spiels beschrieben und in Figuren dargestellt. Es zeigen:

Fig. 1 bis 3 erfindungsgemäße Halbleiterzelle in un terschiedlicher Beschaltung;

Fig. 4 einen Querschnitt durch zwei erfindungs gemäße Halbleiterspeicherzellen;

Fig. 5 Lese-Schreib-Zyklus einer erfindungsgemä ßen Halbleiterspeicherzelle;

Fig. 6A bis 6I einzelne Verfahrensschritte bei der Her stellung einer erfindungsgemäßen Halblei terspeicherzelle;

Fig. 7 das dabei erzielte Layout; und

Fig. 8A bis 8D eine weitere Ausführungsform des erfin dungsgemäßen Herstellungsverfahrens.

Fig. 1 zeigt eine Halbleiterspeicherzelle, im weiteren als Speicherzelle bezeichnet, bei der der Speichertransistor ST mit der Bit-Leitung BL und dem Auswahltransistor AT, dieser wiederum mit der Ground-Leitung GL verbunden ist. Das durch die Schichtstruktur gebildete Halbleiterbauelement, im fol genden als PLED bezeichnet, ist ebenfalls mit der Bit-Leitung und dem Gate 2 des Speichertransistors ST verbunden. Die Steuerelektrode 4 des PLED PT ist sowohl mit der Word-Leitung WL als auch mit der Gateelektrode 6 des Auswahltransistors AT verbunden.

Im Unterschied zu der in Fig. 1 gezeigten Speicherzelle ist in Fig. 2 der Auswahltransistor mit der Bit-Leitung BL und dem PLED PT verbunden. Der Speichertransistor liegt drainsei tig auf Ground-Leitung GL. Beide in Fig. 1 und 2 gezeigte Beschaltungen sind im Prinzip gleichwertig. Die in Fig. 2 gezeigte Speicherzelle hat den weiteren Vorteil, daß keine Störungen auf der Drainseite des PLED auftreten.

Figur zeigt 3 benachbarte Speicherzellen, die sich eine ge meinsame Bit-Leitung BL teilen, um die Zahl der erforderli chen Leiterbahnen zu vermindern. Alternative Anordnungen zur Platzminimierung sind ebenfalls möglich.

Ein Querschnitt von zwei benachbarten Speicherzellen in der in Fig. 3 gezeigten Beschaltung ist in Fig. 4 dargestellt. In einem bevorzugt aus einkristallinem, p-dotiertem Silizium bestehenden Substrat 10 sind zueinander beabstandete n- Dotierungsgebiete angeordnet. Die Dotierungen können jedoch auch umgekehrt sein. Die beiden äußeren Dotierungsgebiete stellen eindiffundierte Ground-Leitungen GL dar. Das mittlere Dotierungsgebiet 12 bildet das gemeinsame Sourcegebiet der Speichertransistoren ST1 und ST2 und ist mit der Bit-Leitung BL verbunden. Auf dem Substrat 10 sind jeweils zwischen dem Dotierungsgebiet 12 und den eindiffundierten Ground-Leitungen GL Gatedielektrika 14, 16, 18 und 20 angeordnet. Oberhalb der Gatedielektrika 14 und 20 verlaufen die Word-Leitungen WL1 bzw. WL2, die dort gleichzeitig die Gateelektrode 61 bzw. 62 der Auswahltransistoren AT1 und AT2 sowie die Steuerelektrode 41 bzw. 42 der PLEDs PT1 und PT2 bilden. Oberhalb der Gate dielektrika 16 und 18 sitzen die Gateelektroden 21 und 22 der Speichertransistoren ST1 und ST2. Die Gateelektroden 21, 22 bilden gleichzeitig leitfähige Gebiete der oberhalb der Ga teelektroden 21, 22 angeordneten Schichtstrukturen 81 und 82. Die Schichtstrukturen 81 und 82 umfassen dabei neben den leitfähigen Gebieten 21 und 22 jeweils eine Siliziumnitrid schicht 30, zwei bevorzugt intrinsische Halbleiterschicht 32 und 34 mit dazwischen liegender Oxynitridschicht 36, einer weiteren Siliziumnitridschicht 38 und einem weiteren leitfä higen Gebiet 40. Die Schichtstrukturen 81 und 82 sind seit lich gegenüber dem Bit-Leitungskontakt durch eine Oxidschicht 42 und gegenüber der Word-Leitung WL1 und WL2 durch ein zwei tes Gatedielektrikum 44, 46 isoliert. Die Bit-Leitung BL selbst sitzt auf einer Oxidschicht ZOX.

Die Ground-Leitungen GL und das Dotierungsgebiet 12 bilden zusammen mit den jeweils dazwischen liegenden Kanalgebieten die gemeinsamen Source-, Drain- und Kanalgebiete der Auswahl transistoren und Speichertransistoren AT1 und ST1 bzw. AT2 und ST2. Oberhalb der jeweiligen Kanalgebiete werden durch die sich dort befindenden Word-Leitungen WL1 und WL2 sowie die Gateelektroden 21 und 22 geteilte Gates gebildet. Leitfä hige Kanäle zwischen der linken Ground-Leitung GL und dem Do tierungsgebiet 12 bzw. zwischen der rechten Ground-Leitung GL und dem Dotierungsgebiet 12 werden nur dann erzeugt, wenn so wohl die Word-Leitungen WL1 bzw. WL2 und die Gateelektroden 21 bzw. 22 mit einer geeigneten Spannung beaufschlagt sind.

Die Funktionsweise der erfindungsgemäßen Speicherzelle soll im folgenden an Hand der Fig. 5 näher erläutert werden. Bei einem schreibenden Zugriff auf die Speicherzelle wird grund sätzlich davon ausgegangen, daß bereits ein Wert eingespei chert ist, d. h., daß auf der Gateelektrode 2 des Speicher transistors ST entsprechend des zu speichernden Wertes Ladung angesammelt ist. Ohne Beschränkung der Allgemeinheit soll zur Verdeutlichung der Funktionsweise angenommen werden, daß lo gisch "0" keiner angesammelten Ladung und logisch "1" ange sammelter Ladung auf der Gateelektrode gleichzusetzen sei.

Die gestrichelten Linien in Fig. 5 bedeutet Schreiben einer "1" bei zuvor eingespeicherter "0", die durchgezogene Linie entsprechend umgekehrt. Sofern eine "0" eingespeichert ist, d. h. es befindet sich keine Ladung auf der Gateelektrode 2, wird zum Schreiben einer "1" die Word-Leitung WL auf das Po tential 2 gelegt, bei dem sowohl der PLED als auch der Aus wahltransistor AT geöffnet ist, d. h. die Spannungsdifferenz zwischen Bit-Leitung BL und Ground-Leitung GL fällt über dem Speichertransistor ST ab. Dieser ist aufgrund der noch einge speicherten "0" geschlossen. Im wesentlichen zeitgleich mit dem Öffnen des PLEDs PT wird die Bit-Leitung auf "High" ge setzt (entspricht 1 in Fig. 5). Mit dem Setzen der Bit- Leitung auf "High" soll zwischen der Gateelektrode 2, 21, 22 und dem weiteren leitfähigen Gebiet 40 der Schichtstruktur eine Spannungsdifferenz aufgebaut werden, in deren Folge La dungen durch das PLED zu der noch ungeladenen Gateelektrode fließen können. Das die Höhe dieser Spannungsdifferenz defi nierende Potential der Gateelektrode 2, 21, 22 wird durch das Potential des Substrats 10 und den Potentialen des Sourcege biets 12 und der Word-Leitung WL1 bzw. WL2 beeinflußt. Inwie weit diese drei Potentiale das Potential der Gateelektrode 2, 21, 22 bestimmen hängt stark von den Koppelkapazitäten C1, C2 und C3 ab, die sich zwischen Gateelektrode und dem Sourcege biet 12, dem Substrat 10 und der Word-Leitung WL1 bzw. WL2 ausbilden. Diese Kapazitäten sind beispielhaft in Fig. 4 eingezeichnet. Dominierend ist C2, da Gateelektrode 2, 21, 22 und Substrat 10 eine im Vergleich zu Sourcegebiet 12 und Word-Leitung WL1 bzw. WL2 große gemeinsame Fläche haben. Da das Substrat 10 selbst in der Regel auf Bezugspotential, d. h. auf Null liegt, ist somit das Potential der Gateelektrode 2, 21, 22 ebenfalls bei Null. Somit fließen bei geöffnetem PLED Ladungen auf die Gateelektrode 2, 21, 22. Die Gateelektrode weist daher logisch "1" auf.

Soll dagegen bei eingespeicherter "1" eine "0" eingeschrieben werden, bleibt die Bit-Leitung auf "Low" (entspricht 0 in Fig. 5) und es können die Ladungen abfließen. Die Gateelektro de weist nunmehr eine "0" auf.

Optional kann beim Schreiben von logisch "1" das Potential des Substrats abgesenkt werden, um den Speichertransistor ge schlossen trotz zunehmender Ladung auf der Gateelektrode des Speichertransistors geschlossen zu halten. Im umgekehrten Fall könnte dagegen das Potential des Substrats zusätzlich angehoben werden.

Zum Lesen des eingespeicherten Zustandes wird die Word- Leitung WL1 bzw. WL2 auf Potential 1 gesetzt, bei dem der PLED bereits geschlossen, der Auswahltransistor AT, AT1, AT2 jedoch noch offen ist. Gleichzeitig wird die Bit-Leitung auf "High" (1) gesetzt, so daß eine Spannungsdifferenz über dem Speichertransistor abfällt. Je nachdem ob dieser im Zustand "1" (offen) oder "0" (geschlossen) ist, fließt ein Strom, der an der Bit-Leitung BL registriert werden kann.

Im folgenden sollen einzelne Schritte bei der Herstellung der Speicherzelle anhand der Fig. 6A bis 6I beschrieben wer den.

Auf dem Substrat 10 wird zunächst thermisch eine dünne Oxid schicht 50 gebildet, aus der später die Gatedielektrika 16 und 18 hervorgehen. Daran schließt sich die Abscheidung einer n-dotierten Polysiliziumschicht 52 von etwa 50-100 nm mit einer Dotierstoffkonzentration von größer 10¹⁹ cm^-3 an. Diese Polysiliziumschicht wird anschließend thermisch in Anwesen heit von NH₃ bei etwa 700°C bis 1000°C nitridiert. Dabei ent steht eine Siliziumnitridschicht 54, die nur wenige Nanometer dick ist. Die Bildung der Siliziumnitridschicht 54 ist selbsthemmend, d. h. die erreichbare Dicke ist weitgehend un abhängig von der gewählten Behandlungsdauer. Für die thermi sche Behandlung genügen im allgemeinen wenige Sekunden bis Minuten. Auf die so gebildete Siliziumnitridschicht 54 wird eine intrinsisch leitende Polysiliziumschicht 56 von wenigen Nanometern (ca. 50 nm) aufgebracht, gefolgt von einer abge schiedenen Nitridschicht 58. Zur Bildung der Nitridschicht 58 läßt sich z. B. ein LP-CVD(low pressure chemival vapour depo sition)-Verfahren unter Verwendung von NH₃ und Silan bei Tem peraturen von 700-800°C einsetzen. Nachfolgend wird die Ni tridschicht 58 einer oxidierenden Atmosphäre bei hohen Tempe raturen ausgesetzt, so daß die Nitridschicht 58 in eine Oxy nitridschicht 58 umgewandelt wird. Es schließt sich die Ab scheidung einer weiteren intrinsischen Polysiliziumschicht 60 an, die ebenfalls thermisch nitridiert wird, so daß eine Si liziumnitridschicht 62 entsteht. Abschließend werden eine n- dotierte Polysiliziumschicht 64 und eine später als Hardmaske dienende Siliziumnitridschicht 66 aufgebracht.

Die Polysiliziumschichten 52, 56, 60, 64 werden bevorzugt mittels CVD-Verfahren bei Temperaturen von etwa 500-650°C abgeschieden. Durch die thermische Behandlung des Silizium substrats bzw. der Polysiliziumschichten 52, 60 entstehen in der Regel stöchiometrische Schichten, d. h. SiO₂ im Falle des Substrats 10 und Si₃N₄-Schichten im Falle der Polysilizium schichten 52, 60. Die Zusammensetzung der Oxynitridschicht 58 hängt stark von der Dauer der Behandlung und der Sauerstoff konzentration bzw. der Konzentration der oxidierenden Sub stanz ab, so daß im allgemeinen eine Zusammensetzung Si_xO_yN_z erreicht wird.

Zur Strukturierung des gebildeten Schichtenstapels wird schließlich noch eine Fotomaske 68 auf die Nitridschicht 66 aufgebracht. Diese wird geeignet belichtet und entwickelt. Die dabei entstehende strukturierte Fotomaske 68 ist in Fig. 6B zu sehen. Die hellen Balken zeigen dabei Öffnungen der Fo tomaske 68. Dort wird nachfolgend der Schichtenstapel bis in das Substrat 10 hineingeätzt, um sogenannte STI- Isolationsgebiete (Shallow Trench Isolation) zu bilden. Die Ätzung selbst wird so durchgeführt, daß zunächst die Nitrid schicht 66 unter Verwendung der strukturierten Fotomaske 68 geätzt wird, um eine Hardmaske herzustellen. Die so struktu rierte Siliziumnitridhardmaske 66 dient bei der Ätzung aller Schichten einschließlich des Substrats 10 als Maske. Nachdem die durch die Fotomaske 68 definierten Gräben geätzt wurden, wird das freigelegte Substrat 10 zur Bildung einer dünnen Si liziumoxidschicht (nicht gezeigt) thermisch oxidiert und an schließend mit einem Oxid 70 aufgefüllt. Letzteres wird mit tels CMP (Chemical Mechanical Polishing) planarisiert. Auf die planarisierte und bevorzugt mit der Siliziumnitridschicht 66 abschließende Oxidschicht 70 wird eine weitere Fotomaske 72 aufgebracht. Die so erhaltene Struktur ist entlang des in Fig. 6B angedeuteten Querschnitts AA' in Fig. 6C gezeigt.

Die Fotomaske 72 ist in Draufsicht in Fig. 6D dargestellt. Bis auf senkrecht zu den STI-Gräben verlaufende Stege 74 wird unter Verwendung der Fotomaske 72 der aufgebrachte Schichten stapel bis zum Substrat 10 entfernt. Die Ätzung erfolgt be vorzugt in zwei Schritten. Zunächst wird das abgeschiedene Oxid 70 bis auf etwa Substrathöhe zurückgeätzt. Nachfolgend werden die einzelnen Schichten der Schichtenstapel 81, 82, die Teil der Stege 74 sind, entfernt. Zwischen den Schichten stapeln 81, 82 befinden sich Abschnitte des STI-Oxids, so daß entlang jedes Steges 74 abwechselnd die Schichtenstapel 81, 82 und STI-Oxid angeordnet sind. Die so entstandene Struktur ist im Querschnitt entlang der Linie BB' in Fig. 6E gezeigt.

Nach Bildung der Stege 74 schließt sich eine thermische Oxi dation an, bei der die Seitenwände der Stege 74 sowie das freigelegte Substrat 10 oxidiert werden. Dadurch entstehen auf dem Substrat die bereits in Fig. 4 dargestellten Gate dielektrika 14 und 20 und an den voneinander abgewandten Sei tenflächen der Stege 74 die ebenfalls bereits in Fig. 4 dar gestellten zweiten Gatedielektrika 44, 46. An den einander zugewandten Seitenflächen der Stege 74 entstehen zwar eben falls Oxidschichten, diese werden später jedoch entfernt. Nach der thermischen Oxidation schließt sich eine Abscheidung einer n-dotierten Polysiliziumschicht 76 mit einer Dotier stoffkonzentration von ≧ 5.10¹⁸ cm^-3 an, die so dick aufgetra gen wird, daß der Zwischenraum zwischen den Stegen 74 weitge hend aufgefüllt wird (Fig. 6F). Die Polysiliziumschicht 76 wird anschließend anisotrop zurückgeätzt, so daß an den von einander abgewandten Seitenflächen der Stege 74 Randstege (Spacer) zurückbleiben, die sowohl die Word-Leitungen WL1 und WL2 als auch die Steuerelektroden 41, 42 der PLEDs PT1 und PT2 und die Gateelektroden 61, 62 der Auswahltransistoren AT1 und AT2 bilden. Aufrund der relativ dicken Polysilizium schicht 76 verbleibt zwischen den Stegen 74 trotz Rückätzung ausreichend Polysiliziummaterial, das den Zwischenraum 100 zwischen den Stegen füllt. Unter Verwendung der geätzten Po lysiliziumschicht 76 und der Stege 74 als Maske werden n- Dotierungsgebiete seitlich der Word-Leitungen WL1, WL2 mit tels Implantation zur Bildung der Ground-Leitung GL (Fig. 6G) mit einer Implantationsdosis von etwa 1-10.10¹⁵ cm^-2 ge schaffen, wobei sich eine Enddotierstoffkonzentration von et wa 10¹⁹-10²⁰ cm^-3 einstellt. Optional kann sich ein Sili zidprozeß anschließen, bei dem die implantierte und ggf. ein diffundierte Ground-Leitung GL z. B. mit Ti bei 900°C für 15 min silizidiert wird.

Sofern die Schichtstrukturen 81, 82 bzw. die Stege 74 nicht paarweise angeordnet sind, sondern der Abstand der Schicht strukturen so groß ist, das die Polysiliziumschicht 76 nicht den Zwischenraum zwischen benachbarten Schichtstrukturen aus füllt, muß gegebenenfalls mit einer weiteren Maske gearbeitet werden, um die Dotierung und Silizidierung im Zwischenraum zu verhindern.

In Fig. 6F wurden weiterhin die einzelnen Schichten der Ste ge 74 mit jeweils den Bezugszeichen versehen, die in Fig. 4 verwendet wurden, um zu verdeutlichen, das aus den abgeschie denen Schichten die entsprechenden Funktionsschichten der Fig. 4 hervorgehen.

Es schließt sich gemäß Fig. 6 G das Aufbringen einer planari sierenden Oxidschicht ZOX und einer weiteren Fotomaske 78 an. Deren Layout ist in Fig. 6H dargestellt. Die Fotomaske 78 weist Öffnungen 80 an den Stellen auf, an denen die Bit- Leitungs-Kontakte 86 gebildet werden sollen.

Unter Verwendung der Fotomaske 78 wird die Oxidschicht ZOX bis auf das Substrat 10 geätzt. Dabei werden gleichzeitig die durch thermische Oxidation entstandenen Oxidschichten auf den einander zugewandten Seitenflächen der Stege 74 sowie auf der dazwischen liegenden Substratoberfläche entfernt. Es schließt sich die Ätzung von Polysilizium an, um das zwischen den Ste gen 74 befindliche Polysiliziummaterial zu entfernen. Gegebe nenfalls erfolgt abschließend noch eine Oxidätzung, um die auf der Substratoberfläche befindliche Oxidschicht zu entfer nen. Die Bildung der Bit-Leitungs-Kontakte ist in bezug auf die Stege 74 selbstjustierend. Die Öffnungen 80 in der Foto maske 78 müssen so groß sein, daß die Stege 74 teilweise freigelegt werden, damit eine Kontaktierung der oberen Halb leiterschicht 40 ermöglicht wird. Die Word-Leitungen WL1, WL2 sollen dagegen nicht freigelegt werden. Nach Ätzung der Oxid schicht ZOX wird das Dotierungsgebiet 12 mittels Implantation von As mit einer Dosis von etwa 10¹⁴-10¹⁶ cm^-2 und ggf. mit thermischer Nachbehandlung geschaffen. Das Dotierungsgebiet 12 dient beiden Speichertransistoren ST1, ST2 als Source- Gebiet. Anschließend erfolgt eine Abscheidung einer Oxid schicht mit anisotroper Rückätzung zur Bildung von Randstegen 84 (Spacer) an den einander zugewandten Seitenflächen der Stege 74. Die Randstege 84 sind deutlich dicker als die zwei ten Gatedielektrika 44, 46, damit die Koppelkapazität zwi schen Bit-Leitung BL und den Halbleiterschichten 21, 22, 32, 34, 40 vernachlässigbar gering ist und die Bit-Leitung BL selbst nicht als Steuerelektrode wirkt. Danach wird die auf den Stegen 74 befindliche Nitridschicht 66 zumindest teilwei se entfernt, um das weitere leitfähige Gebiet 40 freizulegen. Abschließend werden die Bit-Leitungs-Kontakte 86 mit einem leitfähigen Material aufgefüllt. Dabei kann es sich z. B. um Polysilizium oder um einen metallischen Aufbau aus Ti/TiN/W handeln. Nach dem Auffüllen der Bit-Leitungs-Kontakte 86 wird die Bit-Leitung BL aufgebracht. Die so erhaltene Struktur ist in Fig. 6I dargestellt.

Das erhaltene Layout der Speicherzelle ist in Draufsicht in Fig. 7 gezeigt. Schräg gestreift sind die Schichtenstapel 81, 82 dargestellt, die zusammen mit den STI-Gebieten 70 die Stege 74 bilden. Die STI-Gebiete 70 selbst werden von dem zwischen den Stegen 74 verlaufenden Graben, in dem die Bit- Leitungs-Kontakte 86 ausgebildet sind, und den Gräben, in de nen die Word-Leitungen Wl1, Wl2 verlaufen, durchbrochen. Zur besseren Darstellung wurde nur ein Bit-Leitungskontakt 86 eingezeichnet. Oberhalb des Bit-Leitungskontaktes 86 verläuft die Bit-Leitung BL. Grau ist das Substrat 10 dargestellt, wo bei zwischen den Stegen 74 die Dotierungsgebiete 12 sitzen. Die übrigen grauen Gebiete bilden die Ground-Leitung GL. Eine Speicherzelle nimmt den mit 88 bezeichneten Umfang ein.

Mit den vorangehend beschriebenen Herstellungsschritten ist gleichzeitig auch das erfindungsgemäße Halbleiterbauelement entstanden, das zwischen den beiden intrinsischen Halbleiter schichten 32, 34 eine Oxynitridschicht 36 aufweist.

Eine alternative Herstellungsweise für die erfindungsgemäße Halbleiterspeicherzelle ist in den Fig. 8A bis 8D darge stellt. Zunächst werden wie in Fig. 6A bereits dargestellt sämtliche Schichten auf das Substrat 10 aufgebracht und unter Verwendung der hier nicht dargestellten Masken zur Bildung der Stege 74 geätzt. Daran schließt sich analog zu Fig. 6F die Bildung von Gatedielektrika 20 und 44 durch thermische Oxidation an. Die so erhaltene Struktur zeigt Fig. 8B.

Nachfolgend wird ebenfalls wie bereits in Fig. 6F und 6G angedeutet eine Polysiliziumschicht konform aufgetragen und anschließend anisotrop zurückgeätzt. Dabei entstehen auf bei den Seiten des Steges 74 eine selbstjustierte Word-Leitung WL, die gleichzeitig die Gateelektrode 6 des Auswahltransi stors AT und die Steuerelektrode 4 des PLEDs bildet. Da bei dieser Variante des Herstellungsverfahrens die einzelnen Ste ge nicht paarweise mit verringertem Abstand zwischen den Ste gen eines Paares, sondern mit gleichem Abstand zwischen den einzelnen Stegen angeordnet sind, entstehen auf jeder Seite der Stege die Word-Leitungen. Da jedoch nur auf einer Seite jedes Steges eine Word-Leitung verlaufen soll wird die auf der anderen Seite gebildete Word-Leitung anschließend wieder entfernt.

Zunächst wird jedoch eine Fotomaske 90 aufgebracht, die le diglich den Bereich seitlich des Steges 74 freiläßt, in dem die Word-Leitung verbleiben soll. Unter Verwendung dieser Fo tomaske wird anschließend neben der Word-Leitung ein Dotie rungsgebiet GL gebildet, das gleichzeitig die Ground-Leitung bildet. Optional schließt sich die Silizidierung der Ground- Leitung GL an. Dabei kann insbesondere die Word-Leitung eben falls silizidiert werden. Die Fotomaske 90 verhindert auf der anderen Seite des Steges 74 sowohl die Bildung eines Dotie rungsgebiets als auch dessen Silizidierung.

Schließlich erfolgt die Abscheidung und Strukturierung einer planarisierenden Oxidschicht ZOX. Die dabei gebildete Kon taktöffnung liegt oberhalb der zu entfernenden Word-Leitung, also auf der linken Seite in Fig. 8D. Bei Bildung der Kon taktöffnung bzw. in einem anschließenden Verfahrensschritt wird dort die Word-Leitung und die dort liegenden Gatedielek trika entfernt. Auf der nun entblößt liegenden Stirnseite des Steges 74 (linke Seite in Fig. 8D) wird ein selbstjustierter Randsteg 84 gebildet. Es schließt sich eine Nitridätzung an, um die Nitridschicht 66 im Bereich der Kontaktöffnung zu ent fernen und die elektrische Kontaktierung des weiteren leitfä higen Gebiets 40 zu ermöglichen. Schließlich wird die Bit- Leitung BL abgeschieden, und dabei gleichzeitig die Kon taktöffnung mit dem Bit-Leitung-Kontakt 86 gefüllt.

Alternativ kann die sich auf der linken Seite des Steges 74 befindliche Word-Leitung auch vor Abscheidung und Strukturie rung der Oxidschicht ZOX unter Zuhilfenahme einer Maske, wel che die übrigen Bereiche und insbesondere die auf der rechten Seite befindliche Word-Leitung bedeckt, entfernt werden.

Bezugszeichenliste

WL Word-Leitung
BL Bit-Leitung
GL Ground-Leitung
AT, AT1, AT2 Auswahltransistor
ST, ST1, ST2 Speichertransistor
PT, PT1, PT2 PLED (Schichtstruktur mit Steuerelektrode

2

)
ZOX Oxidschicht

2

,

21

,

22

Gateelektrode des Speichertransistors; leitfä higes Gebiet

4

,

41

,

42

Steuerelektrode des PLEDs

6

,

61

,

62

Gateelektrode des Auswahltransistors

81

,

82

Schichtstrukturen

10

Substrat

12

Dotierungsgebiet

14

,

16

,

18

,

20

Gatedielektrikum

30

,

38

Siliziumnitridschicht

32

,

34

Halbleiterschicht

36

Oxynitridschicht

40

weiteres leitfähiges Gebiet

42

Oxidschicht

44

,

46

zweites Gatedielektrikum

50

Siliziumoxidschicht/Gateoxid

52

,

64

n-Polysiliziumschicht

54

,

62

thermisch gebildete Siliziumnitridschicht

56

,

60

intrinsische Polysiliziumschicht

58

Oxynitridschicht

66

Siliziumnitridschicht

68

Fotomaske (STI)

70

Oxid (STI)

72

Fotomaske (WL)

74

Stege/Gatestack

76

Polysiliziumschicht

78

Fotomaske (Bit-Leitungskontakt)

80

Öffnungen in Fotomaske

78

84

Randstege (Spacer)

86

Bit-Leitungs-Kontakte

88

Umfang einer Speicherzelle

90

Fotomaske (Dotierung)

100

Zwischenraum

Claims

1. Halbleiterspeicherzelle
mit einer Schichtstruktur (PT), die mindestens zwei Halb leiterschichten (32, 34) mit einem dazwischen liegenden Dielektrikum (36) und zumindest eine Steuerelektrode (4) zum Steuern eines Stromflusses durch die Schichtstruktur (PT) aufweist, wobei die Steuerelektrode (4) an einer von den Halbleiterschichten (32, 34) und dem Dielektrikum (36) gebildeten Stirnfläche der Schichtstruktur (PT) unter Zwi schenlage einer Isolationsschicht (44, 46) angeordnet und mit einer Word-Leitung (WL) verbundene ist;
mit einer Bit-Leitung (BL);
und mit einem Speichertransistor (ST), wobei die Schicht struktur (PT) die Bit-Leitung (BT) mit der Gateelektrode (2) des Speichertransistors (ST) verbindet,
dadurch gekennzeichnet, daß
die Halbleiterspeicherzelle weiterhin einen zum Speichertran sistor (ST) in Reihe liegenden Auswahltransistor (AT) auf weist, dessen Gateelektrode mit der Steuerelektrode der Schichtstruktur (PT) und der Word-Leitung (WL) verbunden ist, wobei der Auswahltransistor (AT) und der Speichertransistor (ST) zwischen der Bit-Leitung (BL) und einer Ground-Leitung (GL) angeordnet sind.

2. Halbleiterspeicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß der Auswahltransistor (AT) und die Schichtstruktur (PT) so ausgebildet sind, daß die Einsatzspannung U_A des Auswahltran sistors kleiner als die Einsatzspannung U_p der Schichtstruk tur ist.

3. Halbleiterspeicherzelle nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Auswahltransistor (AT) und der Speichertransistor (ST) durch zwei voneinander beabstandete Dotierungsgebiete (12, GL) mit einem dazwischen liegenden Kanalgebiet und einer ge genüber dem Kanalgebiet isolierten zweigeteilten Gateelektro de (21, 22, 61, 62) gebildet werden, wobei die beiden Teile der Gateelektrode voneinander isoliert sind und der eine Teil der zweigeteilten Gateelektrode die Gateelektrode (61, 62) des Auswahltransistors (AT) und der andere Teil der zweige teilten Gateelektrode die Gateelektrode (21, 22) des Spei chertransistors (ST) bildet.

4. Halbleiterspeicherzelle nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Speichertransistor (ST) und der Auswahltransistor (AT) planar in einem Halbleitersubstrat (10) ausgebildet sind und auf dem Halbleitersubstrat (10) die Schichtstruktur (PT) mit seitlich angeordneter Steuerelektrode (4, 41, 42) angeordnet ist.

5. Halbleiterspeicherzelle nach Anspruch 4, dadurch gekennzeichnet, daß die Gateelektrode (6, 61, 62) des Auswahltransistors (AT) und die Steuerelektrode (4, 41, 42) der Schichtstruktur (PT) di rekt durch die seitlich an der Schichtstruktur verlaufende Word-Leitung (WL, WL1, WL2) gebildet werden.

6. Halbleiterspeicherzelle nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, daß das Dielektrikum (36) der Schichtstruktur (PT) aus Oxynitrid und die Halbleiterschichten (32, 34) der Schichtstruktur aus intrinsischem oder schwach dotiertem Polysilizium bestehen.

7. Halbleiterspeicherzelle nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, daß die Halbleiterschichten (32, 34) der Schichtstruktur (PT) auf ihren einander abgewandten Seiten jeweils von einer dielek trischen Schicht (30, 38) bedeckt sind, welche die Halblei terschichten (32, 34) von leitfähigen Gebieten (21, 22, 40) trennen, wobei ein leitfähiges Gebiet (21, 22) die Gateelek trode des Speichertransistors bildet und das weitere leitfä hige Gebiet (40) mit der Bit-Leitung (BL) verbunden ist.

8. Halbleiterspeicherzelle nach Anspruch 7, dadurch gekennzeichnet, daß die leitfähigen Gebiete (21, 22, 40) aus dotiertem Polysili zium und die dielektrischen Schichten (30, 38) aus Silizium nitrid bestehen.

9. Halbleiterspeicherzelle nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, daß die Einsatzspannung des Auswahltransistor geringer als die Einsatzspannung der Schichtstruktur ist.

10. Halbleiterbauelement mit einer Vielzahl von Halbleiter speicherzellen nach einem der Ansprüche 1 bis 9.

11. Verfahren zum Herstellen einer Halbleiterspeicherzelle mit den Schritten:

- auf einem Substrat (10) wird eine Schichtenfolge gebildet, die zumindest zwei Halbleiterschichten (32, 34) mit einem dazwischen liegenden Dielektrikum (36) aufweist;
- die Schichtenfolge wird unter Verwendung zumindest einer Maske (68, 72) bis zum Substrat (10) geätzt, so daß ein zelne Schichtstrukturen (81, 82) auf dem Substrat (10) verbleiben;
- an wenigstens einer Seitenfläche jeder Schichtstruktur (81, 82) sowie auf dem freigelegten Substrat werden Isola tionsschichten (14, 20, 44, 46) gebildet sowie dort eine entlang der Seitenfläche der Schichtstrukturen verlaufende Word-Leitung (WL, WL1, WL2) gebildet, die zumindest teil weise die auf dem Substrat gebildete Isolationsschicht (14, 20) bedeckt;
- es werden Dotierungsgebiete (GL, 12) seitlich der Schicht strukturen und der Word-Leitung gebildet;
- eine isolierende Schicht (ZOX) wir ganzflächig aufgetra gen; und
- eine Kontaktöffnung (86) zu einem der Dotierungsgebiete (12) wird durch die isolierende Schicht (ZOX) gebildet.

12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß das zwischen den Halbleiterschichten (32, 34) liegende Die lektrikum (36) eine Oxynitridschicht ist.

13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß die Oxynitridschicht durch thermische Oxidation einer zuvor abgeschiedenen Nitridschicht gebildet wird.

14. Verfahren nach einem der Ansprüche 11 bis 13, dadurch gekennzeichnet, daß die Halbleiterschichten (32, 34) aus intrinsisch leitendem oder schwach dotiertem Polysilizium bestehen.

15. Verfahren nach einem der Ansprüche 11 bis 14, dadurch gekennzeichnet, daß die Halbleiterschichten (32, 34) der Schichtstruktur (81, 82) auf ihren einander abgewandten Seiten jeweils von einer die lektrischen Schicht (30, 38) bedeckt sind, welche die Halb leiterschichten (32, 34) von leitfähigen Gebieten (21, 22, 40) trennen, wobei das zwischen der Schichtstruktur (81, 82) und dem Halbleitersubstrat (10) liegende leitfähige Gebiet (21, 22) vom Halbleitersubstrat durch ein Gatedielektrikum (16, 18) getrennt ist.

16. Verfahren nach einem der Anspruch 15, dadurch gekennzeichnet, daß das untere leitfähige Gebiet (21, 22) mit seiner dielektri schen Schicht (30), die Schichtenfolge (PT, 81, 82) und das obere leitfähige Gebiet (40) mit seiner unterliegenden die lektrischen Schicht (38) nacheinander auf das Substrat aufge bracht und anschließend strukturiert werden.

17. Verfahren nach Anspruch 15 oder 16, dadurch gekennzeichnet, daß die leitfähigen Gebiete (21, 22, 40) aus dotiertem Polysili zium und die dielektrischen Schichten (30, 38) aus Silizium nitrid bestehen.

18. Verfahren nach einem der Ansprüche 11 bis 17, dadurch gekennzeichnet, daß die Word-Leitungen (WL, WL1, WL2) aus konform abgeschiedenem und anisotrop zurückgeätzten leitfähigen Material gebildet wird.

19. Verfahren nach Anspruch 18, dadurch gekennzeichnet, daß es sich bei dem leitfähigen Material um Polysilizium handelt.

20. Verfahren nach Anspruch 18 oder 19, dadurch gekennzeichnet, daß die Schichtstrukturen jeweils paarweise angeordnet sind und das konform abgeschiedene leitfähige Material eine solche Ma terialstärke aufweist, daß es den Zwischenraum zwischen den Schichtstrukturen eines Paars so weit auffüllt, des es dort nach der anisotropen Ätzung das zwischen den Schichtstruktu ren eines Paars liegende Substrat weiterhin vollständig be deckt.

21. Verfahren nach Anspruch 20, dadurch gekennzeichnet, daß
die Kontaktöffnung in der isolierenden Schicht zum Zwi schenraum führt, wobei das im Zwischenraum befindliche leitfähige Material ebenfalls entfernt wird,
im dort freiliegenden Substrat ein Dotierungsgebiet (12) geschaffen wird, und
an den dem Zwischenraum zugewandten Seitenwänden der Schichtstruktur isolierende Randstege (84) gebildet werden, wobei die Randstege (84) dicker als die Gatedielektrika (16, 18) der Schichtenstapel sind.

22. Verfahren nach Anspruch 21, dadurch gekennzeichnet, daß in die Kontaktöffnung leitfähiges Material zum Kontaktieren des Dotierungsgebiets (12) eingebracht wird.

23. Halbleiterbauelement
mit einer Schichtstruktur (81, 82) aus mindestens zwei Halbleiterschichten (32, 34) mit einem dazwischen liegen den Dielektrikum (36), wobei die Halbleiterschichten (32, 34) auf ihren einander abgewandten Seite jeweils von einer dielektrischen Schicht (30, 38) bedeckt sind, welche die Halbleiterschichten (32, 34) von leitfähigen Gebieten (21, 22, 40) trennen; und
mit einer Steuerelektrode (41, 42), die an einer zumindest von den Halbleiterschichten (32, 34) und dem Dielektrikum (38) gebildeten Stirnfläche der Schichtstruktur unter Zwi schenlage einer Isolationsschicht (44, 46) angeordnet ist und einen Stromfluß durch die Schichtstruktur steuert;
dadurch gekennzeichnet, daß
das Dielektrikum (36) aus Oxynitrid und die dielektrischen Schichten (30, 38) aus Siliziumnitrid bestehen.

24. Halbleiterbauelement nach Anspruch 23, dadurch gekennzeichnet, daß die zwei Halbleiterschichten (32, 34) als intrinsisch leiten de oder schwach dotierte Polysiliziumschichten ausgebildet sind.

25. Verfahren zum Herstellen eines Halbleiterbauelements mit den Schritten:

a) ein Substrat (10) mit einem leitfähigen Gebiet (52) wird bereitgestellt;
b) eine Halbleiterschicht (56) und eine Nitridschicht (58) werden aufgebracht;
c) die Nitridschicht (58) wird thermisch oxidiert und dabei in eine Oxynitridschicht (58) umgewandelt;
d) auf die Oxynitridschicht (58) wird eine weitere Halblei terschicht (60) aufgebracht;
e) auf der Halbleiterschicht (60) wird ein weiteres leitfähi ges Gebiet (64) gebildet;
f) auf das weitere leitfähige Gebiet (64) wird zumindest eine Maske (68, 78) aufgebracht und alle zuvor aufgebrachten Schichten zumindest bis zum leitfähigen Gebiet unter Ver wendung der Maske geätzt, so daß eine Schichtstruktur (81, 82) mit zumindest einer Stirnfläche entsteht; und
g) auf dieser Stirnfläche wird eine Isolationsschicht (44, 46) und eine Steuerelektrode (41, 42) gebildet.

26. Verfahren nach Anspruch 25, dadurch gekennzeichnet, daß die Schritte b) und c) mehrfach wiederholt werden.

27. Verfahren nach Anspruch 25 oder 26, dadurch gekennzeichnet, daß
die leitfähig Gebiet (52) als dotierte Polysiliziumschicht ausgebildet wird, die nach ihrer Bildung thermisch nitri diert wird, so daß die Polysiliziumschicht von einer Sili ziumnitridschicht (54) bedeckt ist,
die Halbleiterschichten (56, 60) aus intrinsischem oder im Vergleich zu den leitfähigen Gebieten (52, 64) schwach do tiertem Polysilizium bestehen und die weitere Halbleiter schicht (60) thermisch nitridiert wird, so daß sie von ei ner Siliziumnitridschicht (62) bedeckt ist, und
das weitere leitfähige Gebiet (64) als dotierte Polysili ziumschicht ausgebildet wird.