-
Die vorliegende Erfindung betrifft
eine Speicherzellenanordnung, bei der eine Ausdiffusion von Dotierstoff
aus Bitleitungen zumindest weitgehend vermieden ist.
-
Ein Speicherzellenfeld stellt eine
matrixartige Anordnung von Speichertransistoren dar, bei denen jeweils
an einer Oberseite eines Halbleiterkörpers oder Substrates ein Kanalbereich
zwischen Source-/Drain-Bereichen vorhanden ist. Der Kanalbereich wird.
mittels einer Gate-Elektrode angesteuert, die von dem Kanalbereich
durch ein Gate-Dielektrikum getrennt ist.
-
In dem Gate-Dielektrikum ist eine
Speicherschicht vorhanden, die für
das Programmieren der jeweiligen Speicherzelle vorgesehen ist. Eine
solche Speicherschicht kann zum Beispiel eine elektrisch leitfähige Schicht
sein, die entsprechend einem Floating-Gate angeordnet ist, oder
eine für
Charge-Trapping heißer
Elektronen aus dem Kanal (CHE) vorgesehene Speicherschichtfolge,
zum Beispiel eine Oxid-Nitrid-Oxid-Schichtfolge (ONO-Schichtfolge).
-
Die Gate-Elektroden sind zeilenweise
durch parallel und im Abstand zueinander angeordnete Wortleitungen
verbunden; die Source-/Drain-Bereiche sind spaltenweise durch parallel
und im Abstand zueinander angeordnete Bitleitungen miteinander verbunden.
Die Wortleitungen sind vorzugsweise elektrisch leitfähige Streifen
auf der Oberseite der Anordnung. Als Bitleitungen sind so genannte
vergrabene Bitleitungen geeignet, die als streifenförmige dotierte
Bereiche in dem Halbleitermaterial ausgebildet sind. Diese vergrabenen
Bitleitungen verbinden somit unmittelbar die auch als dotierte Bereiche ausgebildeten
Source-/Drain-Bereiche miteinander, die insbesondere jeweilige Anteile
der vergrabenen Bitleitungen darstellen können.
-
Da zur Herstellung dieser Bitleitungen
Dotierstoff in das Halbleitermaterial eingebracht wird und dieser
Dotierstoff in nachfolgenden Temperschritten des Herstellungsprozesses
der Speicherzellenanordnung aus dem ursprünglichen Bereich ausdiffundiert,
tritt das Problem auf, dass diese Strukturierung der Speicherzellenanordnung
nicht auf beliebig kleine Abmessungen reduziert werden kann. Üblicherweise
folgen auf die Ausbildung der vergrabenen Bitleitungen Prozessschritte,
die bei Prozesstemperaturen von mehr als 600°C durchgeführt werden, z. B. Oxidationen,
Abscheidung von Polysilizium und Ausheilen von Implantaten zur Aktivierung
der Dotierungen. Die dabei auftretende thermische Belastung führt zu einer
Ausdiffusion der Dotierstoffe der Bitleitungen, die das ursprüngliche
Dotierstoffprofil verschmieren und die betreffenden Bereiche vergrößern. Das
setzt einer Skalierung der Struktur zu immer kleineren Abmessungen
hin technische Grenzen. Eine gewünschte
Einstellung des Dotierstoffprofils, insbesondere im Bereich des pn-Überganges
der Source-/Drain-Bereiche zur dotierten Wanne des Halbleiterkörpers hin,
ist nur in Grenzen möglich;
ein abrupter Übergang
der Dotierstoffkonzentration lässt
sich nicht realisieren.
-
Um eine kleine Strukturbreite eines
derartigen Speicherzellenfeldes zu ermöglichen, die in oder unter
der Größenordnung
der auftretenden Ausdiffusion der Dotierstoffatome aus den vergrabenen
Bitleitungen liegt, können
die einzelnen Speicherzellen als Grabentransistoren ausgebildet
werden. Bei derartigen Speichertransistoren befindet sich die jeweilige Gate-Elektrode
in einem in dem Halbleitermaterial hergestellten Graben zwischen
den dotierten Source-/Drain-Bereichen. Bei einer derartigen Struktur spielt
nur noch die Ausdiffusion des Dotierstoffes aus den Source-/Drain-Bereichen
nach unten in Richtung des Substrates eine Rolle. Wenn die Gräben ausreichend
tief sind, so dass der Grabenboden tiefer im Substrat liegt als
die Grenze des ausdiffundierten Dotierstoffes, ist bei dem so strukturierten
Speichertransistor zumin dest die laterale, durch Fotolithographie bestimmte
Strukturbreite kleiner ist als die Länge der Ausdiffusion. Damit
lässt sich
eine Verkleinerung der Speicherzellen erreichen, aber das Verschmieren des
Dotierstoffprofils im Bereich des pn-Überganges kann nicht verhindert
werden.
-
In der
DE 42 28 679 A1 ist eine Kontaktstruktur
für einen
Halbleiterspeicher beschrieben, bei der zwischen einem n-Störstellendiffusionsgebiet
und einer als Bitleitung vorgesehenen dotierten polykristallinen
Siliziumschicht ein nitridierter Oxidfilm
4 vorgesehen
ist, der die Diffusion von Dotierstoffatomen aus der polykristallinen
Siliziumschicht in das n-Dotierungsgebiet verhindert.
-
Aufgabe der vorliegenden Erfindung
ist es, ein Speicherzellenfeld mit Bitleitungen aus dotiertem Halbleitermaterial
anzugeben, bei dem die Bitleitungen besser abgegrenzt sind.
-
Diese Aufgabe wird mit dem Speicherzellenfeld
mit den Merkmalen des Anspruches 1 gelöst. Ausgestaltungen ergeben
sich aus den abhängigen Ansprüchen.
-
Bei dem Speicherzellenfeld sind die
Bitleitungen nicht durch Implantationen in den Halbleiterkörper ausgebildet,
sondern durch eine hoch dotierte und streifenförmig strukturierte Schicht
aus Halbleitermaterial, vorzugsweise aus Polysilizium, auf der Oberseite
eines Halbleiterkörpers
oder Substrates. Zwischen diesem für die Bitleitungen vorgesehenen Halbleitermaterial
und dem Halbleitermaterial des Halbleiterkörpers oder Substrates ist eine
dünne Barriereschicht
angebracht, die als Diffusionsbarriere die Ausdiffusion des Dotierstoffes
zumindest weitgehend verhindert.
-
Die Kanalbereiche sind in einer dotierten Wanne
eines ersten Leitfähigkeitstyps
angeordnet. Daran anschließend
befinden sich die Source-/Drain-Bereiche, an die die Bitleitungen
angeschlossen sind. Die Bitleitungen sind für einen zweiten Leitfähigkeitstyp
entgegengesetzten Vorzeichens hoch dotiert und so angeordnet, dass
die Source-/Drain-Bereiche streifenweise elektrisch leitend miteinander
verbunden sind. Zwischen den Bitleitungen und den Source-/Drain-Bereichen
befinden sich Anteile der Barriereschicht. Da die Barriereschicht sehr
dünn ausgebildet
ist, beeinträchtigt
sie die Funktionsweise des Bauelementes nicht.
-
Der wesentliche Bestandteil der Bitleitungen ist
die streifenförmige
dotierte Halbleiterschicht, die sowohl als niederohmige elektrisch
leitende Verbindung als auch als Elektrode von Source bzw. Drain fungiert.
Mit der Barriereschicht wird ein besser abgegrenztes Dotierstoffprofil
erreicht, wobei sich der pn-Übergang
vorzugsweise an oder in der Barriereschicht befindet. Es liegt im
Rahmen der Erfindung, dass Dotierstoffatome der Bitleitungen in
die unterhalb der Barriereschicht vorhandenen Bereiche des Halbleiterkörpers ausdiffundiert
sind. Falls die Speichertransistoren als Grabentransistoren strukturiert sind,
lässt sich
bei dieser Anordnung der Bitleitungen die Grabentiefe gegenüber herkömmlichen
derartigen Speicherzellenfeldern reduzieren.
-
Beim Auslesen der programmierten
Speicherzellen wirkt die Diffusionsbarriere aufgrund der geringen
Dicke der Barriereschicht nicht als elektrische Isolation. Sie wird
von den Ladungsträgern durchtunnelt.
Beim Programmieren bzw. Löschen
ist ein schärfer
begrenztes Dotierstoffprofil zur Optimierung des Programmier- bzw.
Löschvorganges
von Vorteil. Das betrifft insbesondere die Ausgestaltung als Charge-Trapping-Speicherzellen, zum
Beispiel mit ONO-Speicherschichtfolge.
-
Es folgt eine genauere Beschreibung
von Beispielen des Speicherzellenfeldes anhand der 1 und 2.
-
Die 1 zeigt
ein Beispiel des Speicherzellenfeldes mit Grabentransistoren im
Querschnitt.
-
Die 2 zeigt
ein Beispiel des Speicherzellenfeldes mit planaren Speichertransistoren
im Querschnitt.
-
In der 1 ist
im Querschnitt ein Ausschnitt aus einem Speicherzellenfeld mit Grabentransistoren dargestellt.
In einem Halbleiterkörper 1 oder
Substrat aus Halbleitermaterial ist eine für einen ersten Leitfähigkeitstyp,
vorzugsweise für
p-Leitung, dotierte Wanne 2 durch Einbringen von Dotierstoff ausgebildet.
An der Oberseite befinden sich in diesem Ausführungsbeispiel Diffusionsbereiche 3 eines
entgegengesetzten zweiten Leitfähigkeitstyps,
in dem angegebenen Beispiel also n-Leitung. Die Diffusionsbereiche 3 bilden
zumindest einen Anteil der Source-/Drain-Bereiche. An dieser Stelle
sind bei Speichertransistoren gemäß dem Stand der Technik für das der
Wanne 2 entgegengesetzte Vorzeichen der Leitfähigkeit
dotierte Bereiche angeordnet, die jeweils einen Abschnitt der vergrabenen
Bitleitungen bilden.
-
Zwischen den Diffusionsbereichen 3 gemäß diesem
Ausführungsbeispiel
befinden sich parallel zueinander ausgerichtete und im Abstand zueinander
angeordnete Gräben,
deren Wände
mit einem Gate-Dielektrikum 4 versehen sind. Das Gate-Dielektrikum 4 weist
eine Speicherschicht auf, die zumindest zwischen der jeweiligen
in dem Graben angeordneten Gate-Elektrode 6 und den Source-/Drain-Bereichen
vorhanden ist. Die Wände
und der Boden des Grabens bilden den Kanalbereich 5.
-
Bei dieser Anordnung befinden sich
auf den Diffusionsbereichen 3 des zweiten Leitfähigkeitstyps jeweils
Anteile einer dünnen
Barriereschicht 10. Darüber
sind die senkrecht zur Zeichenebene verlaufend streifenförmig ausgebildeten
Bitleitungen 11 angeordnet, die für den zweiten Leitfähigkeitstyp
dotiertes Halbleitermaterial, vorzugsweise Polysilizium, sind.
-
Die Diffusionsbereiche 3 werden
durch Dotierstoffatome erzeugt, die aus dem dotierten Halbleitermaterial
der Bitleitungen 11 durch die Barriereschicht 10 hindurch
in das Halbleitermaterial des Halbleiterkörpers ausdiffundieren. Falls
die Barriereschicht 10 ein Ausdiffundieren des Dotierstoffs
so weitgehend verhindert, dass das Halbleitermaterial der dotierten
Wanne 2 nicht in den entgegengesetzten Leitfähigkeitstyp
umdotiert wird, sind keine Diffusionsbereiche 3 der beschriebenen
Art vorhanden oder feststellbar.
-
Zur Verringerung des elektrischen
Bahnwiderstandes kann auf den eigentlichen Bitleitungen 11 jeweils
mindestens eine weitere streifenförmige Bitleitungsschicht 12 aus
Metall oder einem metallhaltigen Material aufgebracht sein, zum
Beispiel W und/oder WN.
-
Eine dielektrische Abdeckung 13,
zum Beispiel aus Nitrid, sowie dielektrische Spacer 14,
zum Beispiel ebenfalls Nitrid, isolieren die Bitleitungen elektrisch
von den Gate-Elektroden 6 und den Wortleitungen 7 aus
elektrisch leitfähigem
Material. Auf den Wortleitungen 7 kann ebenfalls eine weitere Wortleitungsschicht 8 zur
Verminderung des elektrischen Bahnwiderstandes vorgesehen sein.
Die Wortleitungen werden nach oben durch eine elektrisch isolierende
Passivierung 9 abgedeckt. Wesentlich für die erfindungsgemäße Anordnung
sind die Barriereschicht 10 und die außerhalb des eigentlichen Halbleiterkörpers 1 aufgebrachten
streifenförmigen
Bitleitungen 11 aus hoch dotiertem Halbleitermaterial.
-
In der 2 ist
im Querschnitt ein Ausschnitt aus einem weiteren Ausführungsbeispiel
des Speicherzellenfeldes dargestellt. Die einander entsprechenden
Teile des Speicherzellenfeldes gemäß der 1 und des Speicherzellenfeldes gemäß der 2 sind mit denselben Bezugszeichen
versehen, so dass sich eine Angabe der Einzelheiten der Anordnung
gemäß der 2 erübrigt. Auch bei dem Ausführungsbeispiel
gemäß der 2 sind die Barriereschicht 10 und
die oberseitig aufgebrachten Bitleitungen 11 aus hoch dotiertem
Halbleitermaterial vorhanden.
-
Bei dem Ausführungsbeispiel gemäß der 2 sind die Gate-Elektroden 6 separat
von den Wortleitungen 7 gezeichnet, um anzudeuten, dass die
Gate-Elektroden 6 ein Material sein können, das von dem Material
der Wortleitungen 7 verschieden ist. Das gilt auch für das Ausführungsbeispiel
gemäß der 1.
-
Die Barriereschicht 10 kann,
insbesondere bei Verwendung von Polysilizium für die Bitleitungen 11,
ein Siliziumoxid, insbesondere Siliziumdioxid sein, das eine typische
Dicke von einer oder wenigen Atomlagen besitzt und bevorzugt als
Native-Oxide oder als thermisches Oxid hergestellt wird. Für die Barriereschicht
kommt auch ein Siliziumnitrid in Frage, insbesondere Si3N4, mit einer typischen Dicke von ebenfalls
einer oder wenigen Atomlagen, hergestellt bevorzugt in einem RTN-Schritt.
Ein weiteres bevorzugt geeignetes Material für die Barriereschicht ist Al2O3, das vorzugsweise
durch ALD/ALCVD in einer oder wenigen Atomlagen hergestellt wird.
-
Bei der Herstellung kann das Speicherzellenfeld
auf einem Wafer zunächst
in einer an sich bekannten Weise durch eine STI-Isolation (shallow trench isolation)
begrenzt werden. Die Barriereschicht 10 wird vorzugsweise
ganzflächig
auf einer einkristallinen Wafer-Oberfläche aufgebracht, in der durch
eine geeignete Dotierung, bevorzugt eine p-Dotierung, eine Wanne 2 hergestellt
ist. Eine p-Dotierung kann in Silizium durch Implantation von Bor und/oder
Indium erzeugt werden.
-
Es folgt die Abscheidung des Halbleitermateriales,
das für
die Bitleitungen 11 vorgesehen ist, vorzugsweise eine Polysiliziumschicht
in einer typischen Dicke von etwa 40 nm. Dieses Halbleitermaterial
wird hoch für
den entgegengesetzten Leitfähigkeitstyp
dotiert, bei p-Wannen demnach n-leitend. Polysilizium kann zum Beispiel
mit Arsen n-leitend dotiert werden, wobei die Dotierstoffkonzentration
typisch bei etwa 5 × 1020 cm–3 liegt . Dabei ist
es günstig,
wenn das Material der Bitleitungen kurz nach der Herstellung der Barriereschicht 10 aufgebracht
wird.
-
Zur Verbesserung der Bitleitungen
können dann
noch weitere Bitleitungsschichten abgeschieden werden, zum Beispiel
5 nm WN und zum Beispiel 30 nm W. Insbesondere sind Abscheidungen
von metallhaltigen Schichten geeignet, mit denen die elektrischen
Bahnwiderstände
der Bitleitungen reduziert werden kön nen. Dabei sind hochtemperaturfeste
(refractory) Metalle besonders geeignet. Das sind insbesondere WSix oder Schichtstapel aus WN und W oder TiN
oder TaN. Derartige Materialien überstehen die
hohen Prozesstemperaturen von bis zu typisch 1000°C.
-
Danach wird noch eine Schicht abgeschieden,
die die Bitleitungen von den nachher aufzubringenden Wortleitungen
elektrisch isoliert und vorzugsweise ein Material ist, das als Hartmaske
für das Strukturieren
der Bitleitungen geeignet ist. Als ein solches Material ist insbesondere
ein Nitrid des Halbleitermateriales, insbesondere Si3N4 geeignet. Diese Schicht wird fotolithographisch
strukturiert und anschließend
als Hartmaske zum Strukturieren der darunter abgeschiedenen Schichten
zu den streifenförmig
und parallel zueinander verlaufenden Bitleitungen verwendet.
-
Bei der Herstellung von Grabentransistoren kann
direkt in das Halbleitermaterial hinein geätzt werden, um die Gräben auszubilden.
Vorzugsweise werden jedoch vor der eigentlichen Grabenätzung die
in der 1 eingezeichneten
Spacer 14 hergestellt, die den Bitleitungsstapel seitlich
elektrisch isolieren und die Grabenbreite etwas verringern. Diese Spacer
können
ebenfalls aus Nitrid hergestellt werden, was in einer an sich bekannten
Weise geschieht, indem zunächst
das Material der Spacer ganzflächig
konform abgeschieden und anschließend anisotrop rückgeätzt wird.
Zum Ätzen
der Gräben
ist insbesondere RIE (reactive ion etching) geeignet. Es wird dann
auf die Wände
der Gräben
das Gate-Dielektrikum mit der Speicherschicht aufgebracht. Dafür ist insbesondere
eine für
Charge-Trapping-Speicherzellen
geeignete Schichtfolge bevorzugt, zum Beispiel eine Oxid-Nitrid-Oxid-Schichtfolge.
Eine solche Schichtfolge dient dem Programmieren der Speicherzelle
durch Einfangen (Trapping) heißer
Elektronen aus dem Kanalbereich. Die die eigentliche Speicherschicht
begrenzenden Oxidschichten können
durch Abscheideprozesse oder auch direkt durch thermische Oxidation
hergestellt werden.
-
Es wird dann das Material der Gate-Elektroden
6, zum Beispiel dotiertes Polysilizium, in die Gräben abgeschieden.
Die Gräben
werden vorzugsweise ganz mit diesem Material gefüllt, so dass auch eine Schicht
auf der Oberseite der Bitleitungsstapel gebildet wird, die anschließend zu
den Wortleitungen 7 strukturiert werden kann. Auf das Polysilizium
kann eine Schichtfolge aus WN/W oder WSix aufgebracht werden.
Die Gate-Elektroden
können
auch aus Metall oder einem metallhaltigen Material hergestellt werden.
Das ist von anderen Speicherzellenfeldern an sich bekannt. Die Wortleitungen
werden dann streifenförmig
quer zu den Bitleitungen verlaufend strukturiert. Es schließen sich übliche Verfahrensschritte
für die
Ansteuerperipherie und die Verdrahtung an.
-
Das Ausführungsbeispiel gemäß der 2 kann alternativ so hergestellt
werden, dass auf die Wafer-Oberseite nach der Implantation der Wannen ganzflächig die
Speicherschichtfolge, insbesondere eine ONO-Schichtfolge, aufgebracht
wird. Es wird dann eine Hilfsschicht ganzflächig aufgebracht, die unter
Verwendung einer Maske zu streifenförmigen Anteilen im Bereich
der herzustellenden Bitleitungen strukturiert wird.
-
An den Flanken dieser verbleibenden
streifenförmigen
Anteile werden die in der 2 eingezeichneten
Sparer 14 hergestellt. In die Öffnungen zwischen den Sparern
wird dann das Material der Barriereschicht 10, der Bitleitungen 11 und
eventuell weiterer Bitleitungsschichten 12 sowie einer
elektrisch isolierenden Abdeckung 13 abgeschieden. Die Bitleitungen
sind damit nach außen
bereits elektrisch isoliert.
-
Nach dem Entfernen der Hilfsschicht
können dann
die jetzt freigelegten Bereiche der Speicherschichtfolge mit den
Gate-Elektroden
versehen werden. Das geschieht auch hier vorzugsweise durch Abscheiden
hoch dotierten Polysiliziums. Es folgt die Abscheidung der übrigen für die Wortleitungen
vorgesehenen Schichten. Eine elektrisch isolierende Passivierung 9 wird
vorzugsweise nach der streifenförmigen
Strukturierung der Wortleitungen 7 und weiteren Wortleitungsschichten 8 aufgebracht,
so dass die Oberfläche
planarisiert wird.
-
- 1
- Halbleiterkörper
- 2
- Wanne
- 3
- Diffusionsbereich
- 4
- Gate-Dielektrikum
- 5
- Kanalbereich
- 6
- Gate-Elektrode
- 7
- Wortleitung
- 8
- weitere
Wortleitungsschicht
- 9
- Passivierung
- 10
- Barriereschicht
- 11
- Bitleitung
- 12
- weitere
Bitleitungsschicht
- 13
- Abdeckung
- 14
- Spacer