DE102006023439B4

DE102006023439B4 - Halbleiterspeicherbauelement und Herstellungsverfahren für das Halbleiterspeicherbauelement

Info

Publication number: DE102006023439B4
Application number: DE102006023439A
Authority: DE
Inventors: Josef Dr. Willer
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2006-05-08
Filing date: 2006-05-18
Publication date: 2008-01-24
Anticipated expiration: 2026-05-19
Also published as: DE102006023439A1; US20070257293A1

Abstract

Halbleiterspeicherbauelement mit
einem Substrat (1) mit einer Hauptseite,
einer Anordnung paralleler Gräben (16) an der Hauptseite,
einer Speicherschicht (4), die auf Seitenwänden der Gräben (16) angeordnet ist,
Gate-Elektroden (6) in den Gräben,
vergrabenen Bitleitungen, die als dotierte Bereiche zwischen benachbarten Gräben ausgebildet sind,
wobei die vergrabenen Bitleitungen an Seitenwände der Gräben anstoßen und Oberseiten aufweisen,
wobei die Oberseiten der vergrabenen Bitleitungen in einem vorgegebenen Abstand von dem Boden der Gräben angeordnet sind und
wobei Source-/Drain-Bereiche (7) durch Abschnitte der vergrabenen Bitleitungen gebildet sind, und
Wortleitungsstapeln (11), die an der Hauptseite des Substrats (1) im Abstand zu den Oberseiten der Source-/Drain-Bereiche (7) quer zu den vergrabenen Bitleitungen angeordnet sind und jeweils Zeilen von Gate-Elektroden (6) kontaktieren,
dadurch gekennzeichnet, dass
an den Oberseiten der vergrabenen Bitleitungen Zwischenschichten (9) angeordnet sind,
auf den Zwischenschichten (9) jeweils zwischen oberen Anteilen zweier benachbarter...

Description

Die vorliegende Erfindung betrifft integrierte Halbleiterspeicherbauelemente, insbesondere Charge-Trapping-Speicherbauelemente.
Halbleiterspeicherbauelemente haben eine Anordnung von Speicherzellen, die derart angeordnet sind, dass sie über Bitleitungen und Wortleitungen unter Verwendung einer Logikschaltung adressiert werden können. Die Adressierungsschaltung, die üblicherweise als CMOS-Logikschaltung realisiert wird, ist in einem peripheren Bereich der Bauelementoberseite angeordnet. Die CMOS-Komponenten sind Transistoren, deren Strukturen von der Struktur der Speicherzellentransistoren differieren. Nichtsdestoweniger ist es wichtig, dass das Bauelement einschließlich aller integrierten Transistorstrukturen in demselben Herstellungsprozess hergestellt werden kann. Die Abmessungen der Bauelemente werden verkleinert, um von einer Chipgeneration zur nächsten eine Miniaturisierung zu erreichen.
Nicht-flüchtige Speicherzellen, die elektrisch programmierbar und löschbar sind, können als Charge-Trapping-Speicherzellen realisiert werden, die eine Speicherschichtfolge dielektrischer Materialien aufweisen. Eine Speicherschicht, die für Charge-Trapping geeignet ist, ist zwischen oberen und unteren Begrenzungsschichten aus dielektrischem Material angeordnet, das eine größere Energiebandlücke aufweist als die Speicherschicht. Die Speicherschichtfolge ist zwischen einem Kanalbereich in einem Halbleiterkörper und einer Gate-Elektrode angeordnet, die vorgesehen ist, um den Kanal mittels einer angelegten elektrischen Spannung zu steuern.
In dem Programmierprozess werden Ladungsträger in dem Kanalbereich veranlasst, die untere Begrenzungsschicht zu durchdringen, und werden in der Speicherschicht gefangen. Die gefangenen Ladungsträger verändern die Schwellenspannung der Zelltransistorstruktur. Verschiedene Programmierzustände können durch Anlegen geeigneter Lesespannungen gelesen werden. Beispiele für Charge-Trapping-Speicherzellen sind die SONOS-Speicherzellen, bei denen die Begrenzungsschichten Oxid sind und die Speicherschicht ein Nitrid des Halbleitermaterials, üblicherweise Silizium, ist.
Die Speicherschicht kann mit einem anderen dielektrischen Material ersetzt werden, vorausgesetzt, die Energiebandlücke ist kleiner als die Energiebandlücke der Begrenzungsschichten. Die Differenz in den Energiebandlücken sollte möglichst groß sein, um einen guten Ladungsträgereinschluss und damit einen guten Datenerhalt sicherzustellen. Wenn Siliziumdioxid als Begrenzungsschicht verwendet wird, kann die Speicherschicht Tantaloxid, Hafniumoxid, Titanoxid, Zirkoniumoxid oder Aluminiumoxid sein. Auch intrinsisch leitendes (nicht dotiertes) Silizium kann als Material der Speicherschicht verwendet werden.
In der US 2002 0024092 A1 und der DE 100 39 441 A1 sind eine Speicherzelle mit Grabentransistor, eine damit gebildete Speicherzellenanordnung und ein zugehöriges Herstellungsverfahren beschreiben. Jede Speicherzelle ist ein Speichertransistor, der an einer Oberseite eines Halbleiterkörpers mit einer Gate-Elektrode versehen ist, die in einem Graben zwischen einem Source-Bereich und einem Drain-Bereich angeordnet ist, die in dem Halbleitermaterial ausgebildet sind. Die Gate-Elektrode ist von dem Halbleitermaterial durch dielektrisches Material getrennt. Zwischen dem Source-Bereich und der Gate-Elektrode und zwischen dem Drain-Bereich und der Gate-Elektrode ist eine Oxid-Nitrid-Oxid-Schichtfolge vorhanden, die für das Einfangen von Ladungsträgern an Source und Drain vorgesehen ist.
Aufgabe der vorliegenden Erfindung ist es, ein Halbleiterspeicherbauelement mit Grabenspeicherzellen anzugeben, das auf besonders einfache Weise zusammen mit Ansteuerbauelementen integriert werden kann. Außerdem soll ein zugehöriges Herstellungsverfahren angegeben werden.
Diese Aufgabe wird mit dem Halbleiterspeicherbauelement mit den Merkmalen des Anspruchs 1 bzw. mit dem Herstellungsverfahren mit den Merkmalen des Anspruchs 5 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.
Das Halbleiterspeicherbauelement weist ein Substrat mit einer Hauptseite auf, auf der parallele Gräben angeordnet sind. Eine Speicherschicht ist an den Seitenwänden der Gräben angeordnet, und Gate-Elektroden sind in den Gräben angeordnet. Vergrabene Bitleitungen sind als dotierte Bereiche zwischen benachbarten Gräben gebildet. Die vergrabenen Bitleitungen grenzen an die Seitenwände der Gräben an und besitzen obere Oberflächen, die in einem vorgegebenen Abstand von dem Boden der Gräben angeordnet sind. Source-/Drain-Bereiche werden durch Abschnitte der vergrabenen Bitleitungen gebildet.
Eine Ausgestaltung des Halbleiterspeicherbauelements weist eine Anordnung paralleler Gräben an der Hauptseite des Substrats auf sowie eine Speicherschicht oder vorzugsweise eine Speicherschichtfolge, die zumindest an den Seitenwänden der Gräben angeordnet ist, und Gate-Elektroden, die in den Gräben angeordnet sind. Die vergrabenen Bitleitungen, einschließlich Source-/Drain-Bereichen, sind als dotierte Bereiche zwischen benachbarten Gräben ausgebildet und stoßen an die Seitenwände der Gräben an. Die Substrathauptseite ist in einem vorgegebenen Abstand von dem Boden der Gräben angeordnet. Die Wortleitungsstapel kontaktieren die Gate-Elektroden oberseitig und sind an der Hauptseite des Substrats angeordnet, um Zeilen von Gate-Elektroden quer zu den vergrabenen Bitleitungen zu kontaktieren. Die Wortleitungsstapel sind in einem Abstand von der Oberseite der Source-/Drain-Bereiche angeordnet.
In einem Ausführungsbeispiel können die vergrabenen Bitleitungen mit einer Metallisierung versehen sein, die durch ein Salizid (self-aligned silicide) oder ein Metallsilizid gebildet sind. Bei besonders bevorzugten Ausführungsbeispielen ist die Speicherschicht ein dielektrisches Material, das für Charge-Trapping geeignet ist.
Das Verfahren zur Herstellung der Speicherbauelemente umfasst die Schritte, ein Halbleitersubstrat mit einer Hauptseite bereitzustellen und parallele Gräben in einem Abstand zueinander in diese Hauptseite zu ätzen. Eine Speicherschichtfolge, die für Charge-Trapping geeignet ist, wird zumindest auf die Seitenwände der Gräben aufgebracht. Ein elektrisch leitfähiges Material wird in die Gräben eingebracht. Eine Implantation von Dotierstoffatomen in die Hauptseite wird zwischen den Gräben eingebracht. Vergrabene Bitleitungen werden gebildet, die untere PN-Übergänge (junctions) oberhalb der Böden der Gräben aufweisen. Wortleitungsstapel werden quer zu den vergrabenen Bitleitungen angeordnet. Das elektrisch leitfähige Material in den Gräben wird zu Gate-Elektroden, vorzugsweise selbstjustiert zu den Wortleitungen, strukturiert.
Die Speicherschichtfolge wird vorzugsweise so gewählt, dass sie für Charge-Trapping geeignet ist. Das elektrisch leitfähige Material in den Gräben kann Polysilizium sein und kann mit einer Verkapselung bedeckt werden, die vorzugsweise aus Oxid gebildet wird. Eine elektrisch leitfähige Schicht kann auf vergrabenen Bitleitungen aufgebracht werden, vorzugsweise ein Metallsilizid oder -salizid.
Eine bevorzugte Ausführungsform des Verfahrens umfasst die Verfahrensschritte, ein Gate-Dielektrikum auf der Hauptseite aufzubringen, eine Gate-Schicht auf das Gate-Dielektrikum aufzubringen, eine erste Hartmaske auf die Gate-Schicht aufzubringen, parallele Gräben in einen Bereich der Hauptseite zu ätzen, eine Speicherschichtfolge, vorzugsweise aus dielektrischen Materialien, zumindest auf die Seitenwände der Gräben aufzubringen, elektrisch leitfähiges Polysilizium in den Gräben zu bilden, eine Verkapselung des Polysiliziums durch Oxid zu bilden, eine zweite Hartmaske aufzubringen, die den besagten Bereich der Hauptseite frei lässt, die erste Hartmaske und die Gate-Schicht in dem Bereich selektiv zu der zweiten Hartmaske zu entfernen, eine Implantation von Dotierstoffatomen durchzuführen, die zweite Hartmaske selektiv zu der ersten Hartmaske zu entfernen, eine elektrisch isolierende Schicht aufzubringen, das Polysilizium in den Gräben freizulegen und die erste Hartmaske zu entfernen.
Die erste Hartmaske wird vorzugsweise ausgebildet, um eine Adressierperipherie zu bedecken. Sie kann Nitrid sein. Die zweite Hartmaske kann Kohlenstoff sein. Die Speicherschichtfolge wird vorzugsweise so aufgebracht, dass sie zumindest ein für Charge-Trapping geeignetes dielektrisches Material umfasst.
Es ist besonders vorteilhaft, eine Schichtfolge, die für die Gate-Elektroden und Leiter einer peripheren Schaltung vorgesehen ist, auch als Maske im Bereich der Speicherzellenanordnung aufzubringen. Das ermöglicht es, die Oberfläche des Bauelements während der gesamten Herstellung eben zu halten und auf diese Weise die Herstellungstoleranzen beim Erzielen einer vorgegebenen Position der unteren Source-/Drain-Junctions zu reduzieren.
Es folgt eine genauere Beschreibung von Beispielen des Bauelements und des Herstellungsverfahrens anhand der Figuren.
Die 1 zeigt eine perspektivische Schnittansicht eines Ausführungsbeispiels des Halbleiterbauelements.
Die 2 zeigt einen Querschnitt eines Zwischenprodukts des Herstellungsverfahrens.
Die 3 zeigt einen Querschnitt eines Zwischenprodukts nach dem Aufbringen einer Speicherschichtfolge.
Die 4 zeigt einen Querschnitt gemäß der 3 nach der Bildung von Gate-Elektroden und einer Verkapselung.
Die 5 zeigt einen Querschnitt gemäß der 4 nach dem Ausbilden von Source-/Drain-Bereichen.
Die 6 zeigt einen Querschnitt gemäß der 5 für ein anderes Ausführungsbeispiel.
Die 7 zeigt einen Querschnitt gemäß der 5 nach dem Aufbringen einer Isolationsschicht.
8 zeigt einen Querschnitt gemäß der 7 nach dem Aufbringen von Wortleitungsschichten.
Die 1 zeigt eine perspektivische Schnittansicht auf ein Ausführungsbeispiel des Halbleiterspeicherbauelements. Ein Substrat 1 aus Halbleitermaterial ist mit einer dotierten Wanne des entgegengesetzten Typs der Leitfähigkeit versehen. Die Substratoberseite 8 ist mit parallelen Gräben versehen, die Seitenwände und Böden aufweisen. Eine Speicherschichtfolge ist auf innere Flächen der Gräben aufgebracht und umfasst eine untere Begrenzungsschicht 3, eine Speicherschicht 4 und eine obere Begrenzungsschicht 5. Die Speicherschicht kann insbesondere ein dielektrisches Material sein, das für Charge-Trapping geeignet ist. Falls die Speicherschicht 4 z. B. Nitrid ist, können die untere Begrenzungsschicht 3 und die obere Begrenzungsschicht 5 Oxid sein. Die Speicherschicht 4 braucht nicht die gesamten Grabenböden einzunehmen. Es genügt, wenn die Speicherschicht 4 an den Kanalenden vorhanden ist, wo die Speicherung stattfindet. Eine Gate-Elektrode 6 ist in den Gräben für jede Speicherzelle getrennt angeordnet. Source-/Drain-Bereiche 7 sind als dotierte Bereiche in einer vorgegebenen Tiefe unterhalb der Substratoberseite 8 ausgebildet und vorzugsweise als Abschnitte vergrabener Bitleitungen durch streifenförmige dotierte Bereiche gebildet. Die Kanäle der Transistorstrukturen sind am Boden der Gräben zwischen unteren Junctions 12 der Source-/Drain-Bereiche 7 angeordnet. Die Substratoberseite 8 trägt eine Zwischenschicht 9, die z. B. Oxid sein kann. Die Zwischenschicht 9 kann durch eine Metallisierung ersetzt sein, die vorgesehen ist, um den Bahnwiderstand der vergrabenen Bitleitungen zu reduzieren. Eine Isolationsschicht 10 ist über der Zwischenschicht 9 oder der Metallisierung zwischen den Gate-Elektroden, die in benachbarten Gräben vorhanden sind, angeordnet. Wortleitungsstapel 11 sind in diesem Beispiel durch eine erste Wortleitungsschicht 11a, eine zweite Wortleitungsschicht 11b und eine Wortleitungsisolation 11c gebildet.
Die 2 zeigt einen Querschnitt eines Zwischenprodukts des Herstellungsverfahrens. Das Substrat 1 kann mit einer Wannenimplantation versehen sein, die in der 2 nicht dargestellt ist. Die Zwischenschicht 9 aus dielektrischem Material, die als Gate-Dielektrikum für Transistorstrukturen einer peripheren Schaltung vorgesehen werden kann, wird auf der Substratoberseite gebildet. Eine Gate-Schicht 13, z. B. amorphes Silizium, wird auf die Zwischenschicht 9 aufgebracht. Eine erste Hartmaske 14 wird vorzugsweise aus Nitrid gebildet. Die 2 zeigt zusätzlich die Schicht einer zweiten Hartmaske 15, die in weiteren Verfahrensschritten aufgebracht wird.
Wie in der 3 gezeigt, wird die erste Hartmaske 14 verwendet, um parallele Gräben 16 in die Gate-Schicht 13, die Zwischenschicht 9 und das Substrat 1 zu ätzen. Die Gräben werden vorzugsweise mittels RIE (reactive ion etching) geätzt. Ein Opferoxid kann dann gewachsen und entfernt werden, um die Halbleiteroberfläche zu verbessern. Eine Speicherschichtfolge wird vorzugsweise als Oxid-Nitrid-Oxid-Schichtfolge oder eine beliebige andere Schichtfolge dielektrischer Materialien, die für Charge-Trapping geeignet sind, aufgebracht. Zu diesem Zweck wird ein Basisoxid typisch etwa 3 nm bis 4 nm dick gewachsen, das die untere Begrenzungsschicht 3 bildet. Die Speicherschicht 4 kann dann mittels LPCVD (lowpressure chemical vapor deposition) als eine Nitridschicht mit einer typischen Dicke von etwa 6 nm abgeschieden werden. Die Speicherschicht 4 kann anschließend von Abschnitten des Kanals entfernt werden. Die obere Begrenzungsschicht 5 kann als Hochtemperaturoxid gebildet werden, worauf eine nasschemische Ausheilung folgt.
Wie in der 4 gezeigt, werden Gate-Elektroden 6, z. B. aus amorphem Silizium, das insbesondere für p⁺-Leitfähigkeit dotiert werden kann, in den Gräben gebildet. Das Silizium wird ausheilt, und die Oberfläche wird durch chemisch-mechanisches Polieren planarisiert. Eine Verkapselung 17 wird dann gebildet, um die Gate-Elektroden 6 zu isolieren. Die Verkapselung 17 kann durch ein Wachsen eines thermischen Oxids gebildet werden. Statt dessen kann eine Aussparung in das Silizium geätzt werden und ein Oxid durch CVD (chemical vapor deposition) abgeschieden werden, um eine dickere Oxidschicht zu erhalten. Die zweite Hartmaske 15 wird dann aufgebracht, um die Oberfläche des Substrats mit Ausnahme einer Öffnung im Bereich der Speicherzellenanordnung zu bedecken. Die zweite Hartmaske 15 kann eine Kohlenstoffhartmaske sein. Die erste Hartmaske 14 und die Gate-Schicht 13 werden in den Zwischenräumen zwischen benachbarten Gate-Elektroden 6 der Speicherzellen entfernt, wo die Zwischenschicht 9 freigelegt wird.
Die 5 zeigt die Struktur, die man auf diese Weise erhält. Die vergrabenen Bitleitungen, einschließlich der Source-/Drain-Bereiche 7, werden dann durch eine Implantation eines Dotierstoffs gebildet. Die Junctions 12 der Source-/Drain-Bereiche 7 sind in der 5 mit gestrichelten Linien angedeutet. Die Junctions 12 werden vorzugsweise an unteren Abschnitten der Seitenwände der Gräben, direkt oberhalb der Krümmung der Böden oder bereits in äußeren Bereichen der Krümmung, angeordnet. Weitere Verfahrensschritte können eine Diffusion des Dotierstoffs tiefer hinein in das Substrat bewirken, sodass die Junctions 12 die Position, die typisch in der 1 dargestellt ist, erreichen, wo die unteren Source-/Drain-Junctions 12 an der Krümmung der Grabenböden lokalisiert sind. Der Leitfähigkeitstyp der Source-/Drain-Bereiche 7 kann n⁺ sein, wenn die Wanne 2 für p-Leitfähigkeit dotiert ist. Die Zwischenschicht 9 kann auf der Oberseite des Halbleitersubstrats verbleiben oder kann vor der Implantation entfernt werden.
Die 6 zeigt eine andere Ausführungsform, bei der die Zwischenschicht durch eine Metallisierung 18 ersetzt wird, die dafür vorgesehen ist, den Bahnwiderstand der vergrabenen Bitleitungen zu reduzieren. Die Metallisierung 18 kann durch einen Salizidprozess (self-aligned silicide) gebildet werden. Statt dessen kann Silizid abgeschieden, planarisiert und auf die gewünschte Schichtdicke rückgeätzt werden.
Wie in der 7 gezeigt, wird eine Isolationsschicht 10 zwischen die Gate-Elektroden 6 aufgebracht. Die Isolationsschicht 10 kann ein abgeschiedenes CDV-Oxid sein. Die Isolationsschicht 10 und die Verkapselung 17 werden rückgeätzt, bis die obere Oberfläche der Gate-Elektroden 6 freigelegt ist. Die Hartmasken 14, 15 werden entfernt. Falls die erste Hartmaske 14 Nitrid ist, kann sie selektiv bezüglich des Oxids der Isolationsschicht 10 und der Verkapselung 17 entfernt werden. Nach einer Planarisierung der Oberfläche können die Schichten, die für die Wortleitungen vorgesehen sind, aufgebracht werden.
Die 8 zeigt ein Beispiel mit einer Wortleitungsschichtfolge, die eine erste Wortleitungsschicht 11a, die z. B. Polysilizium sein kann, umfasst. Eine zweite Wortleitungsschicht 11b kann aus einem Metall wie Wolfram oder WN gebildet sein. Der Wortleitungsstapel wird oberseitig durch eine Wortleitungsisolation 11c, z. B. ein Nitrid isoliert. Der Wortleitungsstapel wird strukturiert, und im Zuge des Strukturierungsprozesses wird das Material der Gate-Elektroden in die Gate-Elektroden 6 der einzelnen Speicherzellen getrennt. Auf diese Weise wird die Gate-Elektrode selbstjustiert zu den Wortleitungen geätzt. Auf diese Weise wird die in der 1 wiedergegebene Struktur erhalten.
Diese Erfindung kann auf kontaktlose Typen von Zellen-Arrays mit einer Source-/Drain-Teilung (pitch) von typisch 120 nm und einer Wortleitungsteilung von typisch 2F angewendet wer den. Eine geometrische Kanallänge von mehr als 80 nm wird erhalten. Diese Erfindung zielt auf die Integration einer Multibit-Charge-Trapping-Anordnung, die von dem Gate-Oxid, dem Gate-Polysilizium und Hartmaskenschichten der Adressierungsperipherie als Maskenschichten Gebrauch macht. Sowohl die Kanalaussparung als auch die Junction-Implantate haben vorgegebene Abmessungen, die von derselben Substratoberseite aus festgelegt sind. Auf diese Weise werden mögliche Kanallängenvariationen minimiert. Die Masken, die bei der Herstellung der Anordnung von Speicherzellen verwendet werden, dienen als eine Schutzschicht der Peripherie. Der Oxidationsschritt zum Bilden der Verkapselung erlaubt es, die Maskenschichten selektiv zu den Strukturen der Speicherzellenanordnung zu entfernen. Eine selbstjustierte Bildung der Source-/Drain-Junctions und eine Halo-Implantierung können in die Verfahrensschritte nach der Abscheidung der Gate-Elektroden und der Speicherschichtfolge eingeschlossen werden.

1: Substrat
2: Wanne
3: untere Begrenzungsschicht
4: Speicherschicht
5: obere Begrenzungsschicht
6: Gate-Elektrode
7: Source-/Drain-Bereich
8: Substratoberseite
9: Zwischenschicht
10: Isolationsschicht
11: Wortleitungsstapel
11a: erste Wortleitungsschicht
11b: zweite Wortleitungsschicht
11c: Wortleitungsisolation
12: Junction
13: Gate-Schicht
14: erste Hartmaske
15: zweite Hartmaske
16: Graben
17: Verkapselung
18: Metallisierung

Claims

Halbleiterspeicherbauelement mit einem Substrat (1) mit einer Hauptseite, einer Anordnung paralleler Gräben (16) an der Hauptseite, einer Speicherschicht (4), die auf Seitenwänden der Gräben (16) angeordnet ist, Gate-Elektroden (6) in den Gräben, vergrabenen Bitleitungen, die als dotierte Bereiche zwischen benachbarten Gräben ausgebildet sind, wobei die vergrabenen Bitleitungen an Seitenwände der Gräben anstoßen und Oberseiten aufweisen, wobei die Oberseiten der vergrabenen Bitleitungen in einem vorgegebenen Abstand von dem Boden der Gräben angeordnet sind und wobei Source-/Drain-Bereiche (7) durch Abschnitte der vergrabenen Bitleitungen gebildet sind, und Wortleitungsstapeln (11), die an der Hauptseite des Substrats (1) im Abstand zu den Oberseiten der Source-/Drain-Bereiche (7) quer zu den vergrabenen Bitleitungen angeordnet sind und jeweils Zeilen von Gate-Elektroden (6) kontaktieren, dadurch gekennzeichnet, dass an den Oberseiten der vergrabenen Bitleitungen Zwischenschichten (9) angeordnet sind, auf den Zwischenschichten (9) jeweils zwischen oberen Anteilen zweier benachbarter Gate-Elektroden (6) Isolationsschichten (10) vorhanden sind und die Wortleitungsstapel (11) über die Isolationsschichten (10) hinweg verlaufen.
Halbleiterspeicherbauelement nach Anspruch 1, bei dem die vergrabenen Bitleitungen mit einer Metallisierung (18) versehen sind, die die Zwischenschichten (9) bildet.
Halbleiterspeicherbauelement nach Anspruch 2, bei dem die Metallisierung (18) ein Metallsilizid ist.
Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 3, bei dem die Grabenböden mit einer Krümmung versehen sind und die Source-/Drain-Bereiche (7) untere Begrenzungen aufweisen, die im Bereich der Krümmung an die Grabenböden anstoßen.
Verfahren zur Herstellung eines Halbleiterspeicherbauelements, bei dem auf eine Substratoberseite (8) eine Zwischenschicht (9), die als Gate-Dielektrikum vorgesehen ist, und darauf weitere Schichten (13, 14) aufgebracht werden, in der Substratoberseite (8) und den darauf aufgebrachten Schichten (9, 13, 14) parallele Gräben (16) im Abstand zueinander geätzt werden, eine Speicherschichtfolge (3, 4, 5), die für Charge-Trapping geeignet ist, auf die Seitenwände der Gräben (16) aufgebracht wird, ein elektrisch leitfähiges Material in die Gräben (16) eingebracht wird, die weiteren Schichten (13, 14) zwischen den gefüllten Gräben entfernt werden und die Zwischenschicht (9) dort freigelegt wird, eine Implantation von Dotierstoffatomen in die Substratoberleite (8) zwischen den gefüllten Gräben eingebracht wird, vergrabene Bitleitungen ausgebildet werden, die untere Junctions (12) oberhalb der Grabenböden aufweisen, Isolationsschichten (10) zwischen die gefüllten Gräben aufgebracht werden, Wortleitungsstapel (11) quer zu den vergrabenen Bitleitungen angeordnet werden und das elektrisch leitfähige Material in den gefüllten Gräben zu Gate-Elektroden (6) strukturiert wird.
Verfahren nach Anspruch 5, bei dem Polysilizium als elektrisch leitfähiges Material in die Gräben (16) eingebracht wird.
Verfahren nach Anspruch 6, bei dem das Polysilizium durch Bildung eines Oxids verkapselt wird, bevor die weiteren Schichten (13, 14) zwischen den gefüllten Gräben entfernt werden.
Verfahren nach einem der Ansprüche 5 bis 7, bei dem auf den vergrabenen Bitleitungen eine elektrisch leitfähige Schicht gebildet wird.
Verfahren nach Anspruch 8, bei dem die elektrisch leitfähige Schicht als Metallsilizid hergestellt wird.
Verfahren nach Anspruch 8, bei dem die elektrisch leitfähige Schicht als Metallsalizid hergestellt wird.
Verfahren nach einem der Ansprüche 5 bis 10, bei dem auf die Zwischenschicht (9) eine Gate-Schicht (13) aufgebracht wird, auf die Gate-Schicht (13) eine erste Hartmaske (14) aufgebracht wird, die Gräben (16) geätzt werden und die Speicherschichtfolge (3, 4, 5) aufgebracht wird, elektrisch leitfähiges Polysilizium in den Gräben (16) angeordnet wird, das Polysilizium durch Oxid verkapselt wird, eine zweite Hartmaske (15) aufgebracht wird, die einen für Speicherzellen vorgesehenen Bereich der Oberseite frei lässt, die erste Hartmaske (14) und die Gate-Schicht (13) in diesem Bereich, der von der zweiten Hartmaske (15) frei gelassen wird, entfernt werden, eine Implantation von Dotierstoffatomen durchgeführt wird, die zweite Hartmaske (15) selektiv zur ersten Hartmaske (14) entfernt wird, eine elektrisch isolierende Schicht aufgebracht wird, das Polysilizium in den Gräben freigelegt wird und die erste Hartmaske (14) entfernt wird.
Verfahren nach Anspruch 11, bei dem Wortleitungsstapel (11) über die Gräben (16) hinweg angeordnet werden, sodass die Wortleitungsstapel Zeilen von Gate-Elektroden (6) miteinander verbinden, und das elektrisch leitfähige Polysilizium in den Gräben zu Gate-Elektroden (6) strukturiert wird.
Verfahren nach Anspruch 11 oder 12, bei dem die erste Hartmaske (14) so ausgebildet wird, dass sie eine Adressierungsperipherie bedeckt.
Verfahren nach einem der Ansprüche 11 bis 13, bei dem die erste Hartmaske (14) aus Nitrid hergestellt wird und die zweite Hartmaske (15) aus Kohlenstoff hergestellt wird.
Verfahren nach einem der Ansprüche 11 bis 14, bei dem die Speicherschichtfolge (3, 4, 5) mit zumindest einem dielektrischen Material, das für Charge-Trapping geeignet ist, aufgebracht wird.