DE10039441A1

DE10039441A1 - Speicherzelle, Speicherzellenanordnung und Herstellungsverfahren

Info

Publication number: DE10039441A1
Application number: DE10039441A
Authority: DE
Inventors: Josef Willer; Herbert Palm
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2000-08-11
Filing date: 2000-08-11
Publication date: 2002-02-28
Also published as: KR20030019917A; US20020024092A1

Abstract

Jede Speicherzelle ist ein Speichertransistor, der an einer Oberseite eines Halbleiterkörpers mit einer Gate-Elektrode (2) versehen ist, die in einem Graben zwischen einem Source-Bereich (3) und einem Drain-Bereich (4) angeordnet ist, die in dem Halbleitermaterial ausgebildet sind. Die Gate-Elektrode ist von dem Halbleitermaterial durch dielektrisches Material getrennt. Zumindest zwischen dem Source-Bereich und der Gate-Elektrode und zwischen dem Drain-Bereich und der Gate-Elektrode ist eine Oxid-Nitrid-Oxid-Schichtfolge (5, 6, 7) vorhanden, die für das Einfangen von Ladungsträgern an Source und Drain vorgesehen ist.

Description

Die Erfindung betrifft den Bereich der elektrisch beschreib- und löschbaren Non-volatile-Flash-Memories. Sie beschreibt eine nach dem SONCS-Schema (Semiconductor-Oxide-Nitride- Oxide-Semiconductor) aufgebaute nichtflüchtige Speicherzelle, die in einer Virtual-Ground-NOR-Architektur eingesetzt werden kann.

Kleinste nichtflüchtige Speicherzellen werden für höchste In tegrationsdichte bei Multimedia-Anwendungen benötigt. Die Weiterentwicklung der Halbleitertechnik ermöglicht zunehmend größere Speicherkapazitäten, die sehr bald den Gigabitbereich erschließen werden. Während jedoch die von der Lithographie bestimmte minimale Strukturgröße weiterhin abnimmt, können andere Parameter, wie z. B. die Dicke des Tunneloxids nicht mehr entsprechend skaliert werden. Die bei planaren Transis toren mit der Strukturverkleinerung einhergehende Abnahme der Kanallänge erfordert eine Erhöhung der Kanaldotierung, um das Auftreten eines als Punch-through bezeichneten Spannungs durchbruchs zwischen Source und Drain zu vermeiden. Das führt zu einer Erhöhung der Einsatzspannung, die üblicherweise mit einer Reduktion der Dicke des Gateoxids kompensiert wird.

Durch Channel-hot-Electrons programmierbare, mit Hot-Holes löschbare planare SONOS-Speicherzellen (s. US 5,768,192, US 6,011,725, WO 99/60631) erfordern jedoch ein Steuer- Dielektrikum mit einer einem Gate-Oxid gleichwertigen Dicke. Diese Dicke kann aber nicht beliebig vermindert werden, ohne dass die Anzahl der ausführbaren Programmierzyklen ("Enduran ce" der Speicherzelle) in nicht zu tolerierender Weise ab nimmt. Erforderlich ist deshalb eine hinreichend große Ka nallänge, damit die Dotierstoffkonzentration im Kanal nicht zu hoch gewählt werden muss, weil sonst die Einsatzspannung zu sehr ansteigt.

In der Veröffentlichung von J. Tanaka et al.: "A Sub-0.1-µm Grooved Gate MOSFET with High Immunity to Short-Channel Ef fects" in IEDM 93, S. 537-540 (1993) ist ein Transistor auf einem p⁺-Substrat beschrieben, bei dem die Gate-Elektrode in einem Graben zwischen dem n⁺-Source-Bereich und dem n⁺-Drain- Bereich angeordnet ist und so ein gekrümmter Kanal-Bereich in dem Substrat ausgebildet ist.

In der Veröffentlichung von K. Nakagawa et al.: "A Flash EEPROM Cell with Self-Aligned Trench Transistor & Isolation Structure" in 2000 IEEE Symposium on VLSI Technology Digest of Technical Papers ist ein Transistor als Speicherzelle mit einer Floating-gate-Elektrode beschrieben, die zwischen dem n⁺-Source-Bereich und dem n⁺-Drain-Bereich bis in eine p- Wanne des Substrates reichend angeordnet ist. Zwischen der Floating-gate-Elektrode und der Kontroll-gate-Elektrode be findet sich eine Dielektrikumschicht aus einer Oxid-Nitrid- Oxid-Schichtfolge.

Aufgabe der vorliegenden Erfindung ist es, eine Speicherzelle für eine Speicherzellenanordnung mit extrem geringem Flächen bedarf und ein zugehöriges Herstellungsverfahren anzugeben.

Diese Aufgabe wird mit der Speicherzelle mit den Merkmalen des Anspruches 1, mit der Anordnung aus Speicherzellen mit den Merkmalen des Anspruches 5 bzw. mit dem Verfahren mit den Merkmalen des Anspruches 11 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.

Die erfindungsgemäße Speicherzelle weist einen Speichertran sistor auf, der an einer Oberseite eines Halbleiterkörpers oder einer Halbleiterschicht mit einer Gate-Elektrode verse hen ist, die zwischen einem Source-Bereich und einem Drain- Bereich angeordnet ist, die in dem Halbleitermaterial ausgebildet sind. Die Gate-Elektrode ist von dem Halbleitermateri al durch dielektrisches Material getrennt. Zumindest zwischen dem Source-Bereich und der Gate-Elektrode und zwischen dem Drain-Bereich und der Gate-Elektrode ist eine Schichtfolge vorhanden, die eine für das Einfangen von Ladungsträgern an Source und Drain vorgesehene Speicherschicht zwischen Begren zungsschichten umfasst. Das Material der Begrenzungsschichten besitzt eine höhere Energiebandlücke als das Material der Speicherschicht, so dass die Ladungsträger, die in der Spei cherschicht zwischen den Begrenzungsschichten gefangen sind, dort lokalisiert bleiben.

Als Material für die Speicherschicht kommt vorzugsweise ein Nitrid in Frage; als umgebendes Material ist vorrangig ein Oxid geeignet. Bei einer Speicherzelle im Materialsystem von Silizium ist die Speicherzelle in diesem Beispiel Siliziumni trid mit einer Energiebandlücke von etwa 5 eV, die umgebenden Begrenzungsschichten Siliziumoxid mit einer Energiebandlücke von etwa 9 eV. Die Speicherschicht kann ein anderes Material mit einer kleineren Energiebandlücke als derjenigen der Be grenzungsschichten sein, wobei die Differenz der Energieband lücken für einen guten elektrischen Einschluss der Ladungs träger (confinement) möglichst groß sein soll. In Verbindung mit Siliziumoxid kann so z. B. Tantaloxid, Hafniumsilikat, Titanoxid (im Fall stöchiometrischer Zusammensetzung TiO₂) Zirkonoxid (im Fall stöchiometrischer Zusammensetzung ZrO₂), Aluminiumoxid (im Fall stöchiometrischer Zusammensetzung Al₂O₃) oder intrinsisch leitendes (undotiertes) Silizium als Material der Speicherschicht eingesetzt werden. Siliziumni trid besitzt eine relative Dielektrizitätszahl von etwa 7,9. Die Verwendung eines alternativen Materials mit einer höheren Dielektrizitätszahl (z. B. ≈ 15. . .18) gestattet eine Verrin gerung der oxidäquivalenten Gesamtdicke des für die Speiche rung vorgesehenen Schichtstapels und ist daher von Vorteil.

Die Schichtfolge aus einer Begrenzungsschicht, einer Spei cherschicht und einer weiteren Begrenzungsschicht kann auf einer Oberseite des Halbleiterkörpers ganzflächig aufgebracht sein, so dass auch auf den bezüglich dieser Oberseite hori zontalen Bereichen dieser Fläche und auf den Böden der mit den Gate-Elektroden gefüllten Gräben Anteile der Speicher schicht vorhanden sind. Alternativ kann die Speicherschicht begrenzt sein, indem die die Speicherschicht umfassende Schichtfolge jeweils an den Wänden eines in dem Halbleiterma terial vorhandenen Grabens, in dem jeweilige Gate-Elektroden angeordnet sind, vorhanden ist und dazwischen unterbrochen ist.

Die erfindungsgemäßen Speicherzellen können als Speicherzel lenanordnung in einer Virtual-Ground-NOR-Architektur ver schaltet werden, wobei eine in weiten Grenzen frei wählbare Kanallänge realisiert werden kann. Das wird erreicht durch die Ausbildung von Gräben in einem Halbleiterkörper. Die Grä ben können z. B. in bereits vorher erzeugtes n⁺-Gebiet geätzt werden, so dass die Kanalbereiche am Boden dieser Gräben eine zu dem Halbleiterkörper hin gerichtete Krümmung aufweisen oder gegenüber den Bereichen von Source und Drain tiefer ge führt sind. Die Kanalbereiche bilden gleichzeitig die Bitlei tungen. Die Vorteile dieser Anordnung liegen insbesondere in der Möglichkeit, auf diese Weise die kleinste Fläche in der Ebene der Oberseite des Halbleiterkörpers zu beanspruchen (cross point cell), wobei die Fläche mit der lithographisch erreichbaren Strukturfeinheit schrumpft (betrifft das Krite rium der Shrinkability). Außerdem lässt sich die Kanallänge der Speichertransistoren über die Tiefe der Gräben und die Form der Grabenböden optimieren. Es sind niedrige Einsatz spannungen von weniger als 1 V und höhere Source-Drain- Spannungen als bei planaren Transistoren desselben Maßstabs (design rule) möglich.

Es folgt eine genauere Beschreibung von Beispielen der erfin dungsgemäßen Speicherzellen und des Herstellungsverfahrens anhand der Fig. 1 bis 9.

Die Fig. 1 zeigt eine Speicherzellenanordnung in Aufsicht.

Die Fig. 2 und 3 zeigen den in der Fig. 1 markierten Querschnitt nach verschiedenen Schritten der Herstellung. Die Fig. 4 zeigt eine alternative Ausgestaltung im Quer schnitt entsprechend der Fig. 3.

Die Fig. 5 und 6 zeigen die Ausführungsformen gemäß den Fig. 3 und 4 in den in den Fig. 1 bzw. 4 markierten Querschnitten.

Die Fig. 7 zeigt ein weiteres Ausführungsbeispiel in einem Querschnitt entsprechend der Fig. 3.

Die Fig. 8 und 9 zeigen Querschnitte entsprechend den Fig. 5 bzw. 3 für eine weitere Ausführungsform.

In der Fig. 1 ist ein typisches Layout für eine als Speicher vorgesehene Anordnung von Speicherzellen in einer schemati schen Aufsicht dargestellt. In dem Bereich, der von den ver grabenen Bitleitungen BL1, BL2, . . ., BLn und den darüber in größerer Nähe zu der Oberfläche des diesen Speicher enthal tenden Chips angeordneten Wortleitungen WL1, WL2, . . ., WLn eingenommen wird, befindet sich die als Speicher vorgesehene Schichtfolge, die in den nachfolgend beschriebenen Beispielen jeweils der einfacheren Bezeichnung halber als Oxid-Nitrid- Oxid-Schichtfolge oder ONO-Schichtfolge angenommen wird. Die se ONO-Schichtfolge kann zwischen den Bitleitungen und den Wortleitungen unterbrochen sein oder ganzflächig vorhanden sein. An der Peripherie des Speichers sind die Ansteuerbau elemente angeordnet, die vorzugsweise eine in CMOS-Technik ausgeführte Schaltungslogik zur Adressierung des Speichers umfassen. Zur Auswahl der Bitleitungen, die zu den Source- Bereichen und den Drain-Bereichen der einzelnen Speicherzel len führen, sind in diesem Beispiel Auswahltransistoren T vorhanden. Die Gate-Elektroden der Auswahltransistoren sind zum Beispiel für eine binäre Adressierung blockweise mit Se lect-Gate-Leitungen SG1, SG2, . . ., SGn verbunden. Eine solche Speicherarchitektur ist an sich bekannt.

In Fig. 2 ist ein erstes Zwischenprodukt eines bevorzugten Herstellungsverfahrens für ein Beispiel des Speichers im Ausschnitt im Querschnitt dargestellt. Die Herstellung erfolgt vorzugsweise im Rahmen eines CMOS-Prozesses, mit dem auch die Ansteuerelektronik hergestellt wird. Es ist dabei üblich, die Oberseite eines Halbleiterkörpers oder einer auf einem Sub strat aufgewachsenen Halbleiterschicht zunächst mit einem so genannten Pad-Oxid 12 und Pad-Nitrid 13 zu bedecken. Unter Verwendung einer geeigneten Maskentechnik werden die für den Speicher und eine STI-Isolation (shallow trench isolation) vorgesehenen Gräben, vorzugsweise in einer minimalen Breite (Abstand zwischen einem Source-Bereich und einem Drain- Bereich derselben Speicherzelle) von höchstens 180 nm, ausge ätzt und mit einem dielektrischen Material, z. B. einem Oxid gefüllt.

p-Wannen und n-Wannen entsprechend einem an sich bekannten CMOS-Prozess werden durch Implantation von Dotierstoff in dem Halbleitermaterial ausgebildet. In dem Bereich des Speichers wird vorzugsweise eine p-Wanne 10 hergestellt. Eine dreifache Wanne (triple well) mit drei ineinander eingebetteten Berei chen wechselnden Vorzeichens der elektrischen Leitfähigkeit wird für diejenigen Transistoren hergestellt, über die die Wortleitungen des Speichers mit einem negativen Potenzial verbunden werden sollen, um nach der Methode der Hot-Holes (HH) mit einem negativen Gate-Potenzial Speicherzellen lö schen zu können. Die Bitleitungen mit den darin enthaltenen Source-Bereichen 3 und Drain-Bereichen 4 der einzelnen Spei chertransistoren werden durch eine weitere Implantation, in diesem Beispiel für n-Leitung, hergestellt. Der Drain-Bereich 4 fungiert jeweils als Source-Bereich für den in Serie an grenzenden Transistor. Mit dem eingangs erwähnten Program mierverfahren mit Channel-hot-Electrons (CHE) kann jede Spei cherzelle sowohl über dem Source-Bereich als auch über dem Drain-Bereich ein Bit Information speichern, wozu bei der Programmierung die Rollen von Source und Drain in der grund sätzlich symmetrischen Struktur der Transistoren vertauscht werden.

Das CHE-Programmieren und HH-Löschen erfordern einen harten Übergang zwischen den Leitfähigkeiten von Source bzw. Drain und der Wanne. Es wird daher vorzugsweise zusammen mit der Implantation der Dotierstoffe für Source und Drain (in diesem Beispiel für n⁺-Leitung) Dotierstoff für elektrische Leitung des entgegengesetzten Vorzeichens (in diesem Beispiel p⁺- Leitung) durch eine tiefer reichende Implantation in den an Source bzw. Drain angrenzenden Schichtanteil der Wanne (in diesem Beispiel p^--dotiert) in höherer Konzentration einge bracht.

Die für die Gate-Elektroden der Speichertransistoren vorgese henen Gräben 14 werden freigeätzt, Pad-Nitrid und Pad-Oxid entfernt und ganzflächig die ONO-Schichtfolge aufgebracht. Die ONO-Schichtfolge ist vorzugsweise eine untere Begren zungsschicht 5 aus einem etwa 2,5 bis 8 nm dicken Oxid (bot tom oxide, vorzugsweise thermisch erzeugt), eine Speicher schicht 6 aus einem etwa 1 bis 5 nm dicken Nitrid (vorzugs weise mittels LPCVD [low-pressure chemical vapor deposition] abgeschieden) und eine obere Begrenzungsschicht 7 aus einem etwa 3 bis 9 nm dicken Oxid (top oxide, abgeschieden). Die Gräben werden gefüllt mit elektrisch leitfähigem Material, vorzugsweise mit ganzflächig aufgebrachtem leitfähig dotier tem Polysilizium, um die Gate-Elektroden 2 und eine Schicht für die die Wortleitungen WL bildenden Leiterbahnen 8 herzu stellen. Es wird noch eine den Zuleitungswiderstand vermin dernde Schicht 9, zum Beispiel aus Wolframsilizid oder einer Metallschicht aus Wolfram, hergestellt.

In der Fig. 3, die den in der Fig. 1 markierten Querschnitt durch die Speicherzellenanordnung im Ausschnitt wiedergibt, ist noch eine streifenförmig strukturierte Maskenschicht 15, z. B. eine Hartmaske aus Nitrid, eingezeichnet, mit der die Gate-Elektroden und Wortleitungen strukturiert werden, indem das nicht von der Maske bedeckte Polysilizium, z. B. mittels RIE (reactive ion etching), entfernt wird.

In der Fig. 4 ist eine alternative Ausgestaltung darge stellt, bei der vor dem Aufbringen der Polysiliziumschicht die ONO-Schichtfolge bis auf die untere Begrenzungsschicht herab anisotrop weggeätzt worden ist. Es bleiben so nur in den für die Speicherung von gefangenen Ladungsträgern vorge sehenen Bereichen an den Wänden der Gräben Reste der ONO- Schichtfolge. Im Übrigen ist dieses Ausführungsbeispiel gleich dem Ausführungsbeispiel der Fig. 3.

In der Fig. 5 ist ein quer zu den Wortleitungen verlaufender Querschnitt durch die Speicherzellenanordnung im Ausschnitt dargestellt. Die Ausführungsform entspricht der Ausführung gemäß Fig. 3 mit einer ganzflächig vorhandenen ONO-Schicht folge. Nach der streifenförmigen Strukturierung der Wortlei tungen, wobei die ONO-Schichtfolge zwischen den Wortleitungen zumindest teilweise, z. B. bis auf die untere Begrenzungs schicht 5, oder auch ganz bis auf das Halbleitermaterial her ab entfernt werden kann, werden Distanzelemente 16 (spacer) hergestellt, die Teil des Herstellungsprozesses der CMOS- Ansteuerperipherie sind. Falls die in der Fig. 5 durchgehend eingezeichnete ONO-Schichtfolge zwischen den Wortleitungen entfernt wurde, reichen die Distanzelemente entsprechend bis auf die Begrenzungsschicht bzw. das Halbleitermaterial. Eine ganzflächige Nitridschicht 17 wird von einer Planarisierungs schicht 18 bedeckt, mit der die restlichen Anteile der Gräben zwischen den Wortleitungen gefüllt werden. Vor dem Aufbringen der Planarisierungsschicht 18 kann noch eine p+-Implantierung zwischen den Wortleitungen erfolgen, mit der die Isolation zwischen den einzelnen Speicherzellen verbessert werden kann.

In der Fig. 6 ist ein entsprechend der Fig. 5 liegender Schnitt durch die in der Fig. 4 dargestellte Ausführungsform wiedergegeben. In der in der Fig. 4 angegebenen Blickrich tung ist die obere Grenzfläche der unteren Begrenzungsschicht 5 über dem Source-/Drain-Bereich 3/4 mit einer gestrichelten Linie 50 als verdeckte Kontur eingezeichnet. Oberhalb der als spacerartige Reste verbliebenen Anteile der ONO-Schichtfolge ist ein Anteil der Gate-Elektrode 2 vorhanden. Die untere Be grenzungsschicht 5 ist ganzflächig vorhanden. Die Speicher schicht 6 und die obere Begrenzungsschicht 7 sind nur noch auf den seitlichen Wänden der Gräben zwischen der Gate-Elek trode und den Source-/Drain-Bereichen vorhanden. Die Grenze zwischen den eingezeichneten Schnittflächen dieser Schichten hängt von der genauen Lage des Querschnitts sowie der Neigung der Grabenwände und der Gleichmäßigkeit der Dicke der Schich ten ab. Die Darstellung der Fig. 6 soll nur die prinzipielle Struktur erläutern, die im Übrigen der Struktur gemäß Fig. 5 entspricht.

In der Fig. 7 ist ein weiteres Ausführungsbeispiel darge stellt, bei dem die Gräben V-förmig ausgebildet sind. Die der Ausführung gemäß Fig. 3 entsprechenden Einzelheiten sind hier mit denselben Bezugszeichen versehen. Eine weitere vor teilhafte Ausgestaltung sieht vor, eine V-förmige Neigung der Grabenwände nur im unteren Bereich der Gräben anzubringen, während die Grabenwände seitlich zu den Bereichen von Source und Drain im Wesentlichen steil vertikal verlaufen. Es ist dadurch möglich, mittels anisotropen vertikalen Ätzens von der ONO-Schichtfolge alles bis auf Anteile zu entfernen, die in dem oberen Bereich der Grabenwände übrig bleiben, also ge rade zwischen den herzustellenden Gate-Elektroden und den Source-/Drain-Bereichen. Eine verbesserte Isolation der Gate- Elektrode von dem Halbleitermaterial im unteren Bereich der Gräben kann erreicht werden, wenn dort nach dem Entfernen der Speicherschicht die untere Begrenzungsschicht (bottom oxide) zu größerer Dicke aufoxidiert wird.

In den Fig. 8 und 9 ist eine weitere Ausführungsform in einem quer zu den Wortleitungen verlaufenden Querschnitt und einem parallel zu den Wortleitungen verlaufenden Querschnitt dargestellt. Bei dieser Ausführung wird das dielektrische Ma terial der für die Gate-Elektroden vorgesehenen Gräben 14 nur in den für die Wortleitungen vorgesehenen Bereichen entfernt. Das für die Wortleitungen vorgesehene Polysilizium wird nur in die freigelegten Anteile der Gräben eingebracht. Es kann daher auf ein erneutes Auffüllen der zwischen den Wortleitun gen offenen Gräben verzichtet werden. Um eine planare Ober fläche zu erhalten, wird vor dem Öffnen der mit dielektri schem Material (vorzugsweise Oxid) gefüllten Gräben 14 eine ganzflächige Schicht 19 aus dielektrischem Material (vorzugs weise ebenfalls Oxid) auf die Oberfläche aufgebracht. Eine streifenförmige Maske, die die zwischen den für die Wortlei tungen vorgesehenen Bereichen vorhandene Oberfläche der Schicht 19 abdeckt, ermöglicht es, die streifenförmigen Öff nungen für die Wortleitungen auszuätzen, und zwar in den Grä ben tief und zwischen den Gräben flach nur in der Schicht 19. In diese Öffnungen werden die Schichten der ONO-Schichtfolge 5/6/7 abgeschieden.

Ein Vorteil dieser Variante besteht darin, dass nach dem Ab scheiden des Polysiliziums für die Gate-Elektroden 2 und die für die Wortleitungen vorgesehenen Leiterbahnen 8 die Gräben vollständig gefüllt sind. Es kann daher die den Zuleitungswi derstand vermindernde Schicht 9 im Rahmen eines für die Bau elemente der Ansteuerschaltung verwendeten Silizierungspro zesses (salicide) aus Kobaltsilizid oder Titansilizid herge stellt werden, indem diese Schicht 9 zunächst aus Kobalt auf gebracht wird, das anschließend siliziert wird.

In der Fig. 9 ist außerdem erkennbar, dass das anfangs auf gebrachte Pad-Nitrid 13 zwischen den für die Gate-Elektroden vorgesehenen Gräben über den Bitleitungen stehengelassen wur de (in dem in der Fig. 9 dargestellten Schnitt ist von den Bitleitungen jeweils ein Source- bzw. Drain-Bereich erkenn bar). Das Pad-Nitrid kann nämlich, wenn es vor dem Ätzen der Gräben nicht entfernt wird, noch als Maske (Ätzstopp) für das Ausätzen der Gräben verwendet werden. Bei der Herstellung des in den Fig. 8 und 9 dargestellten Ausführungsbeispiels hat das den besonderen Vorteil, dass bei einer Verwendung von streifenförmigen Masken zur Öffnung der für die Wortleitungen und Gate-Elektroden vorgesehenen Bereiche die zwischen den Gräben noch vorhandenen Anteile des Pad-Nitrids 13 eine zweckmäßige Ätzstoppschicht bilden, so dass zwischen den Bit leitungen in die Tiefe geätzt wird, die Source-/Drain- Bereiche aber stehen bleiben.

In einer weiteren Variante des Herstellungsverfahrens werden zunächst nur diejenigen Gräben geätzt und mit dielektrischem Material gefüllt, die als STI-Gräben für eine die Speicher zellenanordnung rings umgebende Isolation von der Ansteuerpe ripherie vorgesehen sind. Erst mit der Herstellung der do tierten Bereiche für die Bitleitungen und Source und Drain werden die Gräben für die Gate-Elektroden in das Halbleiter material geätzt. Die zuvor beschriebene Ausführung hat aber den Vorteil, dass die Gräben bezüglich der äußeren STI selbstjustiert ausgerichtet werden.

Im Anschluss an die Strukturierung der Wortleitungen werden die üblichen und an sich bekannten Prozessschritte zur Fer tigstellung der Ansteuerbauelemente durchgeführt. Dazu gehö ren insbesondere die von der Speicherzellenstruktur unabhän gig erfolgenden Implantationen für die Source- und Drain- Bereiche der Ansteuertransistoren einschließlich der LDD- und Pocket-Implantate. Eine Verdrahtung erfolgt über eine geeig nete Anzahl von strukturierten Metallsierungsebenen, die in Zwischenmetalldielektrika angeordnet sind. Aus der Beschrei bung der Herstellung der erfindungsgemäßen Speicherzellenan ordnung ergibt sich deren Struktur und insbesondere der Auf bau der einzelnen Speicherzelle, wie sie auch gesondert bean sprucht ist.

Claims

1. Speicherzelle mit einem Speichertransistor, der an einer Oberseite eines Halbleiterkörpers (1) oder einer Halbleiterschicht eine Gate-Elektrode (2) aufweist, die zwi schen einem Source-Bereich (3) und einem Drain-Bereich (4) angeordnet ist, die in dem Halbleitermaterial ausgebildet sind, und die von dem Halbleitermaterial durch dielektrisches Material getrennt ist, dadurch gekennzeichnet, dass zumindest zwischen dem Source-Bereich (3) und der Gate-Elek trode (2) und zwischen dem Drain-Bereich (4) und der Gate- Elektrode (2) eine Schichtfolge vorhanden ist, die eine Spei cherschicht (6) zwischen Begrenzungsschichten (5, 7) umfasst.

2. Speicherzelle nach Anspruch 1, bei der die Gate-Elektrode (2) in einem in dem Halbleitermaterial ausgebildeten Graben angeordnet ist.

3. Speicherzelle nach Anspruch 1 oder 2, bei der die Begrenzungsschichten (5, 7) Oxid sind.

4. Speicherzelle nach Anspruch 3, bei der die Speicherschicht (6) ein Material aus der Gruppe von undo tiertem Silizium, Tantaloxid, Hafniumsilikat, Titanoxid, Zir konoxid, und Aluminiumoxid ist.

5. Anordnung aus Speicherzellen nach einem der Ansprüche 1 bis 4,
die als Speicher vorgesehen ist,
bei der die Gate-Elektroden (2) jeweils mit einer als Wort leitung vorgesehenen Leiterbahn (8) elektrisch leitend ver bunden sind und
in der der Source-Bereich (3) und der Drain-Bereich (4) einer Speicherzelle gleichzeitig als Drain-Bereich bzw. als Source- Bereich einer benachbarten Speicherzelle vorgesehen ist.

6. Anordnung nach Anspruch 5, bei der die die Speicherschicht (6) umfassende Schichtfolge auf dem Halbleitermaterial ganzflächig zwischen den Gate-Elektroden (2) und dem Halbleitermaterial und zwischen den Leiterbahnen (8) und dem Halbleitermaterial aufgebracht ist.

7. Anordnung nach Anspruch 5, bei der die Speicherschicht (6) zwischen den Wänden eines in dem Halbleitermaterial vorhandenen Grabens, in dem mindestens ei ne Gate-Elektrode (2) angeordnet ist, und/oder zwischen zwei zueinander benachbarten Gräben unterbrochen ist.

8. Anordnung nach einem der Ansprüche 5 bis 7, bei der die Gate-Elektroden (2) in V-förmigen oder zumindest schräg ausgerichtete Wände aufweisenden Gräben in dem Halbleiterma terial angeordnet sind.

9. Anordnung nach einem der Ansprüche 5 bis 8, bei der der Abstand zwischen einem Source-Bereich (3) und einem Drain-Bereich (4) derselben Speicherzelle höchstens 180 nm beträgt.

10. Anordnung nach Anspruch 8, bei der der Abstand zwischen einem Source-Bereich (3) und einem Drain-Bereich (4) derselben Speicherzelle höchstens 150 nm beträgt.

11. Verfahren zur Herstellung einer Speicherzelle bzw. einer Anordnung nach einem der Ansprüche 1 bis 10, bei dem
in einem ersten Schritt in einem Halbleiterkörper (1) oder einer Halbleiterschicht ein Graben (14) oder eine Mehrzahl von parallel zueinander verlaufenden Gräben und seitlich dar an angrenzende, als Source (3), Drain (4) und mindestens eine Bitleitung vorgesehene dotierte Bereiche hergestellt werden,
in einem zweiten Schritt eine Schichtfolge aus einer unteren Begrenzungsschicht (5), einer Speicherschicht (6) und einer oberen Begrenzungsschicht (7) aufgebracht wird,
in einem dritten Schritt ein für eine jeweilige Gate-Elektro de (2) vorgesehenes elektrisch leitfähiges Material in den Graben bzw. die Gräben eingebracht wird und zu mindestens einer als Wortleitung vorgesehenen Leiterbahn (8) struktu riert wird.

12. Verfahren nach Anspruch 11, bei dem
in dem ersten Schritt eine Mehrzahl von Gräben geätzt wird, diese Gräben mit einem Oxid gefüllt werden,
eine Implantation von Dotierstoff zur Ausbildung der dotier ten Bereiche vorgenommen wird und
unter Verwendung einer Maske, die einen als STI-Gräben zur elektrischen Isolation vorgesehenen Anteil der Gräben ab deckt, das Oxid zumindest in Bereichen, die für eine Gate- Elektrode vorgesehen sind, entfernt wird.

13. Verfahren nach Anspruch 11 oder 12, bei dem zwischen dem zweiten und dem dritten Schritt die obere Be grenzungsschicht und die Speicherschicht zumindest zwischen den Wänden eines in dem Halbleitermaterial vorhandenen Gra bens, der für mindestens eine Gate-Elektrode vorgesehen ist, und/oder zwischen zwei zueinander benachbarten Gräben minde stens bis auf die untere Begrenzungsschicht reichend entfernt wird.

14. Verfahren nach einem der Ansprüche 11 bis 13, bei dem
in dem ersten Schritt der Graben oder die Gräben mit dielek trischem Material gefüllt wird bzw. werden,
eine Schicht (19) aus dielektrischem Material aufgebracht wird,
vor dem zweiten Schritt quer zu dem Graben oder den Gräben eine streifenförmige Öffnung oder mehrere parallel zueinander ausgerichtete streifenförmige Öffnungen in dem dielektrischen Material hergestellt wird bzw. werden und
in dem dritten Schritt das elektrisch leitfähige Material in jede solche Öffnung eingebracht wird.