KR20070037421A - 트렌치 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 트렌치 트랜지스터(트렌치 = 우묵히 들어간 채널 어레이 트랜지스터) 및 그 제조방법을 제공한다. 본 발명의 방법은, 제 1 전도성 타입의 반도체 기판(1)을 제공하는 단계; 상기 반도체 기판(1)에 트렌치(5)를 형성하는 단계; 상기 트렌치(5)에서 상기 반도체 기판(1) 상에 게이트 유전체(20)를 형성하는 단계; 상기 게이트 유전체(20) 상에서 게이트 전극(30)으로서 상기 제 트렌치(5)에 제 1 전도성 충진재(30')를 제공하는 단계; 제 2 전도성 타입의 불순물들을 상기 트렌치(5) 곁의 상기 반도체 기판(1)의 표면 내로 도입함으로써, 제 1 소오스와 드레인 영역(4)을 형성하는 단계; 상기 트렌치(5)에서 상기 제 1 소오스와 드레인 영역(4) 아래의 일정깊이까지 상기 전도성 충진재(30')를 에칭-백(etching back)하는 단계; 제 2 전도성 타입의 불순물들을 상기 트렌치(5)에서 상기 반도체 기판(1)의 표면 내로 도입함으로써, 제 2 소오스와 드레인 영역(4')을 형성하는 단계로, 상기 제 2 소오스와 드레인 영역(4')은 상기 제 1 소오스와 드레인 영역(4)에 인접하고 적어도 에칭-백한 상기 제 1 전도성 충진재(30')에 도달하는 일정 깊이까지 연장되는, 단계; 상기 트렌치(5)에서 에칭-백한 상기 제 1 전도성 충진재(30') 위로 절연 스페이서(25;25')를 형성하는 단계; 그리고 상기 게이트 전극의 상부로서 제 1 전도성 충진재(30")를 상기 트렌치(5)에 제공하는 단계로, 상기 제 1 전도성 충진재(30")는 에칭-백한 상기 제 1 전도성 충진재(30')와 전기적으로 접촉하고, 상기 절연 스페이서(25;25')에 의해서 상기 제 1 및 제 2 소오스와 드레인 영역들(4,4') 로부터 전기적으로 절연되는, 단계;를 포함한다.
트렌치 트랜지스터, 소오스와 드레인 영역, 절연 스페이서, 전도성 충진재, 반도체 기판, 유전체, 식각
Description
도 1은 본 발명의 제 1 실시 예로서 트렌치 트랜지스터의 기하학적 배열의 개략적인 평면도;
도 1A,B-7A,B는 본 발명의 제 1 실시 예에 따른 트렌치 트랜지스터 및 그 제조방법을 보여주는 도면으로서, 도 1의 선 A-A' 및 B-B'를 따라 순서대로 도시한 2개의 각기 다른 개략적인 단면도들로서, ;
도 6C는 본 발명의 제 1 실시 예의 변형을 나타낸 도면;
도 8A 및 8B는 도 1의 선 A-A' 및 B-B'를 따라 도시한 2개의 각기 다른 개략적인 단면도들로서, 본 발명의 제 2 실시 예에 따른 트렌치 트랜지스터 및 그 제조방법을 보여주는 도면;
도 9A 및 9B는 도 1의 선 A-A' 및 B-B'를 따라 도시한 2개의 각기 다른 개략적인 단면도들로서, 본 발명의 제 3 실시 예에 따른 트렌치 트랜지스터 및 그 제조방법을 보여주는 도면;
도 10A 및 10B는 도 1의 선 A-A' 및 B-B'를 따라 도시한 2개의 각기 다른 개략적인 단면도들로서, 본 발명의 제 3 실시 예에 따른 트렌치 트랜지스터 및 그 제 조방법을 보여주는 도면; 그리고
도 11A 및 11B는 도 1의 선 A-A' 및 B-B'를 따라 도시한 2개의 각기 다른 개략적인 단면도들로서, 본 발명의 제 3 실시 예에 따른 트렌치 트랜지스터 및 그 제조방법을 보여주는 도면이다.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 반도체 기판 3 : 마스크층(=질화물 희생층)
3a : 개구부 4,4' : 소오스/드레인 영역
4" : 반대로 도핑된 영역 5 : 트렌치
5a,5a' : 언더컷 영역 20 : 게이트 유전체
30',30" : 전도성 충진재(=게이트 전극) 40 : 소오스
50 : 드레인 60 : 게이트 접점
75 : 포토레지스트 마스크 I,I',I" : LDD 주입
IT' : 절연 트렌치 U : 트렌치 바닥
본 발명은 트렌치 트랜지스터 및 그 제조방법에 관한 것이다.
비록 임의의 집적 회로들에 적용 가능하지만, 본 발명 및 본 발명의 기초가 되는 종래의 문제점은 실리콘 기술에 있어서 집적 메모리 회로들과 관련하여 설명 될 것이다.
미합중국 특허출원 공개번호 US 2005/0042833 A1에는 트렌치 트랜지스터를 포함하는 집적회로장치의 제조방법이 개시되어 있다. 여기에 개시된 방법은, 집적회로기판 상에 트렌치 장치의 격리 영역을 형성함으로써 활성 영역을 한정하는 단계; 상기 활성 영역의 채널 부-영역(channel sub-region) 및 상기 채널 부-영역 쪽의 상기 트렌치 장치 격리 영역을 노출시키는 마스크 패턴을 상기 집적회로기판 상에 형성하는 단계; 식각 마스크로서 제 1 마스크 패턴을 사용하여 제 1 깊이까지 함몰부(depression)를 형성하도록 상기 마스크 패턴에 의해서 노출된 상기 트렌치장치 격리 영역을 식각하는 단계; 그리고 상기 마스크 패턴을 식각 마스크로서 사용하여 상기 제 1 깊이보다도 깊은 제 2 깊이를 갖는 게이트 트렌치를 형성하기 위해서 상기 채널 부-영역을 식각하며, 상기 게이트 트렌치를 채우는 우묵히 들어간 게이트를 형성하는 단계;를 포함한다.
이러한 형식의 트렌치 트랜지스터들에서는 수직한 게이트와 고도로 도핑된 소오스/드레인 영역들 사이의 중첩에 의해서 문제점들이 발생하게 된다. 상기 중첩은 높은 전기장을 야기하는데, 이는 트랜지스터의 스위치-오프(switched-off) 상태에서 전류의 누설을 야기하게 된다. 또한, 만일 소오스/드레인 도핑 영역들이 게이트 아래로 더 이상 연장되지 않으면 트랜지스터 연결이 나빠지므로, 깊이 혹은 리세스 변동들은 스위치-온(switched-on) 상태에서 전류에 큰 영향을 끼치게 된다.
본 발명의 목적은 트렌치 트랜지스터의 개선된 제조방법, 훌륭한 확장성과 확고한 제조방법을 갖는 트렌치 트랜지스터를 제공하려는 것이다.
본 발명에 따르면, 이러한 목적은 하기의 특허청구범위 제 1 항에 따른 제조방법 및 특허청구범위 제 10 항에 따른 트렌치 트랜지스터에 의해서 달성된다.
바람직하게는, 본 발명은 허용오차에 의해서 영향을 받은 트렌치 기하학의 소오스/드레인 도핑 영역들을 제공하기 위해서 자체정렬 이온주입을 사용한다.
하기의 특허청구범위 제 1 항에 다른 제조방법과 특허청구범위 제 8 항에 따른 트렌치 트랜지스터의 바람직한 발전 및 개선 사항들은 종속항들을 통해서 밝혀질 것이다.
본 발명의 바람직한 일 실시 예에 따르면, 제 2의 소오스와 드레인 영역의 형성은 이온주입 단계, 마스크로서 기능하는 에칭-백한(etched-back) 제 1 전도성 충진재에 의해서 실행된다. 이것은 자체 정렬된 배열을 제공한다.
본 발명의 다른 바람직한 일 실시 예에 따르면, 도핑된 절연 스페이서가 형성되고, 제 2의 소오스와 드레인 영역의 형성은 확산단계에 의해서 실행되며, 이때 도판트(dopant)는 도핑된 절연 스페이서로부터 반도체 기판 내로 외부확산된다. 마찬가지로, 이것은 자체 정렬된 배열을 제공한다.
본 발명의 또 다른 바람직한 일 실시 예에 따르면, 이온주입 단계는 트렌치에 제 1 전도성 충진재를 제공하기 전에 실행되고, 제 1 전도성 타입의 불순물의 주입으로 인하여, 상기 트렌치의 바닥 아래에 놓이며 상기 반도체 기판에 국부적으로 증가된 도핑을 갖는 도핑 영역이 형성된다. 이것은 원하지 않는 펀치-스 루(punch-throughs)를 방지할 수 있다.
본 발명의 또 다른 바람직한 일 실시 예에 따르면, 이온주입 단계는 트렌치에 제 1 전도성 충진재를 제공한 후에 실행되고, 마스크를 이용한 제 1 전도성 타입의 불순물의 주입으로 인하여, 상기 트렌치 곁에 놓이며 상기 반도체 기판에 국부적으로 증가된 도핑을 갖는 도핑 영역이 형성된다. 마찬가지로, 이것은 원하지 않는 펀치-스루를 방지할 수 있다.
본 발명의 또 다른 바람직한 일 실시 예에 따르면, 이온주입 단계는 절연 스페이서의 형성 후에 실행되고, 상기 절연 스페이서를 마스크로 사용하여 제 1 소오스와 드레인 영역 내로의 제 1 전도성 타입의 불순물을 주입함으로써, 상기 제 1 소오스와 드레인 영역에서 상기 절연 스페이서에 인접하여 반대 도핑된 영역이 형성된다. 이것은 이러한 위치들에서 원하지 않는 전기장 강도가 급격히 상승하는 것을 방지할 수 있다.
본 발명의 또 다른 바람직한 일 실시 예에 따르면, 트렌치 트랜지스터의 형성 영역은 절연 재료가 채워진 절연 트렌치들에 의해서 둘러싸인다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예들에 따른 트렌치 트랜지스터 및 그 제조방법에 대하여 보다 상세히 설명하면 다음과 같다. 도면에서, 동일한 참조부호들은 동일하거나 기능적으로 동등한 부품들을 나타낸다.
도 1은 본 발명의 제 1 실시 예에 따른 트렌치 트랜지스터의 기하학적 배열 의 개략적인 평면도이고, 도 1A,B는 도 1의 선 A-A' 및 B-B'를 따라 도시한 2개의 각기 다른 개략적인 단면도들이다.
도 1에 있어서, 참조부호 1은 표면에 질화물 희생층(3)이 형성되고 트렌치 트랜지스터에 대한 형성 영역(RT) 곁에 절연 트렌치들(IT')을 구비한 반도체 기판을 나타낸다. 이때, 절연 트렌치들(IT')은 절연 재료가 기판(1)의 상부면까지 연장됨에 따라서 SiO2로 채워진다. 특히, 그러한 배열은 CMP 공정(CMP = Chemical Mechanical Polishing; 화학적 기계적 평탄화)에 의해서 얻어질 수 있다. 도 1A,B를 참조하면, 이온주입 단계에 의해서 반도체 기판(1)의 표면에 소오스/드레인 영역(4)이 형성된다.
다음에는, 마스크층의 개구부(3a)가 마스크층(3)에 형성되는데, 이는 B-B' 방향으로 연장되고 상기 형성 영역(RT)의 중앙 영역에서 기판(1)을 노출시킨다. 개구부(3a)는 추후 단계에서 기판(1)에 식각될 트렌치(5)의 위치를 한정하게 된다.
도 1A,B 내지 도 7A,B는 도 1A,B로부터 진행되는 본 발명의 제 1 실시 예에 따른 트렌치 트랜지스터 및 그 제조방법을 나타낸 도면들로서, 도 1의 선 A-A'와 B-B'를 따라 도시하여 순서대로 나타낸 2개의 각기 다른 개략적인 단면도들이다.
도 2A,B에 도시된 부수적인 공정 단계에서, 건식 공정에 의해 트렌치 트랜지스터의 트렌치(5)가 형성된다. 참조부호 유(U)는 트렌치(5)의 바닥을 나타낸다. 건식 공정은 이 단계에서 하드 마스크로서 기능하는 마스크층(3)에 대하여 고도의 선택성으로 실리콘을 식각하는 선택적인 식각 공정이다.
도 3A,B에 도시된 다음 공정 단계에서, 도 3B에 잘 도시된 바와 같이, B-B' 방향으로 트렌치(5) 곁에 절연 트렌치들(IT')의 실리콘 산화물의 일부를 제거하기 위한 습식 식각이 수행된다. 이러한 습식 식각은 실리콘 기판(1)의 실리콘에 대하여 고도의 선택성으로 실리콘 산화물을 식각한다. 이러한 습식 식각 단계에 있어서, 트렌치(5)는 B-B' 방향으로 형성되고, B-B' 방향을 따라서 언더컷 영역(undercut region)(5a)이 형성되는데, 이는 트렌치(5)의 바닥(U) 아래로 트렌치(5) 곁에 위치한다. 상기 언더컷 영역(5a)이 형성됨으로써, 상기 게이트가 트렌치(5)의 바닥(U)에서 테두리들 아래로 연장될 수 있으므로, 트리게이트(trigate) 배열에 의해서 상기 채널 영역 위에서 상기 게이트의 제어를 개선시킨다.
그런 후에, 도 4A,B에 도시된 바와 같이, 이산화실리콘으로 제조된 게이트 유전체(20)가 기판(1)에서 트렌치(5) 내에 형성된다. 트렌치(5) 및 절연 트렌치들(IT')에서 인접한 언더컷 영역들(5a)에는 증착단계와 부수적인 CMP 공정단계에서 정밀해지도록 전도성 폴리실리콘 충진재로 제조된 게이트 전극(30')이 채워지고, 이때 마스크층(3)은 폴리싱 차단재(polishing stop)로서 기능한다.
다음에는, 도 5A,B에 도시된 바와 같이, 마스크층(3)을 마스크로서 사용하여 소오스/드레인 영역들의 깊이 아래로 트렌치(5) 내에서 게이트 전극(30')의 식각이 수행된다.
도 6A,B를 참조하면, 마스크층(3)이 제거된다. 부수적인 공정 단계는 식각된 게이트 전극(30') 위로 트렌치의 벽들에 반도체 기판(1)에서 약하게 도핑된 소오스/드레인 영역들(4')(LDD)을 제공하는 단계를 포함한다. 이러한 이온주입(I)은 자체 정렬되고, 게이트 전극(30')의 아래에서 소오스/드레인 영역들(4,4')까지 채널 영역의 양호한 연결을 제공한다. 반도체 기판(1)에서 트렌치 벽으로부터 진행하는 약하게 도핑된 소오스/드레인 영역들(4')(LDD)은 소오스/드레인 영역들(4) 보다 작은 측면의 범위(d)를 구비한다. 이것은 게이트의 근처에서 전류 흐름의 양호한 전도를 가능하게 하고, 조절된 전위 감소 경로를 얻을 수 있게 하며, 양호한 차단 거동을 가능하게 한다.
부수적인 공정 단계에서, 도 7A,B에 도시된 바와 같이, 산화실리콘으로 제조된 절연 스페이서(25)가 식각된 게이트 전극(30') 위에서 트렌치 벽들에 형성된다. 다음에는, 게이트 전극의 상부 영역을 형성하기 위해서 전도성 폴리실리콘 층(30")을 증착하는 단계와 폴리싱 단계가 수행된다.
그 결과, 본 발명의 제 1 실시 예에 따른 트렌치 트랜지스터가 완성된다. 추후 단계에서(설명하지 않음), 소오스/드레인 영역들(4)과 게이트 전극(30',30")은 회로 부품들(여기에서는 설명하지 않음)에 연결된다.
도 6C에는 본 발명의 제 1 실시 예의 변형이 도시되어 있다. 이러한 변형 예에 있어서, 반도체 기판(1)에 형성된 약하게 도핑된 소오스/드레인 영역들(4'a,4'b)(LDD)은 비대칭이고, 약하게 도핑된 소오스/드레인 영역(4'a)(LDD)은 약하게 도핑된 소오스/드레인 영역(4'b)보다 작은 측면의 범위를 갖는다. 이것은 각기 다른 침투 깊이를 갖는 2개의 이온주입부들(Ia,Ib)에 의해서 실현될 수 있다. 말할 필요도 없이, 도핑 타입 및/또는 원자들에 대한 비대칭이 제공된다.
도 8A,B는 도 1의 선 A-A' 및 B-B'를 따라 도시한 2개의 각기 다른 단면도들 로서, 본 발명의 제 2 실시 예에 따른 트렌치 트랜지스터 및 그 제조방법을 나타낸다.
도 8A,B에 따른 제 2 실시 예에 있어서, 소오스/드레인 영역들(4')의 도핑은 비스듬한 이온주입에 의해서 실행되지 않으며, 도핑된 실리콘 산화물 스페이서(26')의 제공과 도핑된 실리콘 산화물 스페이서(25')로부터의 부수적인 외부 확산에 의해서 실행된다.
도 9A,B는 도 1의 선 A-A' 및 B-B'를 따라 도시한 2개의 각기 다른 단면도들로서, 본 발명의 제 3 실시 예에 따른 트렌치 트랜지스터 및 그 제조방법을 나타낸다.
도 9A,B에 따른 제 3 실시 예에 있어서, 안티-펀치-스루영역(anti-punch-through region)으로서 트렌치(5)의 바닥(U) 아래에 도핑 영역(50)을 형성하기 위한 이온주입(I')이 게이트 유전체(20)의 전후와 트렌치(5)에 게이트 전극을 형성하기 전에 실행된다. 그러므로, 깊게 위치된 펀치-스루 경로들이 억지될 수 있다. 이러한 이온주입은 트렌치(5)의 깊이와는 독립적인 채널 도핑을 형성하고, DRAM 반도체 메모리 회로에서 사용하는 경우에 노드 측에 대하여 큰 거리를 달성하기 위해 비스듬하게 수행된다.
도 10A,B는 도 1의 선 A-A' 및 B-B'를 따라 도시한 2개의 각기 다른 단면도들로서, 본 발명의 제 4 실시 예에 따른 트렌치 트랜지스터 및 그 제조방법을 나타낸다.
도 10A,B에 따른 제 4 실시 예에 있어서, 고전기장을 약하게 하도록 소오스/ 드레인 영역(4)의 측방향 도핑 구배가 생성되는 외면상으로 약한 반대로 도핑된 소오스 드레인 영역들(4")을 형성하기 위해서 매우 앝은 비스듬한 이온주입(I")이 수행된다. 이온 주입(I")은 내부 절연 스페이서(25)를 마스크로서 사용하여 내부 절연 스페이서(25)가 형성된 후에 적절하게 실행된다. 이 실시 예는 제 1 실시 예나 제 2 실시 예와 결합 된다.
도 11A,B는 도 1의 선 A-A' 및 B-B'를 따라 도시한 2개의 각기 다른 단면도들로서, 본 발명의 제 5 실시 예에 따른 트렌치 트랜지스터 및 그 제조방법을 나타낸다.
도 11A,B에 도시된 제 5 실시 예에 있어서, 트렌치(5)가 폴리실리콘으로 제조된 게이트 전극의 상부(30")로 채워진 후에, 안티-펀치-스루영역으로서 기능하는 비대칭적으로 위치된 도핑 영역(50')을 반도체 기판(1)에 생성하기 위해서 이온주입(I"')이 실행된 후에 포토레지스트 마스크(75)가 적용된다.
본 발명은 바람직한 실시 예들을 참조하여 설명하였지만, 이것으로 제한되지 않으며, 해당 기술분야의 숙련된 당업자에게 명백한 여러 가지 방식으로 변경될 수 있다.
특히, 재료의 선택은 단지 예시적인 것으로, 다르게 변경될 수 있다.
여기에 설명한 실시 예들에 있어서, 트렌치 트랜지스터의 양측은 소오스/드레인 영역들(4')에 대하여 동일한 정도로 도핑된다. 그러나, 이것은 절대적으로 필수적인 것은 아니며, 2개의 측면들은 메모리 회로에서 사용하는 경우에 각기 다른 도핑 수준으로 도핑될 수 있고, 그 결과 비트 라인 측면들과 노드 측면들은 각기 다른 정도의 도핑을 갖는다.
본 발명은 적층된 트렌치 DRAM 반도체 메모리 회로들에 적용될 수 있다.
본 발명은 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구 범위에 기재된 본 발명의 범위를 벗어나지 않는 범위 내에서 본 발명의 요소들에 대한 수정 및 변경의 가능함을 이해할 수 있을 것이다.
Claims (12)
- 트렌치 트랜지스터의 제조방법으로서,제 1 전도성 타입의 반도체 기판(1)을 제공하는 단계;상기 반도체 기판(1)에 트렌치(5)를 형성하는 단계;상기 트렌치(5)에서 상기 반도체 기판(1) 상에 게이트 유전체(20)를 형성하는 단계;상기 게이트 유전체(20) 상에서 게이트 전극(30)으로서 상기 제 트렌치(5)에 제 1 전도성 충진재(30')를 제공하는 단계;제 2 전도성 타입의 불순물들을 상기 트렌치(5) 곁의 상기 반도체 기판(1)의 표면 내로 도입함으로써, 제 1 소오스와 드레인 영역(4)을 형성하는 단계;상기 트렌치(5)에서 상기 제 1 소오스와 드레인 영역(4) 아래의 일정깊이까지 상기 전도성 충진재(30')를 에칭-백(etching back)하는 단계;제 2 전도성 타입의 불순물들을 상기 트렌치(5)에서 상기 반도체 기판(1)의 표면 내로 도입함으로써, 제 2 소오스와 드레인 영역(4')을 형성하는 단계로, 상기 제 2 소오스와 드레인 영역(4')은 상기 제 1 소오스와 드레인 영역(4)에 인접하고 적어도 에칭-백한(etched-back) 상기 제 1 전도성 충진재(30')에 도달하는 일정 깊이까지 연장되는, 단계;상기 트렌치(5)에서 에칭-백한(etched-back) 상기 제 1 전도성 충진재(30') 위로 절연 스페이서(25;25')를 형성하는 단계; 그리고상기 게이트 전극의 상부로서 제 1 전도성 충진재(30")를 상기 트렌치(5)에 제공하는 단계로, 상기 제 1 전도성 충진재(30")는 에칭-백한(etched-back) 상기 제 1 전도성 충진재(30')와 전기적으로 접촉하고, 상기 절연 스페이서(25;25')에 의해서 상기 제 1 및 제 2 소오스와 드레인 영역들(4,4')로부터 전기적으로 절연되는, 단계;를 포함하는 트렌치 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 제 2 소오스와 드레인 영역(4')의 형성은 이온주입 단계에 의해서 실행되며, 이때 에칭-백한(etched-back) 상기 제 1 전도성 충진재(30')는 마스크로서 기능하는 것을 특징으로 하는 트렌치 트랜지스터의 제조방법.
- 제 1 항에 있어서, 도핑된 절연 스페이서(25')가 형성되고, 상기 제 2 소오스와 드레인 영역(4')의 형성은 확산단계에 의해서 실행되며, 도판트(dopant)가 상기 도핑된 절연 스페이서(25')로부터 상기 반도체 기판(1) 내로 외부 확산되는 것을 특징으로 하는 트렌치 트랜지스터의 제조방법.
- 상기 항들 중 어느 한 항에 있어서, 이온주입 단계는 상기 트렌치(5)에 상기 제 1 전도성 충진재(30')를 제공하기 전에 실행되고, 상기 제 1 전도성 타입의 불순물의 주입으로 인하여, 상기 트렌치(5)의 바닥 아래에 놓이며 상기 반도체 기판(1)에 국부적으로 증가된 도핑을 갖는 도핑 영역(50)이 형성되는 것을 특징으로 하는 트렌치 트랜지스터의 제조방법.
- 상기 항들 중 어느 한 항에 있어서, 이온주입 단계는 상기 트렌치(5)에 상기 제 1 전도성 충진재(30')를 제공한 후에 실행되고, 마스크(75)를 이용한 상기 제 1 전도성 타입의 불순물의 주입으로 인하여, 상기 트렌치(5) 곁에 놓이며 상기 반도체 기판(1)에 국부적으로 증가된 도핑을 갖는 도핑 영역(50')이 형성되는 것을 특징으로 하는 트렌치 트랜지스터의 제조방법.
- 상기 항들 중 어느 한 항에 있어서, 이온주입 단계는 상기 절연 스페이서(25; 25')의 형성 후에 실행되고, 상기 절연 스페이서(25;25')를 마스크로 사용하여 상기 제 1 소오스와 드레인 영역(4) 내로의 상기 제 1 전도성 타입의 불순물을 주입함으로써, 상기 제 1 소오스와 드레인 영역(4)에서 상기 절연 스페이서(25;25')에 인접하여 반대 도핑된 영역(4")이 형성되는 것을 특징으로 하는 트렌치 트랜지스터의 제조방법.
- 상기 항들 중 어느 한 항에 있어서, 상기 트렌치 트랜지스터의 형성 영역(RT)은 절연 재료가 채워진 절연 트렌치들(IT')에 의해서 둘러싸이는 것을 특징으로 하는 트렌치 트랜지스터의 제조방법.
- 트렌치 트랜지스터로서,제 1 전도성 타입의 반도체 기판(1);상기 반도체 기판(1)에 형성된 트렌치(5);상기 트렌치(5)에서 상기 반도체 기판(1) 상에 형성된 게이트 유전체(20);상기 게이트 유전체(20) 상에서 게이트 전극(30)으로서 상기 제 1 트렌치(5)에 제공된 제 1 전도성 충진재(30');상기 트렌치(5) 곁의 상기 반도체 기판(1)의 표면 내에 형성된 제 1 소오스와 드레인 영역(4)으로, 상기 제 1 트렌치(5)에 제공된 제 1 전도성 충진재(30')가 상기 제 1 소오스와 드레인 영역(4) 아래의 일정 깊이까지 연장되는, 제 1 소오스와 드레인 영역(4);상기 트렌치(5)에서 상기 반도체 기판(1)의 표면 내에 형성된 제 2 소오스와 드레인 영역(4')으로, 상기 제 2 소오스와 드레인 영역(4')은 상기 제 1 소오스와 드레인 영역(4)에 인접하고 적어도 상기 제 1 전도성 충진재(30')에 이르는 일정 깊이까지 연장되며, 상기 제 1 소오스와 드레인 영역(4)보다 작은 측면의 범위를 갖는 상기 트렌치(5)로부터 연장되는, 상기 제 2 소오스와 드레인 영역(4');상기 트렌치(5)에서 상기 제 1 전도성 충진재(30') 위로 형성된 절연 스페이서(25;25'); 그리고상기 게이트 전극의 상부로서 상기 트렌치(5)에 제공된 제 2 전도성 충진재(30")로, 상기 제 1 전도성 충진재(30')와 전기적으로 접촉하고, 상기 절연 스페이서(25;25')에 의해서 상기 제 1 및 제 2 소오스와 드레인 영역들(4,4')로부터 전기적으로 절연되는, 제 2 전도성 충진재(30");를 포함하는 트렌치 트랜지스터.
- 제 8 항에 있어서, 상기 트렌치(5)의 아래에 놓이며 제 1 전도성 타입의 국부적으로 증가된 도핑을 갖는 도핑 영역(50')이 상기 반도체 기판(1)에 형성되는 것을 특징으로 하는 트렌치 트랜지스터.
- 제 8 항 또는 9 항에 있어서, 상기 트렌치(5) 곁에 놓이며 제 1 전도성 타입의 국부적으로 증가된 도핑을 갖는 도핑 영역(50')이 상기 반도체 기판(1)에 형성되는 것을 특징으로 하는 트렌치 트랜지스터.
- 제 8 항, 9 항 또는 10 항에 있어서, 상기 절연 스페이서(25;25')에 인접한 반대로 도핑된 영역(4")이 상기 제 1 소오스와 드레인 영역(4)에 형성된 것을 특징으로 하는 트렌치 트랜지스터.
- 제 8 항에 있어서, 상기 제 2 소오스와 드레인 영역(4)은 비대칭으로 형성되는 것을 특징으로 하는 트렌치 트랜지스터.
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Legal Events
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|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |