DE102007007096A1 - Halbleitervorrichtung und Verfahren zur Herstellung derselben - Google Patents

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Abstract

Eine Halbleitervorrichtung (100), die ein Hochspannungselement und ein Niederspannungselement beinhaltet, weist auf: ein Halbleitersubstrat (1) mit einem Hochspannungselementbereich (110), in dem das Hochspannungselement ausgebildet ist, und einem Niederspannungselementbereich (120), in dem das Niederspannungselement ausgebildet ist; eine erste LOCOS-Trennstruktur, die in dem Hochspannungselementbereich (110) angeordnet ist; und eine zweite LOCOS-Trennstruktur, die in dem Niederspannungselementbereich (120) angeordnet ist, wobei die erste LOCOS-Trennstruktur eine LOCOS-Oxidschicht (9a) beinhaltet, welche auf einer Oberfläche des Halbleitersubstrates (1) ausgebildet ist, und eine CVD-Oxidschicht (12), welche auf der LOCOS-Oxidschicht (9a) ausgebildet ist, und die zweite LOCOS-Trennstruktur eine LOCOS-Oxidschicht (9b) beinhaltet.

Description

  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung und ein Verfahren zum Herstellen derselben und spezieller auf eine Halbleitervorrichtung, wie zum Beispiel einen Hochspannungs-IC, der mit einem Hochspannungselement und einem Niederspannungselement ausgerüstet ist, und auf ein Verfahren zum Herstellen derselben.
  • Der Fortschritt bei Hochspannungs-ICs (HVICs) war in den letzten Jahren beachtlich. Bei einem Hochspannungs-IC trägt ein einzelner Chip Niederspannungselemente, wie zum Beispiel eine Steuerschaltung und verschiedene Arten von Schutzschaltungen, und Hochspannungselemente. Beispielsweise beinhalten die Hochspannungselemente solche Elemente, die eine RESURF-Technologie verwenden, beispielsweise einen horizontalen MOS-Transistor, während die Niederspannungselemente CMOS-Transistoren, Bipolartransistoren und dergleichen beinhalten.
  • 8 ist eine Querschnittsansicht einer bekannten Halbleitervorrichtung (ein Hochspannungs-IC), allgemein mit 500 bezeichnet, die einen Hochspannungselementbereich 510 und einen Niederspannungselementbereich 520 aufweist und ein Beispiel ist, bei dem ein horizontaler n-Kanal-MOS-FET als ein Hochspannungselement verwendet wird und ein CMOS-Transistor als ein Niederspannungselement verwendet wird. Die Halbleitervorrichtung 500 beinhaltet ein p–-Halbleitersubstrat 1 aus Silizium. Eine vergrabene n+-Dotierungsschicht 2 und eine n–-Epitaxieschicht 3 sind auf dem Halbleitersubstrat 1 ausgebildet. Eine p–-Dotierungsregion 4, eine n+-Dotierungsregion 5 und eine p+-Diffusionsregion 6 sind in der Epitaxieschicht 3 ausgebildet (beispielsweise mittels Diffusion) und eine Polysiliziumelektrode 7 und eine Aluminiumelektrode 8 sind auf der Epitaxieschicht 3 angeordnet. Weiterhin sind die Siliziumoxidschichten 9a und 9b auf der Epitaxieschicht 3 unter Verwendung eines LOCOS-Verfahrens ausgebildet. Die Schichtdicke der Siliziumoxidschicht 9b, die in dem Niederspannungselementbereich 520 ausgebildet ist, ist hinreichend dünner als jene der Siliziumoxidschicht 9a, die in dem Hochspannungselementsbereich 510 ausgebildet ist (JP 64-77941 A).
  • Da jedoch in dem Falle der Halbleitervorrichtung 500 die Herstellungsschritte für den Hochspannungselementbereich 510 und jene für den Niederspannungselementbereich 520 nicht notwendigerweise die gleichen sind, gibt es das Problem, dass die Herstellungseffizienz gering ist, die Eigenschaften des Hochspannungselements und des Niederspannungselements sich verschlechtern und dergleichen.
  • Insbesondere in dem Hochspannungselementbereich 510 muss die Stärke eines elektrischen Feldes an der Oberfläche des Halbleitersubstrates 1 erniedrigt werden, so dass das Hochspannungselement stabile Hochspannungseigenschaften zeigt. Daher muss die Siliziumoxidschicht (LOCOS-Oxidschicht) 9a verhält nismäßig dick sein. Indessen bedeutet die Ausbildung einer dicken LOCOS-Oxidschicht eine vergrößerte Chipgröße, was der Forderung nach einer feineren Topographie und einem höheren Integrationsgrad einer Halbleitervorrichtung zuwiderläuft. Daher muss in dem Niederspannungselementbereich 520 die Schichtdicke der LOCOS-Oxidschicht für die Trennung der Elemente voneinander so dünn wie möglich sein, da die einzige Anforderung an die LOCOS-Oxidschicht darin besteht, dass durch eine Spannung eine Inversion an der Oberfläche des Halbleitersubstrates 1 verursacht wird. In der Halbleitervorrichtung 500 sind die Siliziumoxidschichten (LOCOS-Oxidschichten) 9a und 9b, die unterschiedliche Schichtdicken voneinander haben, somit in dem Hochspannungselementbereich 510 und dem Niederspannungselementbereich 520 notwendig.
  • Zum Ausbilden der beiden Arten von Siliziumoxidschichten (LOCOS-Oxidschichten) 9a und 9b sind jedoch zwei thermische Oxidationsschritte notwendig, was das Problem verursacht, dass das Herstellungsverfahren kompliziert wird. Zusätzlich ist zum Ausbilden der dicken LOCOS-Oxidschicht eine thermische Oxidation bei einer hohen Temperatur über viele Stunden hinweg notwendig, was das Problem verursacht, dass eine große mechanische Spannung auf einen Randabschnitt der LOCOS-Oxidschicht wirkt und dass Verunreinigungen in die Dotierungsschicht diffundieren und dadurch die Eigenschaften der Halbleitervorrichtung sich verschlechtern.
    •
  • Folglich ist es eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung bereitzustellen, bei der ein Hochspannungselementbereich und ein Niederspannungselementbereich und Hochspannungselemente und Niederspannungselemente günstige Eigenschaften aufweisen, während die Hochspannungseigenschaften der Hochspannungselemente sichergestellt sind, und ebenfalls ein Verfahren der Herstellung solch einer Halbleitervorrichtung bereitzustellen.
  • Die Aufgabe wird gelöst durch eine Halbleitervorrichtung nach Anspruch 1 und ein Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 6.
  • Weiterbildungen der Erfindung sind in den Unteransprüchen beschrieben.
  • Die vorliegende Erfindung ist auf eine Halbleitervorrichtung gerichtet, die ein Hochspannungselement und ein Niederspannungselement beinhaltet, und weist auf: ein Halbleitersubstrat mit einen Hochspannungselementbereich, in dem das Hochspannungselement ausgebildet ist, und einem Niederspannungselement, in dem das Niederspannungselement ausgebildet ist; eine erste LOCOS-Trennstruktur, die in dem Hochspannungselementbereich angeordnet ist, und eine zweite LOCOS-Trennstruktur, die in dem Niederspannungselementbereich angeordnet ist, wobei die erste LOCOS-Trennstruktur eine LOCOS-Oxidschicht beinhaltet, die auf einer Oberfläche des Halbleitersubstrates ausgebildet ist, und eine CVD-Oxidschicht, die auf der LOCOS-Oxidschicht ausgebildet ist, und die zweite LOCOS-Trennstruktur eine LOCOS-Oxidschicht beinhaltet.
  • Die vorliegende Erfindung ist ebenfalls auf ein Verfahren zum Herstellen einer Halbleitervorrichtung gerichtet, welche ein Hochspannungselement und ein Niederspannungselement enthält, und weist auf: einen Schritt des Vorbereitens eines Halbleitersubstrates mit einem Hochspannungselementbereich, in dem das Hochspannungselement ausgebildet ist, und einem Niederspannungselementbereich, in dem das Niederspannungselement ausgebildet ist; einen Schritt des Ausbildens von LOCOS-Oxidschichten auf dem Hochspannungselementbereich und dem Niederspannungselementbereich; und einen CVD-Schritt des Ausbildens einer CVD-Oxidschicht auf der LOCOS-Oxidschicht in dem Hochspannungselementbereich, wodurch eine aus der LOCOS- Oxidschicht und der CVD-Oxidschicht ausgebildete Trennstruktur ausgebildet wird.
  • Gemäß der vorliegenden Erfindung ist es somit möglich, eine Halbleitervorrichtung bereitzustellen, die einen Hochspannungselementbereich und einen Niederspannungselementbereich aufweist und günstige Eigenschaften zeigt. Es ist ebenfalls möglich, ein einfaches Verfahren zum Herstellen solch einer Halbleitervorrichtung bereitzustellen.
  • Weitere Merkmale und Zweckmäßigkeiten der vorliegenden Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Zeichnungen. Von den Figuren zeigen:
  • 1 eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer Ausführungsform 1 der vorliegenden Erfindung,
  • 2A bis 2G Querschnittsansichten von Schritten der Herstellung der Halbleitervorrichtung gemäß der Ausführungsform 1 der vorliegenden Erfindung,
  • 3A bis 3D Querschnittsansichten von weiteren Schritten der Herstellung der Halbleitervorrichtung gemäß der Ausführungsform 1 der vorliegenden Erfindung,
  • 4 eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer Ausführungsform 2 der vorliegenden Erfindung,
  • 5A bis 5C Querschnittsansichten von Schritten der Herstellung der Halbleitervorrichtung gemäß der Ausführungsform 2 der vorliegenden Erfindung,
  • 6 eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer Ausführungsform 3 der vorliegenden Erfindung,
  • 7A bis 7C Querschnittsansichten von Schritten der Herstellung der Halbleitervorrichtung gemäß der Ausführungsform 3 der vorliegenden Erfindung, und
  • 8 eine Querschnittsansicht einer bekannten Halbleitervorrichtung.
    •
  • Ausführungsform 1
  • 1 ist eine Querschnittsansicht der Halbleitervorrichtung gemäß der Ausführungsform 1 der vorliegenden Erfindung, die allgemein mit 100 bezeichnet ist. Die Halbleitervorrichtung 100 beinhaltet einen Hochspannungselementbereich 110, in dem ein horizontaler MOS-Transistor (Hochspannungselement) vorhanden ist, und einen Niederspannungselementbereich 120, in dem ein CMOS-Transistor (Niederspannungselement) vorhanden ist.
  • Die Halbleitervorrichtung 100 beinhaltet ein p–-Siliziumsubstrat 1. Eine vergrabene n+-Dotierungsschicht 2 und eine n– Epitaxieschicht 3 sind auf dem Siliziumsubstrat 1 ausgebildet.
  • In dem Hochspannungselementbereich 110 ist in der Epitaxieschicht 3 eine p–-Dotierungsregion 4 ausgebildet, die als eine Wannenregion dient. Eine n+-Dotierungsregiqon 5 und eine p+-Dotierungsregion 6 sind in der Dotierungsregion 4 ausgebildet. Die n+-Dotierungsregion 5 und die p+-Dotierungsregion 6 werden als Source-Regionen dienen. Für die Trennung zwischen den Elementen beinhaltet die Oberfläche der Epitaxieschicht 3 eine Siliziumoxidschicht 9a, die durch ein LOCOS-Verfahren ausgebildet wird. Die Siliziumoxidschicht 9a hat die gleiche Schichtdicke wie die Siliziumoxidschicht 9b, welche später beschrieben wird und in dem Niederspannungselementbereich 120 angeordnet ist.
  • Die Siliziumoxidschicht 9a trägt eine Siliziumoxidschicht (CVD-Oxidschicht) 12, welche durch ein CVD-Verfahren ausgebildet ist. Auf der Epitaxieschicht 3 ist eine Polysiliziumelektrode 7 über einer Oxidschicht (nicht gezeigt) angeordnet, welche als eine Feldplatte (FP) dient. Eine Isolationsschicht 10 aus Siliziumoxid ist auf der Polysiliziumelektrode 7 angeordnet und eine Aluminiumelektrode 8 ist auf der Isolationsschicht 10 angeordnet. Die Aluminiumelektrode 8 ist mit der n+-Dotierungsregion 5 und der p+-Dotierungsregion 6 verbunden und dient als eine Source-Elektrode. Eine Schutzschicht 11 aus Siliziumnitrid ist auf der Aluminiumelektrode 8 angeordnet.
  • In der Halbleitervorrichtung 100 ist die Schichtdicke der Siliziumoxidschicht 9a annähernd die gleiche wie jene der Siliziumoxidschicht 9b, wie oben beschrieben. Weiterhin ist eine Siliziumoxidschicht 12 auf der Siliziumoxidschicht 9a angeordnet und die Gesamtdicken dieser beiden Oxidschichten sind ungefähr größer oder gleich jener der LOCOS-Oxidschicht, die in dem Hochspannungselementbereich der bekannten Halbleitervorrichtung 500 ausgebildet ist.
  • Ein Verfahren zum Herstellen der Halbleitervorrichtung 100 wird im Folgenden unter Bezugnahme auf 2A bis 2G beschrieben. 2A bis 2G zeigen Querschnittsansichten von Schritten zum Herstellen der Halbleitervorrichtung 100. In 2A bis 2G beziehen sich jene Abschnitte, die mit den gleichen Bezugszeichen bezeichnet sind wie in 1, auf die gleichen oder entsprechende Abschnitte. Dieses Herstellungsverfahren beinhaltet die Folgenden Schritte 1 bis 7.
  • Auf der linken Seite der 2A bis 2G sind die Hochspannungselementbereiche 110 dargestellt, während auf der rechten Seite die Niederspannungselementbereiche 120 dargestellt sind.
  • Schritt 1: Wie in 2A gezeigt, wird auf dem p–-Siliziumsubstrat 1 die vergrabene n+-Dotierungsschicht 2 (beispielsweise durch Diffusion) ausgebildet. Die n–-Epitaxieschicht 3 wird danach ausgebildet. Weiterhin wird die p–-Dotierungsregion 4 mittels eines thermischen Diffusionsverfahrens ausgebildet.
  • Schritt 2: Wie in 2B gezeigt, wird nach dem Ausbilden einer Pufferoxidschicht (nicht gezeigt) und einer Nitridschicht 13 ein Fotolithographie-Fotolack aufgetragen. Danach folgt eine Belichtung und Entwicklung dieses Fotolacks, wodurch eine Lackmaske 14 ausgebildet wird. Unter Verwendung der Lackmaske 14 wird danach die stickstoffhaltige Schicht 13 strukturiert. Die Oberfläche des als ein Ergebnis der Strukturierung freigelegten Halbleitersubstrates 1 dient als LOCOS-Oxidschichtsbildungsbereiche.
  • Schritt 3: Wie in 2C gezeigt, wird unter Verwendung der stickstoffhaltigen Schicht 13 als einer Maske das Siliziumsubstrat 1 selektiv oxidiert, wodurch die Siliziumoxidschichten (LOCOS-Oxidschichten) 9a und 9b zur gleichen Zeit ausgebildet werden. Die Schichtdicke der Siliziumoxidschicht 9a ist annähernd gleich jener der Siliziumoxidschicht 9b.
  • Schritt 4: Wie in 2D gezeigt, werden die stickstoffhaltige Schicht 13 und die Pufferoxidschicht (nicht gezeigt) entfernt. Dies legt die Oberfläche des Halbleitersubstrates 1 um die Siliziumoxidschichten 9a und 9b herum frei.
  • Schritt 5: Wie in 2E gezeigt, wird die Siliziumoxidschicht (CVD-Oxidschicht) 12 so ausgebildet, dass sie die Oberfläche des Halbleitersubstrates 1 bedeckt, welches die Si liziumoxidschichten 9a und 9b trägt. Die Siliziumoxidschicht 12 wird durch ein CVD-Verfahren ausgebildet. Eine fotolithografische Resistmaske 15 wird dann in einem ähnlichen Schritt zu Schritt 2 ausgebildet. Die Resistmaske 15 wird auf der Siliziumoxidschicht 12 über der Siliziumoxidschicht 9a ausgebildet.
  • Schritt 6: Wie in 2F gezeigt, wird die Siliziumoxidschicht 12 unter Verwendung der Resistmaske 15 strukturiert, wobei die Siliziumoxidschicht 12 auf der Siliziumoxidschicht 9a belassen wird. Beispielsweise sind die Schichtdicken der Siliziumoxidschichten (LOCOS-Oxidschichten) 9a und 9b ungefähr 100 bis 800 nm, während die Schichtdicke der Siliziumoxidschicht 12 300 bis 2000 nm ist.
  • Die Siliziumoxidschicht 12 wird mittels Nassätzens strukturiert. Bei einer Ätzbedingung, welche sicherstellt, dass das Verhältnis der Ätzrate der Siliziumoxidschicht 12 zu jener der Siliziumoxidschichten 9a und 9b (die Ätzgeschwindigkeit der Siliziumoxidschicht 12/die Ätzgeschwindigkeit der Siliziumoxidschichten 9a und 9b) 2 bis 3 ist, wird ein Überätzen des Siliziumoxidschichten 9a und 9b verhindert.
  • Schritt 7: Wie in 2G gezeigt, wird die Polysiliziumelektrode 7, welches eine Feldplatte sein wird, über einer Oxidschicht ausgebildet. Indessen wird diese in dem Hochspannungselementbereich 110 auf der p–-Dotierungsschicht 4, welche eine Wannenregion sein wird, und auf dem Siliziumsubstrat 1 ausgebildet, wodurch Gateelektroden eines p-Kanal-MOS-Transistors und eines n-Kanal-MOS-Transistors des CMOS-Transistors erhalten werden.
  • Nach dem selektiven Ausbilden der n+-Dotierungsregion 5 und der p+-Dotierungsregion 6 durch ein thermisches Diffusionsverfahren werden die Isolationsschicht 10, die Aluminiumelektrode 7, die Schutzschicht 11 und dergleichen ausgebildet, was die in 1 gezeigte Halbleitervorrichtung 100 vervollständigt.
  • Da die Schichtdicken der Siliziumoxidschichten 9a und 9b, die durch das LOCOS-Verfahren ausgebildet werden, sehr klein sind, ist es, wenn das Verfahren zum Herstellen der Halbleitervorrichtung 100 gemäß der Ausführungsform 1 verwendet wird, deshalb möglich, die Entwicklung von mechanischen Spannungen an den Randabschnitten der LOCOS-Oxidschichten zu verhindern. Da die Zeitdauer des Hochtemperaturprozesses kurz ist, wird weiterhin eine Diffusion von Verunreinigungen in der Diffusionsschicht verhindert. Dies verwirklicht eine Halbleitervorrichtung 100, welche günstige Elementeigenschaften zeigt.
  • Da es zusätzlich nicht notwendig ist, die beiden Arten von Siliziumoxidschichten 9a und 9b in unterschiedlichen Schritten auszubilden, werden die Siliziumoxidschichten, die eine gewünschte Schichtdicke aufweisen, in einem einfachen Schritt ausgebildet.
  • 3A bis 3D zeigen Querschnittsansichten der weiteren Schritte zum Herstellen der Halbleitervorrichtung 100 gemäß der Ausführungsform 1. In 3A bis 3D sind jene Abschnitte, die mit den gleichen Bezugszeichen wie jenen in 1 bezeichnet sind, gleiche oder entsprechende Abschnitte. Dieses Herstellungsverfahren beinhaltet die folgenden Schritte.
  • Schritt 1: Wie in 3A gezeigt, werden die Siliziumoxidschichten 9a und 9b durch das LOCOS-Verfahren unter Verwendung der stickstoffhaltigen Schicht 13 als einer Maske durch einen ähnlichen Prozess wie bei den oben beschriebenen Schritten 1 bis 3 (2A bis 2C) ausgebildet. Hierauf folgend wird die Siliziumoxidschicht 12 durch das CVD-Verfahren ausgebildet, während die stickstoffhaltige Schicht 13 und die Pufferoxidschicht (nicht gezeigt) belassen werden. Weiterhin wird dann die Fotolithografie-Resistmaske 15 auf der Siliziumoxidschicht 12 über der Siliziumoxidschicht 9a ausgebildet. Die Resistmaske 15 wird so ausgebildet, dass ihr Rand die stickstoffhaltige Schicht 13 überlappt.
  • Schritt 2: Wie in 3B gezeigt, wird durch Nassätzen, welches die Resistmaske 15 verwendet, die Siliziumoxidschicht 12 strukturiert. Das Nassätzen wird so durchgeführt, dass die Siliziumoxidschicht 12, die die stickstoffhaltige Schicht 13 überlappt, entfernt wird, wenn die Seitwärtsätzung voranschreitet.
  • Schritt 3: Wie in 3 gezeigt, wird die Resistmaske 15 entfernt. Dies lässt die Siliziumoxidschicht 12 zurück, welche wie in 3C geformt ist.
  • Schritt 4: Wie in 3D gezeigt, werden die stickstoffhaltige Schicht 13 und die Pufferoxidschicht (nicht gezeigt) abgetragen bzw. entfernt wird. Hierauf folgen der oben erwähnte Schritt 7 (2G) und die nachfolgenden Schritte, was die Halbleitervorrichtung 100 vervollständigt.
  • Gemäß diesem Herstellungsverfahren ist es möglich, ein Abdünnen der Schichtdicken in den Randbereichen der Siliziumoxidschichten (LOCOS-Oxidschichten) 9a und 9b während des Nassätzens der Siliziumoxidschicht 12 zu verhindern. Da die Siliziumoxidschicht 12 mit der mit der stickstoffhaltigen Schicht 13 bedeckten Oberfläche des Halbleitersubstrates 1 geätzt wird, ist es weiterhin möglich, die aktiven Bereiche (Elementbildungsregionen) während des Ätzens zu schützen.
  • Die Ausführungsform 1 wurde in Zusammenhang mit einem Beispiel beschrieben, bei dem ein MOS-Transistor als ein Hochspannungselement verwendet wird und ein CMOS-Transistor als ein Niederspannungselement verwendet wird. Als ein Hochspannungselement kann ein IGBT verwendet werden, der die RESURF-Technologie verwendet und bei einer Spannung von 50 bis 1200 Volt arbeitet und als ein Niederspannungselement kann ein Bipolartransistor verwendet werden, welcher bei ungefähr 3 bis 40 Volt arbeitet (was in ähnlicher Weise für die folgenden Ausführungsformen gilt).
  • Ausführungsform 2
  • 4 ist eine Querschnittsansicht der Halbleitervorrichtung gemäß der Ausführungsform 2 der vorliegenden Erfindung, die allgemein mit 200 bezeichnet ist. Die Halbleitervorrichtung 200 beinhaltet einen Hochspannungselementbereich 210, in dem ein MOS-Transistor (Hochspannungselement) vorhanden ist, und einen Niederspannungselementbereich 220, in dem ein CMOS-Transistor (Niederspannungselement) vorhanden ist. In 4 bezeichnen jene Abschnitte, die mit den gleichen Bezugszeichen wie in 1 bezeichnet sind, gleiche oder entsprechende Abschnitte.
  • Bei der Halbleitervorrichtung 200 besteht eine durch ein CVD-Verfahren ausgebildete Siliziumoxidschicht aus Mehrlagenstrukturen 12a und 12b, deren Randabschnitte gestuft sind. Eine Polysiliziumelektrode 7 ist auf den Siliziumoxidschichten angeordnet. Als Folge wird die Polysiliziumelektrode 7, die als eine Feldplatte (FP) dient, gestuft. Diese Halbleitervorrichtung ist ansonsten im Aufbau ähnlich zu der oben beschriebenen Halbleitervorrichtung 100.
  • Bei der Halbleitervorrichtung 200 ist die Polysiliziumelektrode 7, die die Feldplatte bildet, dadurch gestuft und deshalb vermindert die Feldplatte der ersten Stufe beim Hochspannungselement (die Feldplatte weit links) stufenweise ein elektrisches Feld, welches sich an der Oberfläche des Halbleitersub strates 1 unmittelbar unter dieser Feldplatte ausbildet, wodurch eine lokale Konzentration der elektrischen Feldlinien vermindert wird. CVD-Oxidschichten, deren mehrlagige Aufbauten drei oder mehr Schichten aufweisen, können verwendet werden.
  • Ein Verfahren zum Herstellen der Halbleitervorrichtung 200 wird im Folgenden unter Bezugnahme auf 5 beschrieben. 5 zeigt im Querschnitt die Schritte zum Herstellen der Halbleitervorrichtung 200. In 5A bis 5C bezeichnen jene Abschnitte, die mit den gleichen Bezugszeichen wie in 1 bezeichnet sind, gleiche oder entsprechende Abschnitte. Dieses Herstellungsverfahren beinhaltet die folgenden Schritte.
  • Auf der linken Seite in 5A bis 5C ist der Hochspannungselementbereich 210 gezeigt, während auf der rechten Seite der Niederspannungselementbereich 220 gezeigt ist.
  • Schritt 1: Nach ähnlichen Schritten wie jenen, die in den oben beschriebenen 2A bis 2D gezeigt sind, wird eine Siliziumoxidschicht 12a durch ein CVD-Verfahren ausgebildet, wie in 5A gezeigt. Hierauf folgt eine thermische Behandlung bei 900°C für 60 Minuten beispielsweise in einer Stickstoffatmosphäre. Unter einer ähnlichen CVD-Bedingung wie jener für die Siliziumoxidschicht 12a wird dann eine Siliziumoxidschicht 12b ausgebildet. Die Siliziumoxidschicht 12b wird nicht thermisch behandelt. Es wird sichergestellt, dass die Gesamtschichtdicke der Siliziumoxidschichten 12a und 12b gleich jener der Siliziumoxidschicht 12 gemäß der Ausführungsform 1 ist. Die Schichtdicke der Siliziumoxidschicht 12a ist vorzugsweise annähernd die gleiche wie jene der Siliziumoxidschicht 12b. Hierauf folgend wird die Fotolithografie-Resistmaske 15 ausgebildet. Die Resistmaske 15 wird auf der Siliziumoxidschicht 12a über der Siliziumoxidschicht 9a ausgebildet.
  • Schritt 2: Wie in 5B gezeigt, werden die Siliziumoxidschichten 12a und 12b unter Verwendung der Resistmaske 15 nass geätzt. Eine thermische Behandlung (Verdichtung) einer Siliziumoxidschicht wird die Schichtqualität der Siliziumoxidschicht verändern und die Ätzgeschwindigkeit ändern. Wie dicht die Siliziumoxidschicht 12a und die Siliziumoxidschicht 12b werden, ist in Abhängigkeit davon, ob eine thermische Behandlung (Verdichtung) durchgeführt wird oder nicht, unterschiedlich, und die Ätzgeschwindigkeit der Siliziumoxidschicht 12a wird niedriger als jene der Siliziumoxidschicht 12b. Die Randabschnitte der Siliziumoxidschichten 12a und 12b werden deshalb gestuft. Die Resistmaske 14 wird nach dem Ätzschritt entfernt.
  • Schritt 3: Wie in 5C gezeigt, wird die Polysiliziumelektrode 7 ausgebildet. In den Randabschnitten der Siliziumoxidschichten 12a und 12b wird die Polysiliziumelektrode 7 ebenfalls gestuft. Hierauf folgt die Ausführung des in 2G gezeigten Schrittes und der nachfolgenden Schritte, was die Halbleitervorrichtung 200 vervollständigt.
  • Ausführungsform 3
  • 6 ist eine Querschnittsansicht der Halbleitervorrichtung gemäß der Ausführungsform 3 der vorliegenden Erfindung, die allgemein mit 300 bezeichnet wird. Die Halbleitervorrichtung 300 beinhaltet einen Hochspannungselementbereich 310, in dem ein MOS-Transistor (Hochspannungselement) vorhanden ist, und einen Niederspannungselementbereich 320, in dem ein CMOS-Transistor (Niederspannungselement) vorhanden ist. In 6 stellen Abschnitte, die mit den gleichen Bezugszeichen wie in 1 bezeichnet sind, gleiche oder entsprechende Abschnitte dar.
  • In der Halbleitervorrichtung 300 wird ebenfalls die Siliziumoxidschicht 12b durch ein CVD-Verfahren auf der Siliziumoxidschicht (LOCOS-Oxidschicht) 9b, die zu dem Niederspannungselementbereich 320 gehört, ausgebildet. Diese Halbleitervorrichtung ist ansonsten ähnlich im Aufbau zu der Halbleitervorrichtung 100 gemäß der Ausführungsform 1.
  • Die Siliziumoxidschicht (LOCOS-Oxidschicht) 9b des Niederspannungselementbereichs muss eine Dicke aufweisen, die eine Inversion eines elektrischen Potentials an der Oberfläche des Halbleitersubstrates 1, welches an einem Bodenabschnitt der Siliziumoxidschicht 9b angeordnet ist, nicht zulässt, sogar wenn eine Spannung an eine Elektrode, eine Verbindungsleitung oder dergleichen angelegt wird, welche bei einem oberen Abschnitt der Siliziumoxidschicht 9b angeordnet ist.
  • Bei der Halbleitervorrichtung 300 gemäß der Ausführungsform 3 stellt die Siliziumoxidschicht 12b, die auf die Siliziumoxidschicht 9b gestapelt ist, einen hinreichend großen Abstand beispielsweise zwischen der Aluminiumelektrode 8 und der Oberfläche des Siliziumsubstrates 1 sicher, was wiederum die Inversion auf Grund eines elektrischen Potentials an der Oberfläche des Halbleitersubstrates 1 verhindert. Es wird insbesondere bemerkt, dass es möglich ist, eine Inversion eines elektrischen Potentials an der Oberfläche des Halbleitersubstrates 1 hinreichend zu verhindern, sogar wenn eine hohe vorübergehende Spannung an der Aluminiumelektrode 8 anliegt. Die Folge hiervon ist eine Halbleitervorrichtung 300, welche in hohem Maße zuverlässig ist.
  • Ein Verfahren zum Herstellen der Halbleitervorrichtung 300 wird im Folgenden unter Bezugnahme auf 7A bis 7C beschrieben. 7A bis 7C zeigen Querschnittsansichten von Schritten zum Herstellen der Halbleitervorrichtung 300. In 7A bis 7C entsprechen jene Abschnitte, die mit den glei chen Bezugszeichen wie jenen in 1 bezeichnet sind, den gleichen oder entsprechenden Abschnitten. Dieses Herstellungsverfahren beinhaltet die folgenden Schritte.
  • Auf der linken Seite in 7A bis 7C ist der Hochspannungselementbereich 310 gezeigt, während auf der rechten Seite der Niederspannungselementbereich 320 gezeigt ist.
  • Schritt 1: Nach ähnlichen Schritten wie jenen, die in den oben beschriebenen 2A bis 2D gezeigt sind, wird die Siliziumoxidschicht 12 durch ein CVD-Verfahren, wie in 7A gezeigt, ausgebildet. Hierauf folgend wird die Fotolithografie-Resistmaske 15 ausgebildet. Die Resistmaske 15 wird auf der Siliziumoxidschicht 12 über der Siliziumoxidschicht 9a, die zu dem Hochspannungselementbereich 310 gehört, und ebenfalls auf der Siliziumoxidschicht 12 über der Siliziumoxidschicht 9b, die zu dem Niederspannungselementbereich 320 gehört, ausgebildet.
  • Schritt 2: Wie in 7B gezeigt, wird die Siliziumoxidschicht 12 unter Verwendung der Resistmaske 15 nass geätzt. Als ein Ergebnis ist die Siliziumoxidschicht 12 über der Siliziumoxidschicht 9a, die zu dem Hochspannungselementbereich 310 gehört, und ebenfalls über der Siliziumoxidschicht 9b, die zu dem Niederspannungselementbereich 320 gehört, ausgebildet.
  • Schritt 3: Wie in 7C gezeigt, wird die Polysiliziumelektrode 7 ausgebildet. Hierauf folgt die Durchführung des in 2G gezeigten Schrittes und der nachfolgenden Schritte, was die Halbleitervorrichtung 300 vervollständigt.
  • Wenn das Verfahren zum Herstellen der Halbleitervorrichtung 300 gemäß der Ausführungsform 3 verwendet wird, kann die Gesamtschichtdicke der Siliziumoxidschichten (die Summe aus der Schichtdicke der Siliziumoxidschicht 9a und der Siliziumoxid schicht 9b) groß sein, während die Schichtdicke der Siliziumoxidschicht (LOCOS-Oxidschicht) 9b klein gehalten wird, wie bislang bei der Niederspannungselementregion 320 praktiziert. Mit anderen Worten, da die Schichtdicke der Siliziumoxidschicht (LOCOS-Oxidschicht) 9b klein sein kann, ist es möglich, eine Halbleitervorrichtung 300 herzustellen, welche eine feinere Topographie aufweist und einen höheren Integrationsgrad.

Claims (10)

  1. Halbleitervorrichtung (100), die ein Hochspannungselement und ein Niederspannungselement beinhaltet, mit: einem Halbleitersubstrat (1) mit einem Hochspannungselementbereich (110), in dem das Hochspannungselement ausgebildet ist, und einem Niederspannungselementbereich (120), in dem das Niederspannungselement ausgebildet ist, einer ersten LOCOS-Trennstruktur, die in dem Hochspannungselementbereich (110) angeordnet ist, und einer zweiten LOCOS-Trennstruktur, die in dem Niederspannungselementbereich (120) angeordnet ist, wobei die erste LOCOS-Trennstruktur eine LOCOS-Oxidschicht (9a) beinhaltet, welche auf einer Oberfläche des Halbleitersubstrates (1) ausgebildet ist, sowie eine CVD-Oxidschicht (12), welche auf der LOCOS-Oxidschicht (9a) ausgebildet ist, und die zweite LOCOS-Trennstruktur eine LOCOS-Oxidschicht (9b) beinhaltet.
  2. Halbleitervorrichtung (100) gemäß Anspruch 1, bei der die Schichtdicke der LOCOS-Oxidschicht (9a), die in der ersten LOCOS-Trennstruktur enthalten ist, annähernd gleich jener der LOCOS-Oxidschicht (9b) ist, welche in der zweiten LOCOS-Trennstruktur enthalten ist.
  3. Halbleitervorrichtung (200) gemäß Anspruch 1 oder 2, bei der die CVD-Oxidschicht (12) einen mehrlagigen Aufbau aufweist, der aus zumindest einer unteren CVD-Oxidschichtlage (12a) und einer oberen CVD-Oxidschichtlage (12b), die auf der unteren CVD-Oxidschichtlage (12a) angeordnet ist, ausgebildet ist und die CVD-Oxidschicht (12) einen gestuften Randabschnitt aufweist, der aus der unteren CVD-Oxidschichtlage (12a) und der oberen CVD-Oxidschichtlage (12b) ausgebildet ist.
  4. Halbleitervorrichtung (300) gemäß Anspruch 3, bei der eine Feldplatte (7) so angeordnet ist, dass sie den gestuften Randabschnitt bedeckt.
  5. Halbleitervorrichtung (300) nach einem der Ansprüche 1 bis 4, bei der die zweite LOCOS-Trennstruktur weiterhin eine CVD-Oxidschicht (12b) beinhaltet, die auf der LOCOS-Oxidschicht (9b) angeordnet ist.
  6. Verfahren zum Herstellen einer Halbleitervorrichtung (100), die ein Hochspannungselement und ein Niederspannungselement beinhaltet, mit: einem Schritt des Vorbereitens eines Halbleitersubstrates (1) mit einem Hochspannungselementbereich (110), in dem das Hochspannungselement ausgebildet wird, und einem Niederspannungselementbereich (120), in dem das Niederspannungselement ausgebildet wird, einem Schritt des Ausbildens von LOCOS-Oxidschichten (9a, 9b) auf dem Hochspannungselementbereich (110) und dem Niederspannungselementbereich (120), und einem CVD-Schritt des Ausbildens einer CVD-Oxidschicht (12) auf der LOCOS-Oxidschicht (9a) in dem Hochspannungselementbereich (110), wodurch eine Trennstruktur ausgebildet wird, die aus der LOCOS-Oxidschicht (9a) und der CVD-Oxidschicht (12) ausgebildet ist.
  7. Herstellungsverfahren nach Anspruch 6, das weiterhin einen Schritt des Ausbildens einer stickstoffhaltigen Schicht auf einer Oberfläche des Halbleitersubstrates (1) vor dem Ausbilden der LOCOS-Oxidschicht (9a) aufweist, und bei dem der CVD-Schritt aufweist: einen Schritt des Ausbildens der CVD-Oxidschicht (12) auf der stickstoffhaltigen Schicht, einen Schritt des Ätzens der CVD-Oxidschicht (12) unter Verwendung einer Maske, die auf der CVD-Oxidschicht (12) ausgebildet ist, und des Belassens der CVD-Oxidschicht (12) dergestalt, dass die CVD-Oxidschicht (12) die stickstoffhaltige Schicht an ihrem Umfang überlappt, und einen Schritt des Nassätzens der CVD-Oxidschicht (12) und des Abtragens eines überlappenden Abschnittes der CVD-Oxidschicht (12), der die stickstoffhaltige Schicht überlappt.
  8. Herstellungsverfahren nach Anspruch 6, bei dem der CVD-Schritt aufweist: einen Schritt des Ausbildens einer unteren CVD-Oxidschichtlage (12a) auf der LOCOS-Oxidschicht (9a) und der thermischen Behandlung der unteren CVD-Oxidschichtlage (12a), einen Schritt des Ausbildens einer oberen CVD-Oxidschichtlage (12b) auf der unteren CVD-Oxidschichtlage (12a), und einen Schritt des Nassätzens der oberen CVD-Oxidschichtlage (12b) und der unteren CVD-Oxidschichtlage (12a) unter Verwendung einer Maske (15), die auf der oberen CVD-Oxidschichtlage (12b) ausgebildet ist, und des dadurch Ausbildens der CVD-Oxidschicht mit einem gestuften Randabschnitt, der aus der oberen CVD-Oxidschichtlage (12b) und der unteren CVD-Oxidschicht (12a) ausgebildet ist.
  9. Herstellungsverfahren nach einem der Ansprüche 6 bis 8, das weiterhin einen Schritt des Ausbildens einer CVD-Oxidschicht (12b) auf der LOCOS-Oxidschicht (9b) des Niederspannungselementbereichs (320) aufweist.
  10. Herstellungsverfahren nach einem der Ansprüche 6 bis 9, bei dem die LOCOS-Oxidschicht (9a) des Hochspannungselementbereichs (110) und die LOCOS-Oxidschicht (9b) des Nieder spannungselementbereichs (120) in dem gleichen Schritt ausgebildet werden.
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