DE112014007160T5 - LTPS TFT mit Dual-Gate-Struktur und Verfahren zur Bildung eines LTPS TFT - Google Patents

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Abstract

Die vorliegende Erfindung betrifft einen Niedrigtemperatur-Polysilizium-Dünnschichttransistor mit einer Dual-Gate-Struktur und ein Verfahren zur Bildung eines Niedrigtemperatur-Polysilizium-Dünnschichttransistors. Der Niedrigtemperatur-Polysilizium-Dünnschichttransistor weist auf: ein Substrat, einen oder mehrere strukturierte amorphe Silizium(a-Si)-Schichten, angeordnet in einer Sperrschicht auf dem Substrat, um ein unteres Gate zu formen, einen auf der Sperrschicht angeordneten NMOS und einen auf der Sperrschicht angeordneten PMOS. Der NMOS weist eine strukturierte Gate-Elektroden(GE)-Schicht als oberes Gate auf, wobei die strukturierte GE-Schicht und ein unteres Gate, das von der einen oder mehreren strukturierten a-Si-Schichten gebildet wird, eine Dual-Gate-Struktur bilden. Die vorliegende Erfindung schlägt einen Niedrigtemperatur-Polysilizium-Dünnschichttransistor mit einer stabilisierteren I–V-Charakteristik, besserem Steuervermögen, geringer Leistungsaufnahme und höherer Produktionsausbeute vor.

Description

  • HINTERGRUND DER ERFINDUNG
  • 1. Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft das technische Gebiet der Herstellung von Flüssigkristallen und insbesondere einen Niedrigtemperatur-Polysilizium-Dünnschichttransistor (low temperature poly-silicon thin-film transistor, LTPS TFT) mit einer Dual-Gate-Struktur sowie ein Verfahren zur Herstellung des LTPS TFT.
  • 2. Beschreibung des Standes der Technik
  • Die Technologie der LTPS TFTs wurde entwickelt und bis zu einem gewissen Grad vorangetrieben. Verglichen mit amorphem Silizium (oft als a-Si abgekürzt) und Oxidation, weisen LTPS TFTs eine höhere Ladungsträgermobilität auf, was bedeutet, dass LTPS TFTs dazu geeignet sind, das Steuervermögen zu verbessern und die Leistungsaufnahme von Geräten zu reduzieren. Darüber hinaus kann ein LTPS TFT ein Teil eines Komplementär-Metall-Oxid-Halbleiters(complementary metal oxide semiconductor, CMOS)-Schaltkreises ein. Die Schaltungszuverlässigkeit eines Gate-Treiber-Arrays (gate driver on array, GOA), das den CMOS-Schaltkreis verwendet, steigert sich. In dem Herstellungsprozess von CMOS kann die Dotierung eines schwach dotierten Drains (lightly doped drain, LDD) eines N-Typ-Metall-Oxid-Halbleiters (N-type metal-oxidesemiconductor, NMOS) durch eine einzige Maske durchgeführt werden. Alternativ kann ein schwach dotierter Drain eines N-Metall-Oxid-Halbleiters (NMOS) durch Gate-Over-Nassätzen (gate over wet etching) dotiert werden. Bei letzterem Herstellungsverfahren für CMOS ist es nicht notwendig, eine Maske zu nutzen, jedoch kann das letztere Herstellungsverfahren für CMOS eine schlechte Ausbeute aufweisen.
  • Eine gewöhnliche Struktur eines herkömmlichen LTPS TFT ist bekannt für seinen Aufbau mit oberem Gate. Photoleckströme treten leicht in Kanälen auf, wenn ein herkömmliches LCD ohne irgendwelche Abschirmungsschichten Bilder darstellt.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Eine Aufgabe der vorliegenden Erfindung besteht darin, einen LTPS TFT mit einer Dual-Gate-Struktur zu schaffen sowie ein Verfahren zur Herstellung eines LTPS TFTs anzugeben, um ein bei der herkömmlichen Technologie auftretendes Problem zu lösen. Das Problem besteht darin, dass Photoleckströme leicht in Kanälen auftreten, wenn ein herkömmliches LCD ohne irgendwelche Abschirmungsschichten Bilder darstellt.
  • Bei der vorliegenden Erfindung wird eine strukturierte GE-Schicht als oberes Gate genutzt, und eine strukturierte a-Si-Schicht wird als untere Schicht genutzt. Ein LTPS TFT mit der Struktur eines Dual-Gates (d.h. dem oberen Gate und dem unteren Gate) wird gebildet.
  • Es ist eine Aufgabe der vorliegenden Erfindung, ein LTPS TFT mit einer Dual-Gate-Struktur zu schaffen, mit den Zielen, eine Strom-Spannungs-Charakteristik (I–V Charakteristik) wirksamer zu stabilisieren, einen Durchbruchsstrom wirksamer zu verbessern, das Steuervermögen zu verbessern und die Leistungsaufnahme zu reduzieren. Des Weiteren wird der herkömmliche Prozess des Gate-Over-Nassätzens (gate over wet etching) bei der vorliegenden Erfindung nicht verwendet. Der Entfall des Gate-Over-Nassätzens bewirkt eine höhere Ausbeuterate.
  • In einer bevorzugten Ausführungsform der vorliegenden Erfindung weist ein Niedrigtemperatur-Polysilizium-Dünnschichttransistor (LTPS TFT) mit einer Dual-Gate-Struktur auf: ein Substrat; eine oder mehrere strukturierte amorphe Silizium(a-Si)-Schichten, die in einer Sperrschicht auf dem Substrat angeordnet sind, zur Bildung eines unteren Gates; einen auf der Sperrschicht angeordneten N-Typ-Metall-Oxid-Halbleiter (NMOS); und einen auf der Sperrschicht angeordneten P-Typ-Metall-Oxid-Halbleiter (PMOS). Der NMOS weist eine strukturierte Gate-Elektroden(GE)-Schicht als oberes Gate auf, und die strukturierte GE-Schicht und das untere Gate, welches durch die eine oder mehrere strukturierte a-Si-Schichten gebildet ist, bilden eine Dual-Gate-Struktur.
  • In einem Aspekt der vorliegenden Erfindung weist der NMOS auf: eine erste strukturierte Poly-Silizium(Poly-Si)-Schicht; zwei N–-Typ-Schichten, die eine innere Seite aufweisen, welche mit zwei äußeren Seiten der ersten strukturierten Poly-Si-Schicht jeweils verbunden sind; zwei N+-Typ-Schichten, die mit zwei äußeren Seiten der zwei N–-Typ-Schichten jeweils verbunden sind; und eine Gate-Isolationsschicht, die auf der ersten strukturierten Poly-Si-Schicht, den zwei N–-Typ-Schichten, den zwei N+-Typ-Schichten und der Sperrschicht angeordnet ist.
  • In einem anderen Aspekt der vorliegenden Erfindung weist der PMOS auf: eine zweite strukturierte Poly-Si-Schicht; zwei P+-Typ-Schichten, die mit zwei äußeren Seiten der zweiten strukturierten Poly-Si-Schicht jeweils verbunden sind; und eine Gate-Isolationsschicht, die auf der zweiten strukturierten Poly-Si-Schicht und den zwei P+-Typ-Schichten angeordnet ist.
  • In einem anderen Aspekt der vorliegenden Erfindung isoliert und trennt die Gate-Isolationsschicht die strukturierte GE-Schicht des NMOS von der ersten strukturierten Poly-Si-Schicht, um einen N-Typ-Kanal in der ersten strukturierten Poly-Si-Schicht auszubilden.
  • In einem anderen Aspekt der vorliegenden Erfindung weist der PMOS eine strukturierte GE-Schicht auf, und die Gate-Isolations-Schicht isoliert und trennt die strukturierte GE-Schicht des PMOS von der zweiten strukturierten Poly-Si-Schicht, so dass die zweite strukturierte Poly-Si-Schicht einen P-Typ-Kanal ausbildet.
  • In einem weiteren Aspekt der vorliegenden Erfindung weist der LTPS TFT ferner ein Interlevel-Dielektrikum (inter-level dielectric, ILD), welches auf der strukturierten GE-Schicht und der Gate-Isolationsschicht ausgebildet ist, und eine Vielzahl von Durchgangslöchern auf, die das ILD und die Gate-Isolationsschicht durchdringen.
  • In noch einem weiteren Aspekt der vorliegenden Erfindung weist der LTPS TFT ferner eine Vielzahl von strukturierten Source/Drain-Elektroden auf, die durch die Vielzahl von Durchgangslöchern hindurch jeweils mit der P+-Typ-Schicht des PMOS bzw. der N+-Typ-Schicht des NMOS verbunden sind.
  • In noch einem weiteren Aspekt der vorliegenden Erfindung ist die strukturierte GE-Schicht aus einem ersten Metall und weist eine vertikale Erweiterung auf, die mit der N+-Typ-Schicht, die mit der ersten strukturierten a-Si-Schicht verbunden ist, durch den N-Typ-Kanal verbunden ist, um den LTPS TFT mit der Dual-Gate-Struktur zu bilden.
  • In einer weiteren bevorzugten Ausführungsform der vorliegenden Erfindung weist ein Verfahren zur Bildung eines LTPS TFT mit einer Dual-Gate-Struktur auf: Bildung einer Vielzahl von strukturierten a-Si-Schichten, die auf einem Substrat angeordnet sind; Bildung einer Sperrschicht auf der Vielzahl von strukturierten a-Si-Schichten; Bildung einer ersten strukturierten Poly-Si-Schicht und einer zweiten strukturierten Poly-Si-Schicht auf der Sperrschicht; Aufbringen einer ersten Fotolackschicht auf eine Oberseite der zweiten strukturierten Poly-Si-Schicht und auf eine laterale Seite der zweiten strukturierten Poly-Si-Schicht; Bildung eines N-Typ-Kanals durch Dotierung der ersten strukturierten Poly-Si-Schicht; Entfernen der ersten Fotolackschicht von der zweiten strukturierten Poly-Si-Schicht; Bildung einer Gate-Isolationsschicht sowohl auf der zweiten strukturierten Poly-Si-Schicht als auch auf der ersten strukturierten Poly-Si-Schicht, wo der N-Typ-Kanal gebildet ist; Bildung einer zweiten Fotolackschicht auf der Gate-Isolationsschicht, und Dotierung der zweiten strukturierten Poly-Si-Schicht zur Bildung einer P+-Typ-Schicht; Entfernen der zweiten Fotolackschicht von der Gate-Isolationsschicht, und Aufbringen einer dritten Fotolackschicht auf die Gate-Isolationsschicht; Entfernen eines Teils der dritten Fotolackschicht, eines Teils der Gate-Isolationsschicht und eines Teils der Sperrschicht durch Belichtungs- und Entwicklungsprozesse zur Bildung einer Vielzahl von Öffnungen; N+-Dotierung eines Teils der strukturierten a-Si-Schicht und eines Teils der ersten strukturierten Poly-Si-Schicht, die nicht von der Gate-Isolationsschicht abgedeckt sind; Bildung einer Vielzahl von strukturierten GE-Schichten auf der Gate-Isolationsschicht; N–-Dotierung der ersten strukturierten Poly-Si-Schicht und der zweiten strukturierten Poly-Si-Schicht mit der Vielzahl von strukturierten GE-Schichten als zweite Abschirmungsschicht, wobei die Vielzahl von strukturierten GE-Schichten, welche der ersten strukturierten Poly-Si-Schicht zugeordnet sind, zu der N+-Typ-Schicht der strukturierten a-Si-Schicht durchgeführt und an sie angeschlossen werden, und wobei die Vielzahl von strukturierten GE-Schichten und die N+-Typ-Schicht eine Dual-Gate-Struktur bilden; Bildung eines ILD auf der Vielzahl der strukturierten GE-Schichten und der Gate-Isolationsschicht; Bildung einer Vielzahl von Durchgangslöchern, die das ILD und die Gate-Isolationsschicht durchdringen; und Bildung einer Vielzahl von strukturierten Source/Drain-Elektroden durch die Vielzahl von Durchgangslöchern, wobei die Vielzahl von strukturierten Source/Drain-Elektroden mit der P+-Typ-Schicht verbunden ist, welche mit der zweiten strukturierten Poly-Si-Schicht verbunden ist, um ein PMOS zu bilden, und wobei die Vielzahl von strukturierten Source/Drain-Elektroden mit der N+-Typ-Schicht verbunden ist, welche mit der ersten strukturierten Poly-Si-Schicht verbunden ist, um ein NMOS zu bilden.
  • In einem anderen Aspekt der vorliegenden Erfindung wird die N+-Typ-Schicht mit dem freiliegenden Teil der strukturierten a-Si-Schicht dotiert, um einen ohmschen Kontakt mit einer metallischen Elektrode zu bilden.
  • Jegliche Anzeigevorrichtung, die Technologie irgendeiner Art verwendet, kann die vorliegende Erfindung nutzen. Insbesondere eine Anzeigevorrichtung von einer mittleren oder kleineren Größe ist geeignet, die vorliegende Erfindung zu nutzen. Gemäß der vorliegenden Erfindung ersetzt das Herstellungsverfahren des Dual-Gate TFT das herkömmliche Herstellungsverfahren für Polysilizium (Poly-Si) TFT, um die Ladungskapazität zu erhöhen, so dass die Größe der Vorrichtung verkleinert werden kann und das Pixelseitenverhältnis (oft mit PAR abgekürzt) steigen kann. Der CMOS-Schaltkreis wird durch das Herstellungsverfahren gebildet und für das GOA verwendet. Verglichen mit dem das a-Si nutzende GOA, hat das den CMOS nutzende GOA die Vorzüge der Optimierung des Schaltungsdesigns und der Verbesserung der Zuverlässigkeit der Schaltung.
  • Diese und weitere Merkmale, Aspekte und Vorteile der vorliegenden Offenbarung werden unter Bezugnahme auf die folgende Beschreibung, die anhängenden Ansprüchen und die begleitenden Figuren verstanden werden.
  • KURZE BESCHREIBUNG DER ERFINDUNG
  • 1 ist eine Darstellung einer a-Si-Schicht, die gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung auf einem Array-Substrat angeordnet ist.
  • 2 ist eine Darstellung einer gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung gebildeten Poly-Si-Schicht.
  • 3 ist eine Darstellung der Dotierung eines N-Typ-Kanals eines NMOS gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung.
  • 4 ist eine Darstellung einer P+-Dotierung einer Poly-Si-Schicht eines PMOS gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung.
  • 5 ist eine Darstellung der Prozesse der Belichtung und Entwicklung einer Gate-Isolationsschicht auf einer Oberseite der a-Si-Schicht unter Verwendung einer Halbtonmaske (HTM) gemäß der bevorzugten Ausführungsform der Erfindung.
  • 6 ist eine Darstellung der N+-Dotierung eines freiliegenden Teils der Poly-Si-Schicht und eines freiliegenden Teils der a-Si-Schicht gemäß der bevorzugten Ausführungsform der Erfindung.
  • 7 ist eine Darstellung eines TFT mit einer Dual-Gate-Struktur, die gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung gebildet ist, nachdem die mit der a-Si-Schicht verbundene N+-Typ-Schicht mit einer oberhalb liegenden Gate-Elektroden(GE)-Schicht durch eine erste metallische Schicht verbunden und angeschlossen ist.
  • 8 ist eine Darstellung der Bildung eines Durchgangslochs, welches das Interlevel-Dielektrikum (ILD) und die Gate-Isolationsschicht durchdringt, nachdem Siliziumnitrid (SiNx) und Siliziumdioxid (SiOx) durch chemische Gasphasenabscheidung (CVD) aufgebracht wurde, unter Verwendung von Belichtung und Entwicklung, sowie Ätzen und Entfernen gemäß der bevorzugten Ausführungsform der Erfindung.
  • 9 ist eine Darstellung einer Vielzahl von strukturierten Source/Drain-Elektroden, die durch eine zweite metallische Schicht gebildet werden, wobei die Vielzahl der strukturierten Source/Drain-Elektroden mit der P+-Typ-Schicht des PMOS verbunden ist und gemäß der vorliegenden Erfindung durch die Durchgangslöcher hindurch mit der N+-Schicht des NMOS verbunden ist.
  • DETAILLIERTE BESCHREIBUNG DER BERVORZUGTEN AUSFÜHRUNGS
  • FORMEN
  • Die anhängenden Figuren sind eingefügt, um zu einem besseren Verständnis der Erfindung zu verhelfen, und sind in dieser Beschreibung enthalten und stellen einen Teil dieser dar. Die Zeichnungen zeigen Ausführungsformen der Erfindung und dienen, zusammen mit der Beschreibung, zur Erklärung der Grundlagen der Erfindung.
  • Es wird auf 9 verwiesen, die eine LTPS TFT mit einer Dual-Gate-Struktur gemäß einer bevorzugten Ausführungsform der Erfindung zeigt. Der LTPS TFT weist ein Substrat 10, eine oder mehrere strukturierte a-Si-Schichten 11, einen NMOS 81 und einen PMOS 82 auf. Die eine oder mehreren a-Si-Schichten 11 sind in einer Sperrschicht 20 auf dem Substrat 10 angeordnet. Die eine oder mehreren a-Si-Schichten 11 bilden ein unteres Gate. Der NMOS 81 ist auf der Sperrschicht 20 angeordnet. Der PMOS 82 ist auf der Sperrschicht 20 angeordnet. Der NMOS 81 weist eine strukturierte Gate-Elektroden(GE)-Schicht 17 auf. Die strukturierte GE-Schicht 17 wird als oberes Gate verwendet. Die strukturierte GE-Schicht 17 als das obere Gate und die eine oder mehreren a-Si-Schichten 11 als das untere Gate bilden eine Dual-Gate-Struktur.
  • Der NMOS 81 weist eine erste strukturierte Poly-Si-Schicht 121, zwei N–-Typ-Schichten 19, zwei N+-Typ-Schichten 18 und einen Teil einer Gate-Isolationsschicht 16 auf. Die inneren Seiten der zwei N–-Typ-Schichten 19 sind mit den äußeren Seiten der ersten strukturierten Poly-Si-Schicht 121 jeweils verbunden. Die inneren Seiten der zwei N+-Typ-Schichten 18 sind mit den zwei äußeren der N–-Typ-Schichten 19 jeweils verbunden. Die Gate-Isolationsschicht 16 ist auf der ersten strukturierten Poly-Si-Schicht 121, den zwei N–-Typ-Schichten 19, den zwei N+-Typ-Schichten 18 und der Sperrschicht 20 angeordnet.
  • Der PMOS 82 weist eine zweite strukturierte Poly-Si-Schicht 122, zwei P+-Schichten 14 und einen Teil der Gate-Isolationsschicht 16 auf. Die zwei P+-Schichten 14 sind mit den zwei äußeren Seiten der zweiten strukturierten Poly-Si-Schicht 122 jeweils verbunden. Die Gate-Isolationsschicht 16 ist auf der zweiten strukturierten Poly-Si-Schicht 122, den zwei P+-Typ-Schichten 14 und der Sperrschicht 20 angeordnet.
  • Die Gate-Isolationsschicht 16 isoliert und trennt die strukturierte GE-Schicht 17 des NMOS 81 von der ersten strukturierten Poly-Si-Schicht 121 zur Bildung eines N-Typ-Kanals in der ersten strukturierten Poly-Si-Schicht 121.
  • Der PMOS 82 weist eine strukturierte GE-Schicht 17 auf. Die Gate-Isolationsschicht 16 isoliert und trennt die strukturierte GE-Schicht 17 des PMOS 82 von der zweiten strukturierten Poly-Si-Schicht 122 zur Bildung eines P-Typ-Kanals in der zweiten strukturierten Poly-Si-Schicht 122.
  • Es wird auf 9 verwiesen. Der LTPS TFT mit der Dual-Gate-Struktur weist ferner ein Interlevel-Dielektrikum (ILD) 22, eine Vielzahl von Durchgangslöchern 212 und eine Vielzahl von strukturierten Source/Drain-Elektroden 21 auf. Das ILD 22 ist auf der strukturierten GE-Schicht 17 und der Gate-Isolationsschicht 16 angeordnet. Die Vielzahl von Durchgangslöchern 212 durchdringen das ILD 22. Die Vielzahl von strukturierten Source/Drain-Elektroden 21 sind durch die Vielzahl von Durchgangslöchern 212 hindurch jeweils mit den zwei P+-Typ-Schichten 14 des PMOS 82 bzw. mit den zwei N+-Typ-Schichten 18 des NMOS 81 verbunden.
  • Die strukturierte GE-Schicht 17 ist aus einem ersten Metall. Die strukturierte GE-Schicht 17 umfasst eine vertikale Erweiterung 172. Die vertikale Erweiterung 172 ist mit der N+-Typ-Schicht 18, welche mit der ersten strukturierten Poly-Si-Schicht 121 verbunden ist, durch eine Öffnung 173 verbunden, um einen TFT mit einer Dual-Gate-Struktur zu bilden.
  • In einer anderen bevorzugten Ausführungsform der vorliegenden Erfindung wird ein Verfahren zur Bildung der eines LTPS TFT mit einer Dual-Gate-Struktur vorgeschlagen. Das Verfahren weist die Schritte auf:
    Es wird auf 1 verwiesen, die Schritt 1 zeigt, in welchem eine a-Si-Schicht auf einem Array-Substrat 10 angeordnet wird. Nach dem Prozess des Belichtens und dem Prozess des Entwickelns ist eine Vielzahl von strukturierten a-Si-Schichten 11 gebildet. Die Vielzahl der strukturierten a-Si-Schichten 11 wird als Abschirmungsschichten verwendet.
  • Es wird auf 2 verwiesen, die Schritt 2 und Schritt 3 zeigt. In Schritt 2 wird auf jeder der Vielzahl von strukturierten a-Si-Schichten 11 eine Sperrschicht 20 gebildet. In Schritt 3 werden eine erste strukturierte Poly-Si-Schicht 121 und eine zweite strukturierte Poly-Si-Schicht 122 auf der Sperrschicht 20 gebildet. In dieser bevorzugten Ausführungsform ist die Sperrschicht 20 auf jeder der Vielzahl von strukturierten a-Si-Schichten 11 durch chemische Gasphasenabscheidung (CVD) mit Siliziumnitrid (SiNx) und Siliziumdioxid (SiOx) gebildet. Eine zusätzliche a-Si-Schicht wird auf der Sperrschicht 20 gebildet. Eine erste strukturierte Poly-Si-Schicht 121 und eine zweite strukturierte Poly-Si-Schicht 122 werden in der zusätzlichen a-Si-Schicht mittels Excimer-Laser-Tempern (excimer laser annealing, ELA) gebildet.
  • Es wird auf 3 verwiesen, die Schritt 4, Schritt 5 und Schritt 6 zeigt. In Schritt 4 wird eine erste Fotolackschicht 151 auf eine Oberseite und eine laterale Seite der zweiten strukturierten Poly-Si-Schicht 122 aufgebracht. In Schritt 5 wird die erste strukturierte Poly-Si-Schicht 121 dotiert, um einen N-Typ-Kanal zu bilden. In Schritt 6 wird die erste Fotolackschicht 151 von der zweiten strukturierten Poly-Si-Schicht 122 entfernt.
  • Es wird auf 4 verwiesen, die Schritt 7 und Schritt 8 zeigt. In Schritt 7 wird sowohl auf der ersten strukturierten Poly-Si-Schicht 121, in welcher der N-Typ Kanal gebildet ist, als auch auf der zweiten strukturierten Poly-Si-Schicht 122 eine Gate-Isolationsschicht 16 gebildet. Auf die Gate-Isolationsschicht 16 wird eine zweite Fotolackschicht 152 aufgebracht. In Schritt 8 wird eine P+-Typ-Schicht 14 durch P+-Dotierung der zweiten strukturierten Poly-Si-Schicht 122 gebildet. In dieser bevorzugten Ausführungsform wird die Gate-Isolationsschicht 16 sowohl auf der ersten strukturierten Poly-Si-Schicht 121, in welcher der N-Typ-Kanal gebildet ist, als auch auf der zweiten strukturierten Poly-Si-Schicht 122 durch chemische Gasphasenabscheidung (CVD) mit SiNx und SiOx gebildet. Danach wird die zweite Fotolackschicht 152 auf die Gate-Isolationsschicht 16 aufgebracht. Nach dem Prozess des Belichtens und dem Prozess des Entwickelns wird die P+-Typ-Schicht 14 durch P+-Dotierung der zweiten strukturierten Poly-Si-Schicht 122 gebildet.
  • Es wird auf 5 verwiesen, die Schritt 9 zeigt. Die zweite Fotolackschicht 152 wird von der Gate-Isolationsschicht 16 entfernt und in Schritt 9 wird eine dritte Fotolackschicht 153 auf die Gate-Isolationsschicht 16 aufgebracht. Es wird auf 6 verwiesen, die Schritt 10 zeigt. Nach dem Prozess des Belichtens und dem Prozess des Entwickelns werden in Schritt 10 ein Teil der dritten Fotolackschicht 153, ein Teil der Gate-Isolationsschicht 16 und ein Teil der Sperrschicht 20 entfernt, um eine Vielzahl von Öffnungen 173 zu bilden. In dieser bevorzugten Ausführungsform werden nach dem Prozess des Belichtens und dem Prozess des Entwickelns mittels einer Halbtonmaske (HTM) ein Teil der dritten Fotolackschicht 153 und ein Teil der Gate-Isolationsschicht 16, die auf der strukturierten a-Si-Schicht 11 angeordnet sind, entfernt. Anschließend wird ein Teil der Sperrschicht 20 durch Trockenätzen entfernt.
  • Es wird auf 7 verwiesen, die Schritt 11 zeigt. In Schritt 11 werden sowohl ein Teil der strukturierten a-Si-Schicht 11 als auch ein Teil der ersten strukturierten Poly-Si-Schicht 121, die nicht durch die Gate-Isolationsschicht 16 abgedeckt sind, einer N+-Dotierung unterzogen, um eine N+-Typ-Schicht 18 zu bilden.
  • Es wird auf 8 verwiesen, die Schritt 12 und Schritt 13 zeigt. In Schritt 12 wird die dritte Fotolackschicht 153 entfernt und es wird eine Vielzahl von strukturierten GE-Schichten 17 auf der Gate-Isolationsschicht 16 gebildet. In Schritt 13 wird die Vielzahl von GE-Schichten als zweite Abschirmungsschicht genutzt. Eine N–-Typ-Schicht 19 wird mit der ersten strukturierten Poly-Si-Schicht 121 bzw. der zweiten strukturierten Poly-Si-Schicht 122 einer N–-Dotierung unterzogen. Die Vielzahl von strukturierten GE-Schichten 17, welche der ersten strukturierten Poly-Si-Schicht 121 zugeordnet sind, wird mit der N+-Typ-Schicht 18 der strukturierten a-Si-Schicht 11 verbunden und angeschlossen, was eine Dual-Gate-Struktur bildet. In dieser bevorzugten Ausführungsform wird eine erste metallische Schicht durch physikalische Gasphasenabscheidung (physical vapor deposition, PVD) aufgebracht. Nach dem Prozess der Belichtung und dem Prozess der Entwicklung ist die Vielzahl von strukturierten GE-Schichten 17 gebildet. Die Vielzahl von strukturierten GE-Schichten 17 wird als weitere Abschirmungsschicht genutzt. Die N–-Typ-Schicht 19 wird durch N–-Dotierung der ersten strukturierten Poly-Si-Schicht 121 gebildet, um eine schwach dotierte Drain(light doping drain, LDD)-Struktur zu erzeugen. Die N+-Typ-Schicht 18, die mit der strukturierten a-Si-Schicht 11 verbunden ist (verwendet als unteres Gate) wird mit der strukturierten GE-Schicht 17 oberhalb (verwendet als oberes Gate) durch die erste metallische Schicht verbunden und angeschlossen, um einen TFT mit einer Dual-Gate-Struktur zur bilden.
  • Es wird auf 9 verwiesen, die Schritt 14, Schritt 15 und Schritt 16 zeigt. In Schritt 14 wird das ILD 22 auf der Vielzahl von strukturierten GE-Schichten 17 und auf der Gate-Isolationsschicht 16 gebildet. In Schritt 15 durchdringt eine Vielzahl von Durchgangslöchern 212 das ILD 22 und die Gate-Isolationsschicht 16. In Schritt 16 wird eine Vielzahl von strukturierten Source/Drain-Elektroden 21 durch die Vielzahl von Durchgangslöchern 212 gebildet. Die Vielzahl der strukturierten Source/Drain-Elektroden 21 werden an die P+-Typ-Schicht Schicht 14, welche mit der zweiten strukturierten Poly-Si-Schicht 122 verbunden ist, angeschlossen, um den PMOS 82 zu bilden. Zudem wird die Vielzahl der strukturierten Source/Drain-Elektroden 21 mit der N+-Typ-Schicht 18, welche mit der ersten strukturierten poly-Si-Schicht 121 verbunden ist, angeschlossen, um den NMOS 81 zu bilden. In dieser bevorzugten Ausführungsform wird das ILD 22 auf der Vielzahl von strukturierten GE-Schichten 17 und auf der Gate-Isolationsschicht 16 durch chemische Gasphasenabscheidung (CVD) mit Siliziumnitrid (SiNx) und Siliziumoxid (SiOx) gebildet. Dann wird das ILD 22 belichtet, entwickelt sowie geätzt und entfernt. Zuletzt durchdringt die Vielzahl von Durchgangslöchern 212 das ILD 22 und die Gate-Isolationsschicht 16. Eine zweite metallische Schicht wird durch physikalische Gasphasenabscheidung (PVD) aufgebracht. Dann wird die zweite metallische Schicht, nachdem sie belichtet und entwickelt wurde, geätzt, um eine Vielzahl von strukturierten Source/Drain-Elektroden 21 zu bilden. Die Vielzahl der strukturierten Source/Drain-Elektroden 21 ist durch die Vielzahl von Durchgangslöchern 212 hindurch mit der P+-Typ-Schicht 19 des PMOS 82 bzw. mit der N+-Typ-Schicht 18 des NMOS verbunden.
  • Die N+-Typ-Schicht 18 wird einer N+-Dotierung unterzogen, wobei der belichtete Teil der strukturierten a-Si-Schicht 11 verwendet wird, um einen besseren ohmschen Kontakt mit der metallischen Elektrode zu bilden.
  • Die strukturierte a-Si-Schicht 11 ist dem Aufbau und dem Verfahren, die in den Ausführungsformen der vorliegenden Erfindung eingeführt werden, hinzugefügt. Die strukturierte a-Si-Schicht 11 kann nicht nur als Abschirmungsschicht, sondern auch als unteres Gate des TFT mit der Dual-Gate-Struktur genutzt werden. Wenn die strukturierte a-Si-Schicht 11 als unteres Gate genutzt wird, verbessert sich die Zuverlässigkeit des TFT, der geleitete Strom steigt, das Steuervermögen verbessert sich und die Leistungsaufnahme sinkt. Darüber hinaus kann die Dotierung eines herkömmlichen LDD mit einer einzigen Maske durchgeführt werden, was eine größere Summe Geld kosten kann. Alternativ kann die Dotierung eines herkömmlichen LDD nach einem Nassätzen des oberen Gates umgesetzt werden, was die Ausbeuterate beeinträchtigen kann. Stattdessen kann das von der vorliegenden Ausführungsform der vorliegenden Erfindung vorgesehene Gate unmittelbar als Abschirmungsschicht genutzt werden und mit dem LDD dotiert werden. In anderen Worten hat die vorliegende Ausführungsform der vorliegenden Erfindung nicht dasselbe Problem, das bei der herkömmlichen Technologie auftritt, wenn die zwei konventionellen Verfahren angewendet werden.
  • Während die vorliegende Erfindung in Verbindung mit dem beschrieben wurde, was als praktischste und bevorzugte Ausführungsformen angesehen wird, versteht es sich, dass diese Erfindung nicht auf die offenbarten Ausführungsformen beschränkt ist, sondern dazu gedacht ist, verschiedene Anordnungen zu schaffen, ohne von dem Umfang der weitreichendsten Interpretation der angehängten Ansprüche abzuweichen.

Claims (10)

  1. Ein Niedrigtemperatur-Polysilizium-Dünnschichttransistor (LTPS TFT) mit einer Dual-Gate-Struktur, aufweisend: ein Substrat; eine oder mehrere strukturierte amorphe Silizium(a-Si)-Schichten, die in einer Sperrschicht auf dem Substrat angeordnet sind, um ein unteres Gate zu formen; einen auf der Sperrschicht angeordneten N-Typ-Metall-Oxid-Halbleiter (NMOS); einen auf der Sperrschicht angeordneten P-Typ-Metall-Oxid-Halbleiter (PMOS); wobei der NMOS eine strukturierte Gate-Elektroden(GE)-Schicht als oberes Gate aufweist, und wobei die strukturierte GE-Schicht und ein unteres Gate, das von der einen oder mehreren strukturierten a-Si-Schichten gebildet wird, eine Dual-Gate-Struktur bilden.
  2. Der LTPS TFT nach Anspruch 1, wobei der NMOS aufweist: eine erste strukturierte Polysilizium(Poly-Si)-Schicht; zwei N–-Typ-Schichten, die eine innere Seite aufweisen, welche mit zwei äußeren Seiten der ersten strukturierten Poly-Si-Schicht jeweils verbunden sind; zwei N+-Typ-Schichten, die mit zwei äußeren Seiten der zwei N–-Typ-Schichten jeweils verbunden sind; und eine Gate-Isolationsschicht, die auf der ersten strukturierten Poly-Si-Schicht, den zwei N–-Typ-Schichten, den zwei N+-Typ-Schichten und der Sperrschicht angeordnet ist.
  3. Der LTPS TFT nach Anspruch 2, wobei der PMOS aufweist: eine zweite strukturierte Poly-Si-Schicht; zwei P+-Typ-Schichten, die mit zwei äußeren Seiten der zweiten strukturierten Poly-Si-Schicht jeweils verbunden sind; und eine Gate-Isolationsschicht, die auf der zweiten strukturierten Poly-Si-Schicht und den zwei P+-Typ-Schichten angeordnet ist.
  4. Der LTPS TFT nach Anspruch 3, wobei die Gate-Isolationsschicht die strukturierte GE-Schicht des NMOS von der ersten strukturierten Poly-Si-Schicht isoliert und trennt, um einen N-Typ-Kanal in der ersten strukturierten Poly-Si-Schicht zu bilden.
  5. Der LTPS TFT nach Anspruch 4, wobei der PMOS eine strukturierte GE-Schicht aufweist, und wobei die Gate-Isolationsschicht die strukturierte GE-Schicht des PMOS von der zweiten strukturierten Poly-Si-Schicht isoliert und trennt, so dass die zweite strukturierte Poly-Si-Schicht einen P-Typ-Kanal bildet.
  6. Der LTPS TFT nach Anspruch 5, ferner aufweisend: ein Interlevel-Dielektrikum (ILD), das auf der strukturierten GE-Schicht und auf der Gate-Isolationsschicht gebildet ist; eine Vielzahl von Durchgangslöchern, die das ILD und die Gate-Isolationsschicht durchdringen.
  7. Der LTPS TFT nach Anspruch 6, ferner aufweisend: eine Vielzahl von strukturierten Source/Drain-Elektroden, die durch die Vielzahl von Durchgangslöchern hindurch jeweils mit der P+-Typ-Schicht des PMOS bzw. der N+-Typ-Schicht des NMOS verbunden sind.
  8. Der LTPS TFT nach Anspruch 7, wobei die strukturierte GE-Schicht aus einem ersten Metall ist und eine vertikale Erweiterung aufweist, die an die N+-Typ-Schicht, die mit der ersten strukturierten a-Si-Schicht durch den N-Typ-Kanal verbunden ist, durch den N-Typ-Kanal verbunden ist, um den LTPS TFT mit der Dual-Gate-Struktur zu bilden.
  9. Ein Verfahren zur Bildung eines LTPS TFT mit einer Dual-Gate-Struktur, aufweisend: Bildung einer Vielzahl von strukturierten a-Si-Schichten, die auf einem Substrat angeordnet sind; Bildung einer Sperrschicht auf der Vielzahl von strukturierten a-Si-Schichten; Bildung einer ersten strukturierten Poly-Si-Schicht und einer zweiten strukturierten Poly-Si-Schicht auf der Sperrschicht; Aufbringen einer ersten Fotolackschicht auf eine Oberseite der zweiten strukturierten Poly-Si-Schicht und auf eine laterale Seite der zweiten strukturierten Poly-Si-Schicht; Bildung eines N-Typ-Kanals durch Dotierung der ersten strukturierten Poly-Si-Schicht; Entfernen der ersten Fotolackschicht von der zweiten strukturierten Poly-Si-Schicht; Bildung einer Gate-Isolationsschicht sowohl auf der zweiten strukturierten Poly-Si-Schicht als auch auf der ersten strukturierten Poly-Si-Schicht, wo der N-Typ-Kanal gebildet ist; Bildung einer zweiten Fotolackschicht auf der Gate-Isolationsschicht, und Dotierung der zweiten strukturierten Poly-Si-Schicht, um eine P+-Typ-Schicht zu bilden; Entfernen der zweiten Fotolackschicht von der Gate-Isolationsschicht, und Aufbringen einer dritten Fotolackschicht auf die Gate-Isolationsschicht: Entfernen eines Teils der dritten Fotolackschicht, eines Teils der Gate-Isolationsschicht und eines Teils der Sperrschicht durch Belichtungs- und Entwicklungsprozesse zur Bildung einer Vielzahl von Öffnungen; N+-Dotierung eines Teils der strukturierten a-Si-Schicht und eines Teils der ersten strukturierten Poly-Si-Schicht, die nicht durch die Gate-Isolationsschicht abgedeckt sind; Bildung einer Vielzahl von strukturierten GE-Schichten auf der Gate-Isolationsschicht; N+-Dotierung der ersten strukturierten Poly-Si-Schicht und der zweiten strukturierten Poly-Si-Schicht mit der Vielzahl von strukturierten GE-Schichten als zweite Abschirmungsschicht, wobei die Vielzahl von strukturierten GE-Schichten, welche der ersten strukturierten Poly-Si-Schicht zugeordnet sind, zu der N+-Typ-Schicht der strukturierten a-Si-Schicht durchgeführt und an sie angeschlossen werden, und wobei die Vielzahl von strukturierten GE-Schichten und die N+-Typ-Schicht eine Dual-Gate-Struktur bilden; Bildung eines ILD auf der Vielzahl der strukturierten GE-Schichten und der Gate-Isolationsschicht; Bildung einer Vielzahl von Durchgangslöchern, die das ILD und die Gate-Isolationsschicht durchdringen; und Bildung einer Vielzahl von strukturierten Source/Drain-Elektroden durch die Vielzahl von Durchgangslöchern, wobei die Vielzahl von strukturierten Source/Drain-Elektroden an die P+-Typ-Schicht angeschlossen ist, welche mit der zweiten strukturierten Poly-Si-Schicht verbunden ist, um ein PMOS zu bilden, und wobei die Vielzahl von strukturierten Source/Drain-Elektroden an die N+-Typ-Schicht angeschlossen ist, welche mit der ersten strukturierten Poly-Si-Schicht verbunden ist, um ein NMOS zu bilden.
  10. Das Verfahren nach Anspruch 9, wobei die N+-Typ-Schicht mit dem freiliegenden Teil der strukturierten a-Si-Schicht dotiert wird, um einen ohmschen Kontakt mit einer metallischen Elektrode zu bilden.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104752343B (zh) * 2015-04-14 2017-07-28 深圳市华星光电技术有限公司 双栅极氧化物半导体tft基板的制作方法及其结构
CN104900654B (zh) * 2015-04-14 2017-09-26 深圳市华星光电技术有限公司 双栅极氧化物半导体tft基板的制作方法及其结构
CN106298952B (zh) * 2015-06-04 2023-05-02 昆山工研院新型平板显示技术中心有限公司 一种oled器件
CN106298883B (zh) 2015-06-04 2020-09-15 昆山工研院新型平板显示技术中心有限公司 一种薄膜晶体管及其制备方法
CN105070724A (zh) * 2015-07-16 2015-11-18 深圳市华星光电技术有限公司 Tft基板的制作方法及制得的tft基板
CN105140177A (zh) * 2015-07-22 2015-12-09 京东方科技集团股份有限公司 阵列基板的制备方法，阵列基板、显示面板、显示装置
CN105226015B (zh) * 2015-09-28 2018-03-13 深圳市华星光电技术有限公司 一种tft阵列基板及其制作方法
CN105489552B (zh) * 2016-01-28 2018-08-14 武汉华星光电技术有限公司 Ltps阵列基板的制作方法
CN105702684A (zh) * 2016-02-02 2016-06-22 武汉华星光电技术有限公司 阵列基板及阵列基板的制备方法
CN107275408B (zh) * 2016-04-06 2020-03-10 上海和辉光电有限公司 薄膜晶体管及其制造方法、驱动电路和显示装置
CN105932032A (zh) * 2016-06-16 2016-09-07 深圳市华星光电技术有限公司 一种阵列基板及其制备方法
CN108807418A (zh) 2017-04-28 2018-11-13 京东方科技集团股份有限公司 显示基板及其制造方法和显示装置
CN107195634A (zh) * 2017-05-12 2017-09-22 深圳市华星光电技术有限公司 一种tft阵列基板及其制作方法
CN109755257A (zh) * 2017-11-03 2019-05-14 京东方科技集团股份有限公司 阵列基板及其制备方法、显示面板和显示装置
CN110767661B (zh) * 2018-07-27 2023-07-07 京东方科技集团股份有限公司 阵列基板及其制备方法、显示装置
CN109585297A (zh) * 2018-10-22 2019-04-05 惠科股份有限公司 一种显示面板的制作方法和显示面板

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4008133B2 (ja) * 1998-12-25 2007-11-14 株式会社半導体エネルギー研究所 半導体装置
JP3371121B2 (ja) * 1999-09-29 2003-01-27 独立行政法人産業技術総合研究所 半導体製造方法
US6740938B2 (en) * 2001-04-16 2004-05-25 Semiconductor Energy Laboratory Co., Ltd. Transistor provided with first and second gate electrodes with channel region therebetween
US6639246B2 (en) * 2001-07-27 2003-10-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP3605823B2 (ja) * 2001-08-03 2004-12-22 日本電気株式会社 薄膜トランジスタ・アレイ基板およびアクティブマトリックス型液晶表示装置
US7027109B2 (en) * 2001-08-03 2006-04-11 Nec Corporation TFT array substrate and active-matrix addressing liquid-crystal display device
JP2004318067A (ja) * 2003-03-31 2004-11-11 Toshiba Matsushita Display Technology Co Ltd 画像表示装置およびその製造方法
JP4096859B2 (ja) * 2003-10-31 2008-06-04 カシオ計算機株式会社 電子装置
KR101267499B1 (ko) * 2005-08-18 2013-05-31 삼성디스플레이 주식회사 박막 트랜지스터 기판의 제조 방법 및 그에 의해 제조된박막 트랜지스터
TW200830426A (en) * 2007-01-12 2008-07-16 Xu-Xin Chen Method for fabricating a bottom-gate low-temperature polysilicon thin film transistor
JP4420032B2 (ja) * 2007-01-31 2010-02-24 ソニー株式会社 薄膜半導体装置の製造方法
JP2010073920A (ja) * 2008-09-19 2010-04-02 Seiko Epson Corp 半導体装置の製造方法
JP2010135384A (ja) * 2008-12-02 2010-06-17 Mitsubishi Electric Corp 薄膜トランジスタアレイ基板、その製造方法及び液晶表示装置
US8395191B2 (en) * 2009-10-12 2013-03-12 Monolithic 3D Inc. Semiconductor device and structure
CN103456739A (zh) * 2013-08-16 2013-12-18 北京京东方光电科技有限公司 阵列基板及其制造方法和显示装置

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Publication number Publication date
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EA032825B1 (ru) 2019-07-31
GB201709216D0 (en) 2017-07-26

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