DE102015114072B4 - Verfahren zur herstellung eines leicht dotierten drainbereichs, dünnschichttransistor und arraysubstrat - Google Patents

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Abstract

Verfahren zur Herstellung eines leicht dotierten Bereichs, wobei das Verfahren Folgendes umfasst: Ausbilden einer Polysiliziumschicht (303, 503), einer Gate-Isolationsschicht (304, 504) und einer Gatemetallschicht (305, 505) der Reihe nach auf einem Substrat (301, 501); Strukturieren der Gatemetallschicht (305, 505) zum Ausbilden einer Gate-Elektrode (305b, 505b); Ätzen der Gate-Isolationsschicht (304, 504) zum Ausbilden einer abgesetzten Struktur (p, p2), wobei eine Breite der Gate-Elektrode (305b, 505b) geringer ist als eine Breite der abgesetzten Struktur (p, p2), und ein Rand der abgesetzten Struktur (p, p2) nicht von der Gate-Elektrode (305b, 505b) bedeckt ist; sowie Dotieren der Polysiliziumschicht (303, 503) durch ein Dotierungsverfahren anhand der Gate-Elektrode (305b, 505b) und der Gate-Isolationsschicht (304a, 504a) mit der abgesetzten Struktur (p, p2) als Maske, um einen leicht dotierten Bereich und einen stark dotierten Bereich auszubilden.

Description

  • Gebiet
  • Die vorliegende Erfindung betrifft das Gebiet der Flüssigkristallanzeigen und insbesondere ein Verfahren zur Herstellung eines leicht dotierten Drainbereichs, einen Dünnschichttransistor und ein Dünnschichttransistor-Arraysubstrat.
  • Hintergrund
  • Einhergehend mit der Entwicklung eines Flachbildschirms wurde immer wieder die Nachfrage nach einem Anzeigenfeld mit hoher Auflösung und niedrigem Energieverbrauch adressiert. Niedertemperatur-Polysilizium (LTPS) wird aufgrund dessen hoher Elektronenbeweglichkeit weithin für Flüssigkristallanzeigen (LCDs) und Anzeigen mit organischen Leuchtdioden (OLEDs) eingesetzt. In der LTPS-Technologie wird gewöhnlich ein leicht dotierter Drain-(LDD-)Anschluss angewandt, um abnormal ansteigenden Leckstrom zu unterdrücken. 1a und 1b veranschaulichen schematische Schnittansichten einer Vorrichtung in einem existierenden Verfahren zur Ausbildung eines LDD-Bereichs. Wie in 1a veranschaulicht, wird, nachdem eine Pufferschicht 102 und eine Polysiliziumschicht 103 der Reihe nach auf einem Substrat 101 ausgebildet wurden, eine Photoresistschicht 104 auf die Polysiliziumschicht 103 aufgebracht und strukturiert. Ein Bereich der Polysiliziumschicht 103, der nicht von der Photoresistschicht 104 bedeckt ist, wird durch ein Ionendotierungsverfahren dotiert, sodass der Bereich, der nicht von der Photoresistschicht 104 bedeckt ist, anschließend ein zweites Mal in einen stark dotierten Drainbereich dotiert werden kann. Wie in 1b veranschaulicht, wird, nachdem die Polysiliziumschicht 103 zum ersten Mal dotiert wurde, eine Gate-Isolierschicht 105 und eine Gatemetallschicht der Reihe nach auf der dotierten Polysiliziumschicht ausgebildet, und die Gatemetallschicht zum Ausbilden einer Gate-Elektrode 106 strukturiert. Unter Verwendung der Gate-Elektrode 106 als Maske durch Selbstausrichtung der Gate-Elektrode 106 wird ein Injektionsbereich definiert und ein Bereich, der nicht von der Gate-Elektrode 106 abgedeckt ist, wird durch ein Ionendotierungsverfahren dotiert, was einen leicht dotierten Drainbereich 107 und einen stark dotierten Drainbereich 108 ergibt.
  • Die US 6 362 033 B1 offenbart ein Verfahren zur Herstellung eines Transistors, wobei eine Gate-Elektrode über ein Substrat, welches einen Gatekanalabschnitt ausbildet, angeordnet ist. Über dem Substrat ist ferner eine Maske angeordnet, wobei ein Teil der Maske sich über einen ersten Bereich des Substrates, welcher benachbart zu dem Gatekanalabschnitt des Substrates angeordnet ist, erstreckt. Die Maske definiert einen zweiten Bereich des Substrates, welcher benachbart zu dem ersten Bereich des Substrates angeordnet ist. Ein Ionenstrahl wird auf das Substrat gerichtet, um einen Drain- oder einen Source-Abschnitt des besagten Transistors benachbart zu dem Gatekanalabschnitt des Substrates auszubilden, wobei der Source- oder Drainabschnitt den ersten und den zweiten Bereich des Substrates umfasst. Der setzt eine erste Einsatzcharakteristik in den zweiten Bereich des Substrates ein. Der Ionenstrahl passiert den erstreckten Bereich der Maske um den ersten Bereich zu erreichen, und dort eine zweite Einsatzcharakteristik in den ersten Bereich einzusetzen, wobei die zweite Einsatzcharakteristik sich von der ersten Einsatzcharakteristik unterscheidet.
  • Die US 2007/0 096 217 A1 offenbart einen MOS-Transistor mit einer aktiven Region, welche in einem Abschnitt eines Halbleitersubstrates ausgebildet ist, wobei eine Gate-Elektrode auf der aktiven Region ausgebildet ist, und wobei Drain- und Source-Abschnitte in dem Substrat vorgesehen sind. Erste und zweite seitliche Vorsprünge erstrecken sich von dem unteren Bereich der jeweiligen Seitenwände der Gate-Elektrode. Der Drain-Abschnitt weist einen ersten leicht dotierten Drain-Abschnitt unter dem ersten seitlichen Vorsprung, einen zweiten leicht dotierten Drain-Abschnitt benachbart zu dem ersten leicht-dotierten Drain-Abschnitt, und einen stark dotierten Drain-Abschnitt benachbart zu dem zweiten leicht dotierten Drain-Abschnitt auf. Der Source-Abschnitt weist analog hierzu einen ersten leicht dotierten Source-Abschnitt unter dem zweiten seitlichen Vorsprung, einen zweiten leicht dotierten Source-Abschnitt benachbart zu dem ersten leicht dotierten Source-Abschnitt, und einen stark dotierten Source-Abschnitt benachbart zu dem zweiten leicht dotierten Source-Abschnitt auf. Die zweiten leicht dotierten Abschnitte sind tiefer ausgebildet als die ersten leicht dotierten Abschnitte, und die Gate-Elektrode kann eine umgekehrte T Form aufweisen.
  • Die DE 694 34 235 T2 offenbart eine Aktiv-Matrix-Leiterplatte mit einem Treiberschaltungsgebiet auf der Oberflächenseite eines isolierten Substrates, welches mit einer CMOS-Schaltung versehen ist, die einen ersten Dünnfilmtransistor eines ersten Leitfähigkeitstyps und einen zweiten Dünnfilmtransistor eines zweiten Leitfähigkeitstyps umfasst, deren Source-Draingebiete selbstausgerichtet auf die jeweilige Gateelektrode sind, und mit einem Pixelgebiet umfassend einen dritten Dünnfilmtransistor des ersten Leitfähigkeitstyps. Der dritte Dünnfilmtransistor weist eine versetzte Gate-Struktur auf, wobei das Source-Draingebiet in einer Position angeordnet ist, welches sich in einem vorbestimmten Abstand seitlich zu der Kante der Gateelektrode befindet.
  • Die DE 692 15 461 T2 offenbart einen Flüssigkeitskristall-Anzeigevorrichtung mit einem Substrat, welches eine Vielzahl von Gräben und eine Vielzahl von Anzeigeelementen umfasst, die in einer Matrixform auf dem betreffenden Substrat angeordnet sind, wobei jedes der betreffenden Anzeigeelemente eine Bildelementelektrode, einen der jeweiligen Bildelementelektrode zugeordneten Schalttransistor und eine in einem der in einer Vielzahl vorgesehenen Gräben gebildetes und der jeweiligen Bildelementelektrode zugeordnetes Kondensatorelement umfasst, wobei das Kondensatorelement eine erste Elektrode, die mit einer Halbleiterschicht des genannten Schalttransistors zusammenhängend gebildet ist und die längs einer Innenfläche des genannten einen Grabens der in einer Vielzahl vorgesehenen Gräben gebildet ist, eine dielektrische Schicht, die auf der genannten ersten Elektrode gebildet ist, und eine zweite Elektrode umfasst, die durch die genannte dielektrische Schicht der ersten Elektrode gegenüberliegt.
  • Zusammenfassend muss der LDD-Bereich gegenwärtig mittels zweier Ionendotierungsverfahren ausgebildet werden, was das Herstellungsverfahren erschwert, zudem lässt sich die Präzision einer Übergangstiefe im ausgebildeten LDD-Bereich wegen eines Ausrichtungsfehlers bei der Verwendung der Maske durch zwei Strukturierungsverfahren eventuell nicht ohne Weiteres steuern.
  • Zusammenfassung
  • Die Ausführungsformen der Erfindung offenbaren ein Verfahren zur Herstellung eines leicht dotierten Drainbereichs, einen Dünnschichttransistor und ein Dünnschichttransistor-Arraysubstrat.
  • Eine Ausführungsform der Erfindung offenbart ein Verfahren zur Herstellung eines leicht dotierten Drainbereichs, wobei das Verfahren Folgendes umfasst:
    Ausbilden einer Polysiliziumschicht, einer Gate-Isolationsschicht und einer Gatemetallschicht der Reihe nach auf einem Substrat;
    Strukturieren der Gatemetallschicht zum Ausbilden der Gate-Elektrode;
    Ätzen der Gate-Isolationsschicht zum Ausbilden einer abgesetzten Struktur, wobei eine Breite der Gate-Elektrode geringer ist als eine Breite der abgesetzten Struktur, und ein Rand der abgesetzten Struktur nicht von der Gate-Elektrode bedeckt ist; sowie
    Dotieren der Polysiliziumschicht durch ein Dotierverfahren anhand der Gate-Elektrode und der Gate-Isolationsschicht mit der abgesetzten Struktur als Maske, um einen leicht dotierten Bereich und einen stark dotierten Bereich auszubilden.
  • Eine Ausführungsform der Erfindung offenbart ferner einen Dünnschichttransistor (TFT) einschließlich eines leicht dotierten Drain-Bereichs, hergestellt anhand des obenstehenden Herstellungsverfahrens, wobei der TFT Folgendes umfasst:
    ein Substrat, eine Polysiliziumschicht, eine Gate-Isolationsschicht mit einer abgesetzten Struktur und eine Gate-Elektrode, der Reihe nach auf dem Substrat ausgebildet;
    wobei eine Breite der Gate-Elektrode geringer ist als eine Breite der abgesetzten Struktur, und ein Rand der abgesetzten Struktur nicht von der Gate-Elektrode bedeckt ist; und
    eine Breite des leicht dotierten Bereichs der Breite eines Bereichs der abgesetzten Struktur entspricht, der nicht von der Gate-Elektrode bedeckt ist.
  • Eine Ausführungsform der Erfindung offenbart ferner ein Dünnschichttransistor-Arraysubstrat einschließlich des oben genannten Dünnschichttransistors.
  • Kurzbeschreibung der Zeichnungen
  • 1a und 1b veranschaulichen schematische Schnittansichten einer Vorrichtung in einem Verfahren zur Ausbildung eines LDD-Bereichs nach dem Stand der Technik;
  • 2 veranschaulicht ein schematisches Ablaufdiagramm eines Verfahrens zur Herstellung eines LDD-Bereichs gemäß einer Ausführungsform der Erfindung;
  • 3a bis 3e veranschaulichen ein Ablaufdiagramm eines Verfahrens zur Herstellung eines LDD-Bereichs gemäß einer Ausführungsform der Erfindung;
  • 4 veranschaulicht ein schematisches Ablaufdiagramm eines Verfahrens zur Herstellung eines LDD-Bereichs gemäß einer Ausführungsform der Erfindung;
  • 5a bis 5e veranschaulichen ein Ablaufdiagramm eines Verfahrens zur Herstellung eines LDD-Bereichs gemäß einer Ausführungsform der Erfindung;
  • 6 veranschaulicht ein Vergleichsdiagramm von Strom, wenn ein TFT abgestellt ist, wobei der Drainbereich des TFT durch eine Gate-Isolationsschicht mit einer abgesetzten Struktur oder eine Gate-Isolationsschicht ohne abgesetzte Struktur ausgebildet ist; und
  • 7 veranschaulicht einen Schaltplan eines TFT-Arraysubstrats gemäß einer Ausführungsform der Erfindung.
  • Bei den Ausführungsformen der Erfindung werden die Polysiliziumschicht, die Gate-Isolationsschicht und die Gatemetallschicht der Reihe nach auf dem Substrat ausgebildet; die Gatemetallschicht wird strukturiert, um die Gate-Elektrode auszubilden; die Gate-Isolationsschicht wird geätzt, um die abgesetzte Struktur auszubilden, wobei die Breite der Gate-Elektrode geringer ist als die Breite der abgesetzten Struktur und der Rand der abgesetzten Struktur nicht von der Gate-Elektrode bedeckt wird; und die Polysiliziumschicht wird durch das Ionendotierungsverfahren anhand der Gate-Elektrode dotiert und der Gate-Isolationsschicht mit der abgesetzten Struktur als Maske dotiert, um sowohl den leicht dotierten Bereich als auch den stark dotierten Bereich auszubilden. In der Ausführungsform der Erfindung kann der LDD-Bereich, da die Breite der Gate-Elektrode geringer ist als die Breite der abgesetzten Struktur, und der Rand der abgesetzten Struktur nicht von der Gate-Elektrode bedeckt wird, anhand eines Ionendotierungsverfahrens allein ausgebildet werden, und die Höhe und die Breite der abgesetzten Struktur können variiert werden, um dadurch flexibel die dotierte Konzentration und die Größe des LDD-Bereichs anzupassen, sodass der Drain-Strom effektiv verringert wird.
  • Detaillierte Beschreibung der Ausführungsformen
  • Um die Aufgaben, technischen Lösungen und Vorzüge der Erfindung weiter zu verdeutlichen, wird die Erfindung unten ausführlicher unter Bezugnahme auf die Figuren beschrieben, und es versteht sich, dass die hier beschriebenen Ausführungsformen lediglich einen Teil, nicht jedoch die gesamten Ausführungsformen der Erfindung darstellen. Alle weiteren Ausführungsformen, die der durchschnittliche Fachmann auf Grundlage der vorliegenden Ausführungsformen der Erfindung ohne jeden erfinderischen Aufwand erhalten kann, sind im Umfang der Erfindung wie beansprucht eingeschlossen.
  • 2 veranschaulicht ein schematisches Ablaufdiagramm eines Verfahrens zur Herstellung eines leicht dotierten Drainbereichs gemäß einer Ausführungsform der Erfindung, wobei das Verfahren Schritt 201 bis Schritt 204 umfasst:
  • In Schritt 201 wird eine Polysiliziumschicht, eine Gate-Isolationsschicht und eine Gatemetallschicht der Reihe nach auf einem Substrat ausgebildet;
  • In Schritt 202 wird die Gatemetallschicht zum Ausbilden der Gate-Elektrode strukturiert;
  • In Schritt 203 wird die Gate-Isolationsschicht zum Ausbilden einer abgesetzten Struktur geätzt, wobei die Breite der Gate-Elektrode geringer ist als die Breite der abgesetzten Struktur, und der Rand der abgesetzten Struktur nicht von der Gate-Elektrode bedeckt ist; und
  • In Schritt 204 wird die Polysiliziumschicht durch ein Ionendotierungsverfahren anhand der Gate-Elektrode und der Gate-Isolationsschicht mit der abgesetzten Struktur als Maske dotiert, um einen leicht dotierten Bereich und einen stark dotierten Bereich auszubilden.
  • Insbesondere kann zunächst das Substrat 301 im Vorfeld von Schritt 201 durch ein anfängliches Klärverfahren geklärt werden, wie in 3a veranschaulicht. Um eine nachteilige Auswirkung schädlicher Substanzen im Substrat 301, bspw. alkalischer Metallionen, auf die Leistung der Polysiliziumschicht 303 zu verhindern, kann anhand eines Verfahrens plasmaunterstützter chemischer Gasphasenabscheidung (PECVD-Verfahren) eine Pufferschicht 302 auf das Substrat 301 aufgetragen werden, dabei muss das Substrat 301 vorgereinigt sein, bevor die Pufferschicht 302 aufgetragen wird. Die präparierte Pufferschicht 302 kann für eine höhere Qualität der Pufferschicht 302 ausgehärtet werden.
  • In Schritt 201 kann eine amorphe Siliziumschicht anhand eines PECVD-Verfahrens auf eine Pufferschicht 302 aufgetragen werden und bei hoher Temperatur in einem Ofen dehydriert werden, um somit einer Wasserstoffexplosion während der Kristallisierung vorzubeugen und eine Defektdichte in der Siliziumschicht nach der Kristallisierung zu verringern. Die dehydrierte, amorphe Siliziumschicht wird durch ein Niedertemperatur-Polysilizium-(LTPS)-Verfahren polykristallisiert. Zur Ausbildung der Polysiliziumschicht 303 wird die amorphe Siliziumschicht typischerweise anhand eines Excimer-Laser-Temperungs-(ELA-)Verfahrens, eines Verfahrens der metallinduzierten Kristallisierung (MIC), einer Festphasen-Kristallisierung (SPC) usw. kristallisiert. Die Oberfläche der Polysiliziumschicht 303 wird derart behandelt, dass die Oberflächenrauheit der Polysiliziumschicht 303 verringert werden kann und Ungleichmäßigkeiten, Überstände usw., die durch die Kristallisierung entstehen, entfernt werden können, damit die Polysiliziumschicht 303 die darauffolgende Dünnschicht besser kontaktieren kann, wodurch die Leistungsfähigkeit der gesamten Vorrichtung optimiert wird.
  • Die Gate-Isolationsschicht 304 in der Ausführungsform der Erfindung umfasst eine Siliziumnitridschicht oder eine Siliziumoxidschicht. Die Siliziumnitridschicht oder die Siliziumoxidschicht wird auf der Polysiliziumschicht 303 durch ein PECVD-Verfahren zum Ausbilden der Gate-Isolationsschicht 304 ausgebildet.
  • In Schritt 202, wie in 3b veranschaulicht, wird ein Photoresist 306 auf die Gatemetallschicht aufgebracht, anhand einer Maske belichtet und zu einer vorläufigen Gate-Elektroden-Struktur entwickelt; und die Gatemetallschicht 305 wird zur Ausbildung einer vorläufigen Gate-Elektrode 305a anhand eines Trockenätzverfahrens geätzt.
  • Wie in 3c veranschaulicht, wird die vorläufige Gate-Elektrode anhand eines Nassätzverfahrens zur Ausbildung der Gate-Elektrode 305b geätzt, während das Photoresist 306 auf der Oberfläche der vorläufigen Gate-Elektrode verbleibt, wobei die Gate-Isolationsschicht 304 anhand des Nassätzverfahrens nicht geätzt wird, während die vorläufige Gate-Elektrode geätzt wird.
  • In Schritt 203, wie in 3c veranschaulicht, wird die Oberfläche der Gate-Isolationsschicht anhand eines Trockenätzverfahrens zur Ausbildung einer Gate-Isolationsschicht 304a mit einer abgesetzten Struktur p geätzt, nachdem die Gate-Elektrode 305b ausgebildet wurde. Optional beträgt die Dicke eines Bereichs der Gate-Isolationsschicht 304a mit Ausnahme der abgesetzten Struktur p weniger als 800 Ångström. Wenn die Oberfläche der Gate-Isolationsschicht geätzt wird, um die abgesetzte Struktur p auszubilden, so ist der geätzte Bereich der Gate-Isolationsschicht ein Bereich mit Ausnahme des mit dem Photoresist 306 überlappten Bereichs, wobei die Breite der Gate-Elektrode 305b geringer als die Breite der abgesetzten Struktur p ist, und der Rand der abgesetzten Struktur p nicht von der Gate-Elektrode bedeckt ist.
  • In der Ausführungsform der Erfindung, wie in 3c veranschaulicht, kann die Gate-Elektrode 305b durch Steuerung der geätzten Menge ausgebildet werden, durch welche die vorläufige Gate-Elektrode eingestoßen wird, um dadurch die Breite L1 des Bereichs der abgesetzten Struktur p, die nicht von der Gate-Elektrode 305b bedeckt ist, anzupassen.
  • Wie in 3d veranschaulicht, wird die Polysiliziumschicht 303 in Schritt 204 durch ein Ionendotierungsverfahren anhand der Gate-Elektrode 305b und der Gate-Isolationsschicht 304a mit der abgesetzten Struktur als Maske dotiert. Im Ionendotierungsverfahren wird der Bereich der Polysiliziumschicht 303, der von der Gate-Elektrode 305b bedeckt ist, nicht dotiert, weil er von der Elektrode 305b abgeschirmt wird, während der Bereich der Polysiliziumschicht 303, der nicht von der Gate-Elektrode 305b bedeckt ist, dotiert wird. Entsprechende Teile der Gate-Isolationsschicht 304a mit der abgesetzten Struktur p auf der Polysiliziumschicht 303 variieren in ihrer Dicke, wobei die Dicke des Bereichs der abgesetzten Struktur p größer als die Dicke des Bereichs mit Ausnahme der abgesetzten Struktur ist, und die in der Dicke variierende Gate-Isolationsschicht 304a eine variierende Abschirmung anwendet, daher kann die dotierte Konzentration des Bereichs der Polysiliziumschicht, die der Gate-Isolationsschicht 304a bei verschiedenen Dicken entspricht, unterschiedlich sein. Wie in 3e veranschaulicht, wird der leicht dotierte Drainbereich 307 in dem Bereich ausgebildet, welcher der abgesetzten Struktur p entspricht, und der stark dotierte Drainbereich 308 wird in dem Bereich ausgebildet, welcher der Gate-Isolationsschicht mit Ausnahme der abgesetzten Struktur entspricht, wobei die Breite des leicht dotierten Drainbereichs 307 mit der Breite des Bereichs der abgesetzten Struktur p, der nicht von der Gate-Elektrode 305b bedeckt ist, übereinstimmt. Optional kann das verbleibende Photoresist zunächst vor Schritt 204 entfernt werden.
  • In der Ausführungsform der Erfindung, wie in 3c veranschaulicht, ist die Breite L1 des Bereichs der abgesetzten Struktur p, der nicht von der Gate-Elektrode 305b bedeckt ist, angepasst, sodass die Breite des ausgebildeten leicht dotierten Drainbereichs 307 flexibel gesteuert werden kann. Die abgesetzte Struktur p kann durch Steuern der geätzten Dicke ausgebildet werden, um dadurch die Dicke H1 der abgesetzten Struktur anzupassen und das Abschirmen der Gate-Isolationsschicht gegen das Dotieren zu verstärken oder abzuschwächen, sodass die dotierte Konzentration des ausgebildeten leicht dotierten Drainbereichs 307 flexibel gesteuert werden kann.
  • Optional ist die Polysiliziumschicht eine nicht dotierte Polysiliziumschicht, bevor die Polysiliziumschicht dotiert und der LDD-Bereich ausgebildet wird. Optional stimmt die Breite des Bereichs der abgesetzten Struktur, der nicht von der Gate-Elektrode bedeckt ist, mit einer erwarteten Breite des leicht dotierten Drainbereichs überein.
  • In einer Ausführungsform der Erfindung werden die Polysiliziumschicht, die Gate-Isolationsschicht und die Gatemetallschicht der Reihe nach auf dem Substrat ausgebildet; die Gatemetallschicht wird strukturiert, um die Gate-Elektrode auszubilden; die Gate-Isolationsschicht wird geätzt, um die abgesetzte Struktur auszubilden, wobei die Breite der Gate-Elektrode geringer ist als die Breite der abgesetzten Struktur und der Rand der abgesetzten Struktur nicht von der Gate-Elektrode bedeckt wird; und die Polysiliziumschicht wird durch das Ionendotierungsverfahren anhand der Gate-Elektrode und der Gate-Isolationsschicht mit der abgesetzten Struktur als Maske dotiert, um sowohl den leicht dotierten Bereich als auch den stark dotierten Bereich auszubilden. In der Ausführungsform der Erfindung kann der LDD-Bereich, da die Breite der Gate-Elektrode geringer ist als die Breite der abgesetzten Struktur, und der Rand der abgesetzten Struktur nicht von der Gate-Elektrode bedeckt wird, anhand eines Ionendotierungsverfahrens allein ausgebildet werden, und die Höhe und die Breite der abgesetzten Struktur können variiert werden, um dadurch flexibel die dotierte Konzentration und die Größe des LDD-Bereichs anzupassen, sodass der Leckstrom effektiv verringert wird.
  • Es wird auf 4 Bezug genommen, die ein schematisches Ablaufdiagramm eines Verfahrens zur Herstellung eines leicht dotierten Drainbereichs gemäß einer Ausführungsform der Erfindung veranschaulicht, wobei das Verfahren Schritt 401 bis Schritt 406 umfasst; und ferner wird auf 5a bis 5e Bezug genommen, die ein Ablaufdiagramm eines Verfahrens zum Vorbereiten eines LDD-Bereichs gemäß einer Ausführungsform der Erfindung veranschaulichen:
  • In Schritt 401 wird eine Polysiliziumschicht 503, eine Gate-Isolationsschicht 504 und eine Gatemetallschicht 505 der Reihe nach auf einem Substrat 501 ausgebildet;
  • In Schritt 402 wird die Gatemetallschicht 505 mittels eines ersten Ätzverfahrens geätzt, um eine vorläufige Gate-Elektrode 505a auszubilden;
  • In Schritt 403 wird die Gate-Isolationsschicht 504 ein erstes Mal mittels des ersten Ätzverfahrens geätzt, um eine vorläufige abgesetzte Struktur p1 auszubilden;
  • In Schritt 404 wird die vorläufige Gate-Elektrode 505a mittels eines zweiten Ätzverfahrens geätzt, um eine Gate-Elektrode 505b auszubilden, während das Photoresist 506 auf der Oberfläche der vorläufigen Gate-Elektrode 505a verbleibt;
  • In Schritt 405 wird die Gate-Isolationsschicht 504 ein zweites Mal mittels des ersten Ätzverfahrens geätzt, um eine finale abgesetzte Struktur p2 auszubilden, wobei die Breite der Gate-Elektrode 505b geringer als die Breite der abgesetzten Struktur p ist, und der Rand der abgesetzten Struktur p2 nicht von der Gate-Elektrode 505b bedeckt ist;
  • In Schritt 406 wird die Polysiliziumschicht 503 durch ein Ionendotierungsverfahren anhand der Gate-Elektrode 505b und der Gate-Isolationsschicht 504a mit der abgesetzten Struktur p2 als Maske dotiert, um sowohl einen leicht dotierten Bereich 507 als auch einen stark dotierten Bereich 508 auszubilden.
  • Insbesondere kann zunächst das Substrat 501 im Vorfeld von Schritt 401 durch ein anfängliches Klärverfahren geklärt werden, wie in 5a veranschaulicht. Um eine nachteilige Auswirkung schädlicher Substanzen im Substrat 501, bspw. alkalischer Metallionen, auf die Leistung der Polysiliziumschicht 503 zu verhindern, kann anhand eines PECVD-Verfahrens eine Pufferschicht 502 auf das Substrat 501 aufgetragen werden, dabei muss das Substrat 501 vorgereinigt sein, bevor die Pufferschicht 502 aufgetragen wird. Die präparierte Pufferschicht 502 kann für eine höhere Qualität der Pufferschicht 502 ausgehärtet werden.
  • In Schritt 401 kann eine amorphe Siliziumschicht anhand eines PECVD-Verfahrens auf eine Pufferschicht 502 aufgetragen werden und bei hoher Temperatur in einem Ofen dehydriert werden, um somit einer Wasserstoffexplosion während der Kristallisierung vorzubeugen und eine Defektdichte in der Siliziumschicht nach der Kristallisierung zu verringern. Die dehydrierte, amorphe Siliziumschicht wird durch ein Niedertemperatur-Polysilizium-(LTPS)-Verfahren polykristallisiert. Die amorphe Siliziumschicht wird typischerweise anhand eines Excimer-Laser-Temperungs(ELA-)Verfahrens, eines Verfahrens der metallinduzierten Kristallisierung (MIC), einer Festphasen-Kristallisierung (SPC) usw. zur Polysiliziumschicht 503 kristallisiert. Die Oberfläche der Polysiliziumschicht 503 wird derart behandelt, dass die Oberflächenrauheit der Polysiliziumschicht 503 verringert werden kann, indem Ungleichmäßigkeiten, Überstände usw., die durch die Kristallisierung entstehen, entfernt werden, damit die Polysiliziumschicht 503 die darauffolgende Dünnschicht besser kontaktieren kann, wodurch die Leistungsfähigkeit der gesamten Vorrichtung optimiert wird.
  • Die Gate-Isolationsschicht 504 in der Ausführungsform der Erfindung umfasst eine Siliziumnitridschicht oder eine Siliziumoxidschicht. Die Siliziumnitridschicht oder die Siliziumoxidschicht wird auf der Polysiliziumschicht 503 durch ein PECVD-Verfahren ausgebildet, wodurch die Gate-Isolationsschicht 504 entsteht.
  • In Schritt 402, wie in 5b veranschaulicht, wird ein Photoresist 506 auf die Gatemetallschicht aufgebracht, anhand einer Maske belichtet und zu einer vorläufigen Gate-Elektroden-Struktur entwickelt; und die Gatemetallschicht wird zur Ausbildung einer vorläufigen Gate-Elektrode 505a anhand eines Trockenätzverfahrens geätzt.
  • In Schritt 403 wird die Gate-Isolationsschicht 504, wie in 5b veranschaulicht, ein erstes Mal mittels eines Trockenätzverfahrens geätzt, um die vorläufige abgesetzte Struktur p1 auszubilden.
  • In Schritt 404 wird die vorläufige Gate-Elektrode, wie in 5c gezeigt, mittels eines Nassätzverfahrens geätzt, um eine Gate-Elektrode 505b auszubilden, während das Photoresist 506 auf der Oberfläche der vorläufigen Gate-Elektrode verbleibt.
  • In Schritt 405 wird die Gate-Isolationsschicht, wie in 5c veranschaulicht, ein zweites Mal mittels eines Trockenätzverfahrens geätzt, um die finale abgesetzte Struktur p2 auszubilden. Optional unterschreitet die Dicke eines Bereichs der Gate-Isolationsschicht 504a mit der abgesetzten Struktur p2 mit Ausnahme der abgesetzten Struktur p2 800 Ångström. Die vorläufige abgesetzte Struktur p1 kann ein zweites Mal geätzt werden, um dadurch die Höhe der abgesetzten Struktur weiter anzupassen, um die dotierte Konzentration des ausgebildeten LDD-Bereichs zu steuern. Alternativ kann das Durchführen des zweiten Ätzens weggelassen werden, wenn die Dicke der vorläufigen abgesetzten Struktur p1, mittels des ersten Ätzverfahrens ausgebildet, wie erwartet ist.
  • Dabei ist die Breite der Gate-Elektrode 505b geringer als die Breite der abgesetzten Struktur p2, und der Rand der abgesetzten Struktur p2 ist nicht von der Gate-Elektrode 505b bedeckt. In der Ausführungsform der Erfindung ist die Ätzrate des zweiten Ätzens optional geringer als die Ätzrate des ersten Ätzens. Das erste Ätzverfahren kann bei einer höheren Ätzrate ausgeführt werden, um dadurch die Ätzrate wirksam zu verbessern, und die vorläufige abgesetzte Struktur p1 kann beim zweiten Ätzen, das bei einer geringeren Ätzrate ausgeführt wird, weiter angepasst werden, um eine bessere Anpasswirkung zu erzielen.
  • Wie in 5d veranschaulicht, wird die Polysiliziumschicht 503 in Schritt 406 durch ein Ionendotierungsverfahren anhand der Gate-Elektrode 505b und der Gate-Isolationsschicht 504a mit der abgesetzten Struktur als Maske dotiert. Im Dotierungsverfahren wird der Bereich der Polysiliziumschicht 503, der von der Gate-Elektrode bedeckt ist, nicht dotiert, während der Bereich der Polysiliziumschicht 503 allein, der nicht von der Gate-Elektrode bedeckt ist, dotiert wird. Die Gate-Isolationsschicht mit der abgesetzten Struktur auf der Polysiliziumschicht 503 variiert in ihrer Dicke, und die Dicke des Bereichs der abgesetzten Struktur ist größer als die Dicke des Bereichs mit Ausnahme der abgesetzten Struktur, wodurch die Polysiliziumschicht 503 mit einer anderen Konzentration dotiert wird. Wie in 5e veranschaulicht, wird der leicht dotierte Drainbereich 507 in dem Bereich ausgebildet, welcher der abgesetzten Struktur entspricht, und der stark dotierte Drainbereich 308 wird in dem Bereich ausgebildet, welcher der Gate-Isolationsschicht mit Ausnahme der abgesetzten Struktur entspricht, wobei die Breite des leicht dotierten Drainbereichs 507 mit der Breite des Bereichs der abgesetzten Struktur, der nicht von der Gate-Elektrode 505b bedeckt ist, übereinstimmt. Optional kann das verbleibende Photoresist zunächst vor Schritt 406 entfernt werden.
  • In der Ausführungsform der Erfindung, wie in 5c veranschaulicht, ist die Breite 12 des Bereichs der abgesetzten Struktur, der nicht von der Gate-Elektrode 505b bedeckt ist, angepasst, sodass die Breite des ausgebildeten leicht dotierten Drainbereichs 507 flexibel gesteuert werden kann. Die abgesetzte Struktur p2 kann durch Steuern der geätzten Dicke ausgebildet werden, um dadurch die Dicke H2 der abgesetzten Struktur p2 anzupassen, sodass die dotierte Konzentration des ausgebildeten leicht dotierten Drainbereichs 507 flexibel gesteuert werden kann.
  • Optional ist die Polysiliziumschicht 503 eine nicht dotierte Polysiliziumschicht, bevor die Polysiliziumschicht dotiert und der LDD-Bereich ausgebildet wird. Optional stimmt die Breite des Bereichs der abgesetzten Struktur, der nicht von der Gate-Elektrode bedeckt ist, mit der erwarteten Breite des leicht dotierten Drainbereichs überein.
  • Die Ausbildung des leicht dotierten Drainbereichs in einer Ausführungsform der Erfindung wird unten in Bezug auf das Ergebnis eines bestimmten Versuchs beschrieben. 6 veranschaulicht ein Vergleichsdiagramm von Strom, wenn ein TFT abgestellt ist, wobei der Drainbereich des TFT durch eine Gate-Isolationsschicht mit einer abgesetzten Struktur oder eine Gate-Isolationsschicht ohne abgesetzte Struktur ausgebildet ist.
  • In diesem Versuch wird der leicht dotierte Drainbereich anhand des Verfahrens gemäß einer Ausführungsform der Erfindung ausgebildet, und ferner wird ein TFT mit dem leicht dotierten Drainbereich hergestellt. Zudem wird der Drainbereich anhand eines ähnlichen Verfahrensablaufs, jedoch ohne die abgesetzte Struktur hergestellt, und ferner wird ein TFT ohne den leicht dotierten Drainbereich für den Vergleichsversuch hergestellt. Borionen werden mit einer Energie von 20 KeV und einer Dosis von 8E14 dotiert, die Gate-Isolationsschicht besteht aus einer Siliziumoxidschicht und einer Siliziumnitridschicht, und die Höhe der abgesetzten Struktur (d. h. die Dicke der abgesetzten Struktur) beträgt 800 Ångström einschließlich der 200 Ångström der Siliziumoxidschicht und der 600 Ångström der Siliziumnitridschicht. In diesem Versuch werden eine Mehrzahl an TFTs und eine Mehrzahl an abgesetzten Strukturen in der Mehrzahl an TFTs ausgebildet, wobei die Breite der Mehrzahl an abgesetzten Strukturen in einem Bereich von 0,65 bis 1,34 μm liegt und mit 0,79 μm gemittelt wird. Bezüglich des Einzelgate-TFT, der im Rahmen des Versuchsausgebildet wird, veranschaulicht 6 einen Vergleich eines Drain-Stroms, wenn der TFT im Falle von Vd = –10 V abgeschaltet ist.
  • Die obere Kurve in der Figur stellt den Durchschnitt („Average”) des Stroms im abgeschalteten (OFF-)Zustand dar, und wie aus der Kurve hervorgeht, ist der Durchschnitt des Leckstroms, wenn der TFT einschließlich des leicht dotierten Drainbereichs, der als Ergebnis der abgesetzten Struktur ausgebildet wurde, abgeschaltet ist, signifikant geringer als der Durchschnitt des Leckstroms, wenn der TFT, der keinen leicht dotierten Drainbereich umfasst, abgeschaltet ist. Die untere Kurve in der Figur stellt die Differenz zwischen dem Maximum und dem Minimum des Stroms im OFF-Zustand dar, und wie aus der Kurve hervorgeht, ist die Konstanz des Leckstroms, wenn der TFT einschließlich des leicht dotierten Drainbereichs, der als Ergebnis der abgesetzten Struktur ausgebildet wurde, abgeschaltet ist, besser als die Konstanz des Leckstroms, wenn der TFT, der keinen leicht dotierten Drainbereich umfasst, abgeschaltet ist.
  • In einer Ausführungsform der Erfindung werden der leicht dotierte Drainbereich und der stark dotierte Drainbereich in den obigen Schritten ausgebildet, und da die Breite der Gate-Elektrode geringer ist als die Breite der abgesetzten Struktur, und der Rand der abgesetzten Struktur nicht von der Gate-Elektrode bedeckt wird, kann der LDD-Bereich anhand eines Ionendotierungsverfahrens allein ausgebildet werden, und die Höhe und die Breite der abgesetzten Struktur können variiert werden, um dadurch flexibel die dotierte Konzentration und die Größe des LDD-Bereichs anzupassen, um den Leckstrom effektiv zu verringern.
  • Eine Ausführungsform der Erfindung stellt ferner einen Dünnschichttransistor (TFT) bereit, den LDD-Bereich umfassend, der mittels des Verfahrens gemäß den oben aufgeführten Ausführungsformen der Erfindung hergestellt wird, und ferner umfassend:
  • Ein Substrat, und eine Pufferschicht, eine Polysiliziumschicht, eine Gate-Isolationsschicht mit einer abgesetzten Struktur, eine Gate-Elektrode, einen Source-Anschluss, und einen Drain-Anschluss, der Reihe nach auf dem Substrat aufgetragen
    wobei die Breite der Gate-Elektrode geringer ist als die Breite der abgesetzten Struktur, und der Rand der abgesetzten Struktur nicht von der Gate-Elektrode bedeckt ist; und
    die Breite des LDD-Bereichs mit einem Bereich der abgesetzten Struktur übereinstimmt, der nicht von der Gate-Elektrode bedeckt ist.
  • 7 veranschaulicht ein Schaltschema eines TFT-Arraysubstrats gemäß einer Ausführungsform der Erfindung, wobei das TFT-Arraysubstrat eine Mehrzahl der TFTs gemäß obiger Ausführungsform der Erfindung umfasst und ferner eine Mehrzahl an Datenleitungen 701, eine Mehrzahl an Gateleitungen 702 sowie einen Pixelbereich 703 umfasst, in dem die TFTs angeordnet sind.
  • Wie aus obiger Erfindung hervorgeht, werden die Polysiliziumschicht, die Gate-Isolationsschicht und die Gatemetallschicht in den Ausführungsformen der Erfindung der Reihe nach auf dem Substrat ausgebildet; die Gatemetallschicht wird strukturiert, um die Gate-Elektrode auszubilden; die Gate-Isolationsschicht wird geätzt, um die abgesetzte Struktur auszubilden, wobei die Breite der Gate-Elektrode geringer ist als die Breite der abgesetzten Struktur, und der Rand der abgesetzten Struktur nicht von der Gate-Elektrode bedeckt wird; und die Polysiliziumschicht wird durch das Ionendotierungsverfahren anhand der Gate-Elektrode und der Gate-Isolationsschicht mit der abgesetzten Struktur als Maske dotiert, um sowohl den leicht dotierten Bereich als auch den stark dotierten Bereich auszubilden. In den Ausführungsformen der Erfindung kann der LDD-Bereich, da die Breite der Gate-Elektrode geringer ist als die Breite der abgesetzten Struktur, und der Rand der abgesetzten Struktur nicht von der Gate-Elektrode bedeckt wird, anhand eines Ionendotierungsverfahrens allein ausgebildet werden, und die Höhe und die Breite der abgesetzten Struktur können variiert werden, um dadurch flexibel die dotierte Konzentration und die Größe des LDD-Bereichs anzupassen, sodass der Leckstrom effektiv verringert wird.
  • Wenngleich die bevorzugten Ausführungsformen der Erfindung beschrieben wurden, kann der Fachmann, der sich das zugrundeliegende Konzept zunutze macht, zusätzliche Abwandlungen und Varianten an diesen Ausführungsformen vornehmen. Dementsprechend sollen die angehängten Patentansprüche so ausgelegt werden, dass sie die optionalen Ausführungsformen und sämtliche Varianten und Abwandlungen einschließen, die in den Umfang der Erfindung fallen.
  • Es versteht sich, dass ein Fachmann unterschiedliche Abwandlungen und Varianten an der Erfindung vornehmen kann, ohne von Wesen und Umfang der Erfindung abzuweichen. Folglich ist die Erfindung ebenfalls dazu bestimmt, diese Abwandlungen und Varianten daran zu umfassen, sofern die Abwandlungen und Varianten in den Umfang der der Erfindung angehängten Patentansprüche und deren Entsprechungen fallen.

Claims (15)

  1. Verfahren zur Herstellung eines leicht dotierten Bereichs, wobei das Verfahren Folgendes umfasst: Ausbilden einer Polysiliziumschicht (303, 503), einer Gate-Isolationsschicht (304, 504) und einer Gatemetallschicht (305, 505) der Reihe nach auf einem Substrat (301, 501); Strukturieren der Gatemetallschicht (305, 505) zum Ausbilden einer Gate-Elektrode (305b, 505b); Ätzen der Gate-Isolationsschicht (304, 504) zum Ausbilden einer abgesetzten Struktur (p, p2), wobei eine Breite der Gate-Elektrode (305b, 505b) geringer ist als eine Breite der abgesetzten Struktur (p, p2), und ein Rand der abgesetzten Struktur (p, p2) nicht von der Gate-Elektrode (305b, 505b) bedeckt ist; sowie Dotieren der Polysiliziumschicht (303, 503) durch ein Dotierungsverfahren anhand der Gate-Elektrode (305b, 505b) und der Gate-Isolationsschicht (304a, 504a) mit der abgesetzten Struktur (p, p2) als Maske, um einen leicht dotierten Bereich und einen stark dotierten Bereich auszubilden.
  2. Verfahren zur Herstellung eines leicht dotierten Bereichs nach Anspruch 1, wobei das Strukturieren der Gatemetallschicht (305, 505) zum Ausbilden der Gate-Elektrode (305b, 505b) Folgendes umfasst: Aufbringen von Photoresist (306, 506) auf die Gatemetallschicht (305, 505), Belichten des Photoresists (306, 506) anhand einer Maske und Entwickeln des Photoresists (306, 506) zur Ausbildung einer vorläufigen Gate-Elektroden-Struktur; Ätzen der Gatemetallschicht (305, 505) mittels eines ersten Ätzverfahrens, um eine vorläufige Gate-Elektrode (305a, 505a) auszubilden; und Ätzen der vorläufigen Gate-Elektrode (305a, 505a) mittels eines zweiten Ätzverfahrens, um die Gate-Elektrode (305b, 505b) auszubilden, während das Photoresist (306, 506) auf einer Oberfläche der vorläufigen Gate-Elektrode (305a, 505a) verbleibt.
  3. Verfahren zur Herstellung eines leicht dotierten Bereichs nach Anspruch 1, wobei das Strukturieren der Gatemetallschicht (305, 505) zum Ausbilden der Gate-Elektrode (305b, 505b) Folgendes umfasst: Aufbringen von Photoresist (306, 506) auf die Gatemetallschicht (305, 505), Belichten des Photoresists (306, 506) anhand einer Maske und Entwickeln des Photoresists (306, 506) zur Ausbildung einer vorläufigen Gate-Elektroden-Struktur; und Ätzen der Gatemetallschicht (306, 506) mittels eines zweiten Ätzverfahrens, um die Gate-Elektrode (305b, 505b) auszubilden.
  4. Verfahren zur Herstellung eines leicht dotierten Bereichs nach Anspruch 2, wobei das Ätzen der Gate-Isolationsschicht (304, 504) zum Ausbilden einer abgesetzten Struktur (p, p2), wobei die Breite der Gate-Elektrode (305b, 505b) geringer ist als eine Breite der abgesetzten Struktur (p, p2), und ein Rand der abgesetzten Struktur (p, p2) nicht von der Gate-Elektrode (305b, 505b) bedeckt ist, Folgendes umfasst: Ätzen der Gate-Isolationsschicht (504) ein erstes Mal mittels des ersten Ätzverfahrens, um eine vorläufige abgesetzte Struktur (p1) auszubilden, nachdem die Gatemetallschicht (505) mittels des ersten Ätzverfahrens geätzt wurde, um die vorläufige Gate-Elektrode (505a) auszubilden.
  5. Verfahren zur Herstellung eines leicht dotierten Bereichs nach Anspruch 4, wobei das Verfahren, im Anschluss an die Ausbildung der Gate-Elektrode (505a), Folgendes umfasst: Ätzen der Gate-Isolationsschicht (504) ein zweites Mal mittels des ersten Ätzverfahrens, um eine finale abgesetzte Struktur (p2) auszubilden.
  6. Verfahren zur Herstellung eines leicht dotierten Bereichs nach Anspruch 5, wobei eine Ätzrate des ersten Ätzens eine Ätzrate des zweiten Ätzens übersteigt.
  7. Verfahren zur Herstellung eines leicht dotierten Bereichs nach Anspruch 2 oder 3, wobei das Ätzen der Gate-Isolationsschicht (304, 504) zum Ausbilden einer abgesetzten Struktur (p, p2), wobei die Breite der Gate-Elektrode (305b, 505b) geringer ist als eine Breite der abgesetzten Struktur (p, p2), und ein Rand der abgesetzten Struktur (p, p2) nicht von der Gate-Elektrode (305b, 505b) bedeckt ist, Folgendes umfasst: Ätzen der Gate-Isolationsschicht (304, 504) mittels des ersten Ätzverfahrens, um die abgesetzte Struktur (p, p2) nach Ausbildung der Gate-Elektrode (305b, 505b) auszubilden.
  8. Verfahren zur Herstellung eines leicht dotierten Bereichs nach Anspruch 2 oder 3, wobei das erste Ätzverfahren ein Trockenätzverfahren ist, und das zweite Ätzverfahren ein Nassätzverfahren ist.
  9. Verfahren zur Herstellung eines leicht dotierten Bereichs nach Anspruch 1, wobei die Gate-Isolationsschicht aus Siliziumnitrid oder Siliziumoxid besteht.
  10. Verfahren zur Herstellung eines leicht dotierten Bereichs nach Anspruch 1, wobei eine Breite eines nicht von der Gate-Elektrode (305b, 505b) bedeckten Bereichs der abgesetzten Struktur (p, p2) mit einer erwarteten Breite des leicht dotierten Bereichs übereinstimmt.
  11. Verfahren zur Herstellung eines leicht dotierten Bereichs nach Anspruch 1, wobei eine Dicke eines Bereichs der Gate-Isolationsschicht (304a, 504a) mit Ausnahme der abgesetzten Struktur (p, p2) weniger als 800 Ångström beträgt.
  12. Verfahren zur Herstellung eines leicht dotierten Bereichs nach Anspruch 2 oder 3, wobei das Verfahren, bevor die Polysiliziumschicht (303, 503) mittels des Dotierungsverfahrens anhand der Gate-Elektrode (305b, 505b) und der Gate-Isolationsschicht (304a, 504a) mit der abgesetzten Struktur (p, p2) als Maske dotiert wird, um den leicht dotierten Bereich und den stark dotierten Bereich auszubilden, ferner Folgendes umfasst: Entfernen des verbleibenden Photoresists (306, 506).
  13. Verfahren zur Herstellung eines leicht dotierten Bereichs nach Anspruch 1, wobei die Polysiliziumschicht (303, 503) eine nicht dotierte Polysiliziumschicht ist, bevor die Polysiliziumschicht (303, 503) anhand des Dotierungsverfahrens anhand der Gate-Elektrode (305b, 505b) und der Gate-Isolationsschicht (304a, 504a) mit der abgesetzten Struktur (p, p2) als Maske dotiert wird, um den leicht dotierten Bereich und den stark dotierten Bereich auszubilden.
  14. Dünnschichttransistor, umfassend den leicht dotierten Bereich, der im Verfahren zur Herstellung eines leicht dotierten Bereichs nach einem der Ansprüche 1 bis 13 hergestellt wird, wobei der Dünnschichttransistor ferner Folgendes umfasst: ein Substrat (301, 501), und eine Polysiliziumschicht (303, 503), eine Gate-Isolationsschicht (304a, 504a) mit einer abgesetzten Struktur (p, p2), eine Gate-Elektrode (305b, 505b), der Reihe nach auf dem Substrat (301, 501) ausgebildet, wobei eine Breite der Gate-Elektrode (305b, 505b) geringer ist als eine Breite der abgesetzten Struktur (p, p2), und ein Rand der abgesetzten Struktur (p, p2) nicht von der Gate-Elektrode (305b, 505b) bedeckt ist; und eine Breite des leicht dotierten Bereichs mit einer Breite eines Bereichs der abgesetzten Struktur (p, p2) übereinstimmt, der nicht von der Gate-Elektrode (305b, 505b) bedeckt ist.
  15. Dünnschichttransistor-Arraysubstrat, eine Mehrzahl der Dünnschichttransistoren nach Anspruch 14 umfassend.
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