KR100588656B1 - 반도체 소자의 트랜지스터 형성방법 - Google Patents

반도체 소자의 트랜지스터 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 트랜지스터 형성방법에 관한 것으로, 반도체 상에 게이트 산화막 및 게이트 폴리를 순차적으로 증착하는 단계와, 게이트 폴리를 식각하는 단계와, 식각 후, 산화막계 게이트 스페이서 및 질화 실리콘을 순차적으로 증착하는 단계와, 전면 식각을 통해 스페이서를 형성하는 단계와, 질화 실리콘을 습식(Wet) 공정을 이용하여 제거하는 단계와, 임플란트 공정으로 졍션을 완성하는 단계와, 졍션이 완성된 후, 살리사이드(Salicide)공정 진행과, PMD 및 배선 공정을 통해 로직 공정을 완료하는 단계를 포함한다. 따라서, 스페이서 프로파일 변형 적용, 즉 기존 Void 형성 문제를 개선할 수 있어 디바이스의 신뢰성도 향상시킬 수 있다. 또한, 게이트와 STI 간 충분한 공간을 확보함으로써 컨택 형성 시, 기존 스페이서를 유지하는 디바이스보다 마진을 크게 가져갈 수 있다. 그리고, 게이트 폴리 측벽에 형성된 스페이서는 불순물 이온이 게이트 산화막 하부 채널 부위로 확산되어 오버랩되는 것을 막아 기생 캡을 제거하여 디바이스의 퍼포먼스를 향상시킬 수 있는 효과가 있다.
스페이서, 산화막, 질화 실리콘, 보이드, 임플란트

Description

반도체 소자의 트랜지스터 형성방법{METHOD FOR FORMATING TRANSISTOR IN SEMICONDUCTOR DEVICE}
도 1은 기존 반도체 소자의 트랜지스터 형성방법에 대한 공정 과정을 도시한 도면이며,
도 2는 본 발명에 따른 반도체 소자의 트랜지스터 형성방법에 대한 공정 과정을 도시한 도면이다.
본 발명은 반도체 소자의 트랜지스터 형성방법에 관한 것으로, 특히 임플란트 공정 시, 불순물이 투입되는 실리콘의 상부 재료의 종류와 모양 및 두께에 따라 불순물의 통과 깊이 및 정도를 조절하여 게이트간의 공간을 확보하여 보이드(Void)를 제거할 수 있도록 하는 방법에 관한 것이다.
통상적으로, 반도체 제조공정에서의 졍션 구조는 1 단계의 임플란트 공정으로 이루어진다. 이후, 점점 작아지는 게이트 길이로 기술이 발전됨에 따라 발생되는 핫 캐리어(Hot Carrier)등의 영향을 감소시키기 위해 LDD(Lightly Doped Drain)의 정션 구조를 제안하는 실정이다.
이러한 LDD 정션 구조를 만들기 위해 게이트 스페이서(Gate Spacer)를 이용한 2차에 걸친 임플란트 공정의 졍션 형성이 사용된다.
즉, 2차에 걸친 임플란트 공정의 졍션 형성을 살펴보면, 산화막과 폴리(poly)를 증착한 후, 포토리소그라피 와 식각 공정을 이용하여 게이트를 디파인(define)한 다음에, 저농도의 소오스/드레인 임플란트 공정을 실시하는데, 이 임플란트 공정을 실시하기 전에 실리콘 서브의 보호와 게이트 산화막 에지 부분을 복구하기 위해 옥시데이션을 실시한다.
이와 같이, 1차 임플란트 공정이 끝난 뒤 산화막과 질화 실리콘을 증착한 다음에 전면 식각 공정을 이용해 게이트 스페이서를 형성시킨 뒤 고농도의 소오스/드레인 임플란트 공정을 실행하여 최종 정션을 완성하는 것이다.
이렇게 형성된 스페이서는 이후에 진행되는 살리사이드(Salicide) 공정에서 AA(Active Area)와 게이트 폴리 컨덕터(Gate poly Conductor)간의 살리사이드 브릿지를 막아주는 베리어(barrier)로 사용된다.
도 1은 기존 반도체 소자의 트랜지스터 형성방법에 대한 공정 과정을 도시한 도면이다.
즉, 도 1a를 참조하면, 실리콘 기판 상에 소자격리 공정 및 웰(Well) 공정을 진행한다. 즉, 게이트 산화막(S1) 및 게이트 물질(S2)을 증착시킨 후, 포토리소그라피와 식각 공정을 이용하여 게이트를 패터닝한다.
도 1b는 실리콘 서브의 보호와 게이트 산화막 에지 부분을 복구하기 위해 옥시데이션을 실시한다.
다음으로, 도 1c에 도시된 바와 같이, 주변회로소자의 소오스/드레인 정션 형성을 위해 저농도의 불순물 이온을 주입하고, 도 1d와 같이, 게이트 폴리 스페이서 형성을 위해 산화막(S3)과 질화 실리콘(S4)을 순차적으로 증착한다.
이후, 도 1e와 같이, 전면 식각을 실시하여 게이트 스페이서(Gate Spacer)(S5)를 완성한다.
이어서, 도 1f에 도시된 바와 같이, 고농도의 소오스/드레인 이온주입을 행하고, 도 1g와 같이, 살리사이드(Salicide)(S6)공정을 진행한다.
다음으로, 도 1h 및 도 1i와 같이, PMD(Poly Metal inter layer Dielectric)(S7) 및 배선 공정(S8) 등을 통하여 로직 공정을 완료한다.
그러나, 베리어 사용 이외에 게이트간의 간격 및 프로파일을 협소하게 만들어 PMD 재료의 필링(Filling)시, 도 1i와 같이, 보이드(S9)를 형성하게 한다.
따라서, 상술한 바와 같이 형성된 보이드(S9)는 후속 서멀(Thermal) 공정과 컨택(Contact) 공정 등을 거치며 크랙(Crack) 및 브릿지(Bridge)로 작용하여 생산성 수율 및 신뢰성을 떨어뜨리게 하는 문제점을 갖는다.
이에, 본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 그 목적은 임플란트 공정 시, 불순물이 투입되는 실리콘의 상부 재료의 종류와 모양 및 두께에 따라 불순물의 통과 깊이 및 정도를 조절하여 게이트간의 공간을 확보하여 보이드(Void)를 제거할 수 있도록 하는 반도체 소자의 트랜지스터 형성방법을 제공함에 있다.
이러한 목적을 달성하기 위한 본 발명에서 반도체 소자의 트랜지스터 형성방법은 반도체 상에 게이트 산화막 및 게이트 폴리를 순차적으로 증착하는 단계와, 게이트 폴리를 식각하는 단계와, 식각 후, 산화막계 게이트 스페이서 및 질화 실리콘을 순차적으로 증착하는 단계와, 전면 식각을 통해 스페이서를 형성하는 단계와, 질화 실리콘을 습식(Wet) 공정을 이용하여 제거하는 단계와, 임플란트 공정으로 졍션을 완성하는 단계와, 졍션이 완성된 후, 살리사이드(Salicide)공정 진행과, PMD 및 배선 공정을 통해 로직 공정을 완료하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 구성 및 동작에 대하여 상세히 설명한다.
도 2는 본 발명에 따른 반도체 소자의 트랜지스터 형성방법에 대한 공정 과정을 도시한 도면이다.
즉, 도 2a를 참조하면, 실리콘 기판 상에 소자격리 공정 및 웰(Well) 공정을 진행한다. 즉, 게이트 산화막(SS1) 및 게이트 물질(SS2)을 증착시킨 후, 포토리소그라피와 식각 공정을 이용하여 게이트를 패터닝한다.
다음으로, 도 2b에 도시된 바와 같이, 산화막계 게이트 스페이서(SS3)를 증착하고, 이어서, 질화 실리콘(SS4)를 증착한다.
여기서, 스페이서(SS3) 형성시 산화막의 두께를 이용하여 불순물의 양, 깊이를 조절한다. 그리고, 질화 실리콘(SS4)의 두께를 이용하여 잔여 산화막 스페이서 마스크의 크기를 조절한다.
또한, 스페이서(SS3) 형성시 산화막의 크기로 저농도 불순물 이온이 투입될 지역의 범위를 조절하고, 또한 불순물이 게이트 산화막 하부로 확산되어 기생 캡을 형성하지 못하도록 한다.
이어서, 도 2c와 같이, 전면 식각을 이용하여 스페이서와 유사한 구조를 형성하고, 도 2d에 도시된 바와 같이, 습식(Wet) 공정(SS5)을 이용하여 질화 실리콘(SS4)을 제거한다.
이후, 도 2e와 같이, 변형된 형태의 스페이서를 마스크(Mask)로 하여 임플란트 공정을 함으로써 졍션을 완성한다. 여기서, 임플란트 공정을 진행하기 전에 추가적인 조절을 위해 실리콘 위에서만 추가적인 옥사이데이션을 하여 임플란트 양을 조절할 수 있다.
졍션이 완성된 후, 도 2f에 도시된 바와 같이, 살리사이드(Salicide)(SS6)공정을 진행한다.
마지막으로, 도 2g 및 도 2h와 같이, PMD(SS7) 및 배선 공정(SS8) 등을 통하여 로직 공정을 완료한다.
따라서, 저농도 이온이 투입될 지역의 크기는 도2b와 같이 질화 실리콘(SS4)의 두께로 조절할 수 있으며, 이러한 저농도 이온이 투입된 후, 게이트 하부로 확산되어 형성되는 오버랩 캡(Overlap Cap)은 산화막의 두께를 조절하여 제어한다.
또한, 저농도와 고농도의 졍션 부분에 대한 조절이 스페이서 하나 만으로 부족할 경우, 스페이서가 없이 실리콘이 드러난 부분만을 추가적인 서멀 옥사이데이션(thermal oxidation)을 이용하여 실리콘이 드러난 부분에서만 선택적 옥사이데이 션 시켜줌으로써 임플란트 지역의 베리어 메탈 조절을 다양화시킬 수도 있다.
그리고, 임플란트 공정 전, 질화 실리콘의 제거는 게이트와 게이트간의 공간을 넓혀주어 PMD 재료의 필링(Filling)시, 보이드가 형성되지 않는다.
상기와 같이 설명한 본 발명은 임플란트 공정 시, 불순물이 투입되는 실리콘의 상부 재료의 종류와 모양 및 두께에 따라 불순물의 통과 깊이 및 정도를 조절하여 게이트간의 공간을 확보함으로써, 스페이서 프로파일 변형 적용, 즉 기존 Void 형성 문제를 개선할 수 있어 디바이스의 신뢰성도 향상시킬 수 있다.
또한, 게이트와 STI 간 충분한 공간을 확보함으로써 컨택 형성 시, 기존 스페이서를 유지하는 디바이스보다 마진을 크게 가져갈 수 있다.
그리고, 게이트 폴리 측벽에 형성된 스페이서는 불순물 이온이 게이트 산화막 하부 채널 부위로 확산되어 오버랩되는 것을 막아 기생 캡을 제거하여 디바이스의 퍼포먼스를 향상시킬 수 있는 효과가 있다.

Claims (6)

  1. 삭제
  2. 반도체 제조 공정에 있어서,
    상기 반도체 상에 게이트 산화막 및 게이트 폴리를 순차적으로 증착하는 단계와,
    상기 게이트 폴리를 식각하는 단계와,
    상기 식각 후, 산화막계 게이트 스페이서 및 질화 실리콘을 순차적으로 증착하는 단계와,
    전면 식각을 통해 스페이서 형성 시, 산화막의 두께를 이용하여 불순물의 양과, 깊이를 조절하여 형성하는 단계와,
    상기 질화 실리콘을 습식(Wet) 공정을 이용하여 제거하는 단계와,
    임플란트 공정으로 졍션을 완성하는 단계와,
    상기 졍션이 완성된 후, 살리사이드(Salicide)공정 진행과, PMD 및 배선 공정을 통해 로직 공정을 완료하는 단계
    를 포함하는 반도체 소자의 트랜지스터 형성방법.
  3. 반도체 제조 공정에 있어서,
    상기 반도체 상에 게이트 산화막 및 게이트 폴리를 순차적으로 증착하는 단계와,
    상기 게이트 폴리를 식각하는 단계와,
    상기 식각 후, 산화막계 게이트 스페이서 및 질화 실리콘을 순차적으로 증착하는 단계와,
    전면 식각을 통해 스페이서 형성 시, 질화 실리콘의 두께를 이용하여 잔여 산화막 스페이서 마스크의 크기를 조절하여 형성하는 단계와,
    상기 질화 실리콘을 습식(Wet) 공정을 이용하여 제거하는 단계와,
    임플란트 공정으로 졍션을 완성하는 단계와,
    상기 졍션이 완성된 후, 살리사이드(Salicide)공정 진행과, PMD 및 배선 공정을 통해 로직 공정을 완료하는 단계
    를 포함하는 반도체 소자의 트랜지스터 형성방법.
  4. 반도체 제조 공정에 있어서,
    상기 반도체 상에 게이트 산화막 및 게이트 폴리를 순차적으로 증착하는 단계와,
    상기 게이트 폴리를 식각하는 단계와,
    상기 식각 후, 산화막계 게이트 스페이서 및 질화 실리콘을 순차적으로 증착하는 단계와,
    전면 식각을 통해 스페이서 형성 시, 산화막의 크기로 저농도 불순물 이온이 투입될 지역의 범위를 조절하여 형성하는 단계와,
    상기 질화 실리콘을 습식(Wet) 공정을 이용하여 제거하는 단계와,
    임플란트 공정으로 졍션을 완성하는 단계와,
    상기 졍션이 완성된 후, 살리사이드(Salicide)공정 진행과, PMD 및 배선 공정을 통해 로직 공정을 완료하는 단계
    를 포함하는 반도체 소자의 트랜지스터 형성방법.
  5. 반도체 제조 공정에 있어서,
    상기 반도체 상에 게이트 산화막 및 게이트 폴리를 순차적으로 증착하는 단계와,
    상기 게이트 폴리를 식각하는 단계와,
    상기 식각 후, 산화막계 게이트 스페이서 및 질화 실리콘을 순차적으로 증착하는 단계와,
    전면 식각을 통해 스페이서 형성 시, 산화막의 크기로 불순물이 게이트 산화막 하부로 확산되어 기생 캡을 형성하지 못하게 하여 형성하는 단계와,
    상기 질화 실리콘을 습식(Wet) 공정을 이용하여 제거하는 단계와,
    임플란트 공정으로 졍션을 완성하는 단계와,
    상기 졍션이 완성된 후, 살리사이드(Salicide)공정 진행과, PMD 및 배선 공정을 통해 로직 공정을 완료하는 단계
    를 포함하는 반도체 소자의 트랜지스터 형성방법.
  6. 삭제
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