CN107275408B - 薄膜晶体管及其制造方法、驱动电路和显示装置 - Google Patents

薄膜晶体管及其制造方法、驱动电路和显示装置 Download PDF

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Abstract

本发明实施例提供了薄膜晶体管及其制造方法、驱动电路和显示装置，该薄膜晶体管包括衬底；以及至少三个栅极，设置在所述衬底上，其中至少两个栅极在垂直于衬底方向上至少部分重叠；具有该薄膜晶体管的驱动电路中第一栅极被配置为控制栅，所述第二栅极被配置为浮动栅，所述第三栅极被配置为选择栅，所述选择栅的电压小于所述控制栅的电压。本发明能够减小关断漏电流，提升影像品质。

Description

薄膜晶体管及其制造方法、驱动电路和显示装置
技术领域
本发明涉及半导体技术，尤其涉及一种薄膜晶体管及其制造方法、驱动电路和显示装置。
背景技术
目前，双栅极晶体管与单栅极晶体管相比具有门限电压(Vth)较大，漏电流较低的特点，会发生栅诱导漏极泄漏电流(GIDL，Gate Induced Drain Leakage，对MOSFET的可靠性影响较大)。而一般GOA操作(GOA技术是将Gate Driver IC集成在Array玻璃衬底上，即去除Gate Driver IC用TFT布线组成栅极电路形成GOA单元，实现Gate Driver IC的驱动功能。)电压介于-7.0(ON State)～6.5V(OFF State)。因双栅极晶体管在关闭状态下，关断漏电流偏高，进而影响数据线电压Vdata灰阶影像讯号不稳定，导致例如：影像对比变差，色偏......等不良影像质量的发生。
发明内容
针对现有技术中的缺陷，本发明的目的在于提供一种薄膜晶体管及其制造方法、驱动电路和显示装置能够使GIDL效应所造成的关断漏电流减小，使得灰阶影像讯号稳定，提升整体影像品质。
根据本发明的一个实施例，提供一种薄膜晶体管，包括：衬底；以及至少三个栅极，设置在所述衬底上，其中至少两个栅极在垂直于衬底方向上至少部分重叠。
根据本发明的另一个实施例，还提供一种薄膜晶体管的制造方法，制造上述的薄膜晶体管，包括以下步骤：
提供一衬底；
形成一半导体层于所述衬底之上；
形成一第一绝缘层于所述半导体层之上，图案化所述第一绝缘层，形成多个第一通孔，暴露出部分所述半导体层；
形成一第一介电层于所述第一绝缘层之上，图案化所述第一介电层，形成多个与所述第一通孔对应的第二通孔，暴露出部分所述半导体层；
形成一第一金属层于所述第一介电层之上，图案化所述第一金属层形成第一栅极和第二栅极，所述第一栅极和所述第二栅极分别与所述半导体层在垂直于衬底方向重叠；
形成一第二介电层于所述第一金属层之上，图案化所述第二介电层，形成多个与所述第一通孔对应的第三通孔，暴露出部分所述半导体层；及第四通孔，暴露出部分所述第一栅极；
形成一第三栅极于所述第二介电层之上，所述第三栅极与所述第二栅极在垂直于衬底方向重叠；
形成一第二绝缘层，图案化所述第二绝缘层，形成多个与所述第三通孔对应的第五通孔，暴露出部分所述半导体层；与第四通孔对应的第六通孔，暴露出部分所述第一栅极；第七通孔，所述第七通孔暴露出部分所述第三栅极；
形成一源极和一漏极，通过所述第一通孔、所述第二通孔、所述第三通孔和所述第五通孔分别连接所述半导体层；以及
形成一公共电极，通过所述第七通孔连接所述第三栅极，并且通过所述第四通孔和第六通孔连接所述第一栅极。
根据本发明的另一个实施例，还提供一种驱动电路，包括：至少一个如上述的薄膜晶体管。
根据本发明的另一个实施例，还提供一种显示装置，包括至少一个如上述的薄膜晶体管和/或至少一个如上述的驱动电路。
本发明的薄膜晶体管及其制造方法、驱动电路和显示装置能够使GIDL效应所造成的关断漏电流减小，使得灰阶影像讯号稳定，提升整体影像品质。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1为现有技术的驱动电路的电路图；
图2(a)至5(b)为现有技术的驱动电路中双栅极晶体管的制程过程的示意图；
图6为现有技术的驱动电路中双栅极晶体管的公共电极电压与关断漏电流的曲线图；
图7为本发明实施例的薄膜晶体管的剖面图；
图8为本发明实施例的驱动电路的电路图；
图9为本发明实施例的驱动电路的中薄膜晶体管的关断漏电流与现有技术的薄膜晶体管的关断漏电流的对比示意图；以及
图10(a)至13(b)为本发明实施例的驱动电路中薄膜晶体管的制程过程的示意图。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本发明将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。在图中相同的附图标记表示相同或类似的结构，因而将省略对它们的重复描述。
所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本发明的实施方式的充分理解。然而，本领域技术人员应意识到，没有特定细节中的一个或更多，或者采用其它的方法、组元、材料等，也可以实践本发明的技术方案。在某些情况下，不详细示出或描述公知结构、材料或者操作以避免模糊本发明。
在现有的双栅极晶体管包括两个控制栅，如图1所示，现有的7T1C驱动电路包括第一晶体管21’、第二晶体管22’、第三晶体管23’、第四晶体管24’、第五晶体管25’、第六晶体管26’、第七晶体管27’共七个晶体管、电容28’和二极管29’。第一晶体管21’的源极耦接一数据线，漏极耦接一第一节点A，栅极耦接一第一扫描线Sn。第二晶体管22’的源极耦接一第二节点B，漏极耦接第一节点A，栅极耦接一第三节点C。第三晶体管23’的源极耦接第一节点A，漏极耦接一第一供电电压引线ELVDD，栅极耦接一能量信号引线。第四晶体管24’的源极耦接一第四节点D，漏极耦接第二节点B，栅极耦接能量信号引线。第五晶体管25’是具有两个控制栅的双栅极晶体管，源极耦接第二节点B，漏极耦接第三节点C，公共电极耦接第一扫描线Sn。第六晶体管26’是具有两个控制栅的双栅极晶体管，源极耦接一电源输入端Vint，漏极耦接第三节点C，公共电极耦接一第二扫描线Sn-1。第七晶体管27’的源极耦接第四节点D，漏极耦接电源输入端Vint，栅极耦接一第三扫描线Sn+1。电容28’串联在第三节点C与第一供电电压引线ELVDD之间。二极管29，二极管29’的负极耦接一第二供电电压引线ELVSS，正极耦接第四节点D。
以下以图1中的第二晶体管22’(单栅)、第五晶体管25’(双栅)为例，通过图2(a)至5(b)来展示现有技术的驱动电路中晶体管和双栅极晶体管的制程过程，这些图中的(a)图代表局部俯视图，(b)图代表剖面图。
如图2(a)和2(b)所示，在衬底1’上形成第一缓冲层2’，第一缓冲层2’的材料可以是SiN(氮化硅)，厚度可以为500A(Angstrom，埃)，但不以此为限。在第一缓冲层2’上形成第二缓冲层3’，第二缓冲层3’的材料可以是SiO(一氧化硅)，厚度可以为2500A，但不以此为限。在第二缓冲层3’上形成两个半导体层4’。两个半导体层4’的材料可以都是多晶硅，厚度可以为445A，但不以此为限。左边的半导体层4’将被配置为第二晶体管22’的源、漏极，右边的半导体层4’将被配置为第五晶体管25’的源、漏极。
如图3(a)和3(b)所示，在半导体层4’和第二缓冲层3’之上形成第一绝缘层5’，第一绝缘层5’的材料可以是SiO，厚度可以为700A，但不以此为限。在第一绝缘层5’上形成第一介电层6’，第一介电层6’的材料可以是SiN，厚度可以为450A，但不以此为限。在第一介电层6’上形成第一金属层，第一金属层包括同层同质的第一栅极线7’和两处控制栅8’。第一栅极线7’位于左边的半导体层4’之上，第一栅极线7’的材料可以是Mo(钼)，厚度可以是3000A，但不以此为限。两处控制栅8’位于右边的半导体层4’之上，控制栅8’相互连接形成U型。控制栅8’的材料可以是Mo(钼)，厚度可以是3000A，但不以此为限。
如图4(a)和4(b)所示，在第一金属层之上形成第二介电层10’，第二介电层10’的材料可以是SiN，厚度可以为900A，但不以此为限。在第二介电层10’之上形成第二金属层，第二金属层包括第二栅极线11’，第二栅极线11’位于左边的半导体层4’之上，第二栅极线11’的材料可以是Mo(钼)，厚度可以是3000A，但不以此为限。
如图5(a)和5(b)所示，在第二金属层之上形成第二绝缘层13’(CT层)，第二绝缘层13’包括从下至上厚度为3200A的氮化硅和厚度为3000A的一氧化硅。在第二绝缘层13’形成七个接触孔，在第二绝缘层13’上形成金属接线端层，金属接线端层包括从下至上厚度为650A的钛层，厚度为5000A的铝层，厚度为650A的钛层。金属接线端层包括七个接线端。
第一接触孔贯穿第二绝缘层13’、第二介电层10’、第一介电层6’、第一绝缘层5’，第一接线端通过第一接触孔连接到左边的半导体层4’的一端，形成第二晶体管22’的漏极14’。
第二接触孔贯穿第二绝缘层13’，第二接线端通过第二接触孔连接到第二栅极线11，形成第二晶体管22’的电源连接端15’。
第三接触孔贯穿第二绝缘层13’、第二介电层10’，第三接线端通过第三接触孔连接到第一栅极线7’，形成第二晶体管22’的栅极16’。
第四接触孔贯穿第二绝缘层13’、第二介电层10’、第一介电层6’、第一绝缘层5’，第一接线端通过第一接触孔连接到左边的半导体层4’的另一端，形成第二晶体管22’的源极17’。
第五接触孔贯穿第二绝缘层13’、第二介电层10’、第一介电层6’、第一绝缘层5’，第五接线端通过第五接触孔连接到右边的半导体层4’的一端，形成第五晶体管25’的漏极18’。
第六接触孔贯穿第二绝缘层13’、第二介电层10’，第六接线端通过第六接触孔连接到两处控制栅8’，形成第五晶体管25’的公共电极19’。
第七接触孔贯穿第二绝缘层13’、第二介电层10’、第一介电层6’、第一绝缘层5’，第七接线端通过第七接触孔连接到右边的半导体层4’的另一端，形成第五晶体管25’的源极20’。
虽然，双栅极晶体管与单栅极晶体管相比具有门限电压(Vth)较大，漏电流较低的特点。但是第五晶体管25’和第六晶体管26’在实际关闭状态操作下，组件依然受栅诱导漏极泄漏电流(GIDL，Gate Induced Drain Leakage，对MOSFET的可靠性影响较大)效应影响，参见图6所示，其中E代表单栅极的晶体管，F代表双栅极的晶体管，尤其是在在G区域附近，无论单栅极的晶体管还是双栅极的晶体管的关断漏电流Id会随着栅极电压Vg愈大而愈高。而一般GOA操作(GOA技术是将Gate Driver IC集成在Array玻璃衬底上，即去除GateDriver IC用TFT布线组成栅极电路形成GOA单元，实现Gate Driver IC的驱动功能。)电压介于-7.0(ON State)～6.5V(OFF State)。因第五晶体管25’和第六晶体管26’在关闭状态下，关断漏电流偏高，造成第三节点C的电压下降，进而影响的数据线电压Vdata灰阶影像讯号不稳定，导致例如：影像对比变差，色偏......等不良影像质量的发生。
而本实施例提供了一种具有三个栅极的薄膜晶体管，其中一个栅极可以被配置为控制栅8(即第一栅极)，另一个栅极可以被配置为浮动栅9(FloatingGate)(即第二栅极)。该薄膜晶体管可以是顶栅结构也可以是低栅结构，以下以顶栅结构为例，具体介绍本实施例的结构和制程过程，但不以此为限。
如图7所示，本实施例的薄膜晶体管具体包括：衬底1、第一缓冲层2、第二缓冲层3、半导体层4、第一绝缘层5、第一介电层6、第一金属层、第二介电层10、选择栅12(即第三栅极)、第二绝缘层13、源极17、漏极18以及公共电极。
第一缓冲层2形成于衬底1之上，第一缓冲层2的材料可以是SiN(氮化硅)，厚度可以为500A(Angstrom，埃)，但不以此为限。SiN(氮化硅)的介电系数为7。
第二缓冲层3形成于第一缓冲层2之上，第二缓冲层3的材料可以是SiO(一氧化硅)，厚度可以为2500A，但不以此为限。SiO(一氧化硅)的介电系数为4。
半导体层4形成于衬底1之上。第一绝缘层5形成于半导体层4之上。半导体层4的材料可以是多晶硅，厚度可以为445A，但不以此为限。半导体层4可以被配置为薄膜晶体管的源、漏极。
第一绝缘层5形成于半导体层4之上。第一绝缘层5的材料可以是SiO，厚度可以为700A，但不以此为限。SiO(一氧化硅)的介电系数为4。第一绝缘层5中设置的多个第一通孔，暴露出部分半导体层4。
第一介电层6形成于第一绝缘层5之上。第一介电层6的材料可以是SiN，厚度可以为450A，但不以此为限。SiN(氮化硅)的介电系数为7。第一介电层6中设置的多个与第一通孔对应的第二通孔，暴露出部分半导体层4。
第一金属层形成于第一介电层6之上，第一金属层包括不相交的控制栅8和耦合外部电压的浮动栅9，控制栅8和浮动栅9分别与半导体层4在垂直于衬底方向重叠。控制栅8和浮动栅9的材料可以都是Mo(钼)，厚度可以是3000A，但不以此为限。
第二介电层10形成于第一金属层之上。第二介电层10的材料可以是SiN，厚度可以为900A，但不以此为限。SiN(氮化硅)的介电系数为7。第一介电层6和第二介电层10将浮动栅9完全包围，无导线外引呈悬浮状态。第二介电层10中设置的多个与第一通孔对应的第三通孔，暴露出部分半导体层4；及其中设置的第四通孔，暴露出部分控制栅8。
选择栅12形成于第二介电层10之上，选择栅12覆盖浮动栅9。选择栅12的材料可以是Mo(钼)，厚度可以是3000A，但不以此为限。选择栅12与半导体层4在垂直于衬底方向重叠。优选地，浮动栅9在衬底的投影面积可以小于选择栅12在衬底的投影面积，以便获得更好的稳定性。例如：选择栅12的面积是浮动栅9的面积的1.1倍。
第二绝缘层13形成于选择栅12之上。第二绝缘层13包括从下至上厚度为3200A的氮化硅和厚度为3000A的一氧化硅。在第二绝缘层13形成多个与第三通孔对应的第五通孔，暴露出部分半导体层4；其中设置与第四通孔对应的第六通孔，暴露出部分控制栅8；其中设置的第七通孔，第七通孔暴露出部分选择栅12。在第二绝缘层13上形成金属接线端层，金属接线端层包括从下至上厚度为650A的钛层，厚度为5000A的铝层，厚度为650A的钛层。金属接线端层包括四个接线端。其中，两个接线端分别通过贯穿第二绝缘层13、第二介电层10、第一介电层6和第一绝缘层5的两通孔，分别连接半导体层4的两端，以形成源极18和漏极20。源极18和漏极20通过第一通孔、第二通孔、第三通孔和第五通孔分别连接半导体层4。另一个接线端通过贯穿第二绝缘层13的一个通孔连接选择栅12，以形成选择电极19a。最后一个接线端通过连接第二绝缘层13和第二介电层10的另一个通孔连接控制栅8，以形成控制电极19b。选择栅12的电压小于控制栅8的电压。选择电极19a和控制电极19b并连接为薄膜晶体管的公共电极。公共电极通过第七通孔连接选择栅12，并且通过第四通孔和第六通孔连接控制栅8。
根据本发明还提供一种薄膜晶体管的制造方法，制造如上述的薄膜晶体管，包括以下步骤：
提供一衬底。
形成一半导体层于衬底之上。
形成一第一绝缘层于半导体层之上，图案化第一绝缘层，形成多个第一通孔，暴露出部分半导体层。
形成一第一介电层于第一绝缘层之上，图案化第一介电层，形成多个与第一通孔对应的第二通孔，暴露出部分半导体层。
形成一第一金属层于第一介电层之上，图案化第一金属层形成第一栅极和第二栅极，第一栅极和第二栅极分别与半导体层在垂直于衬底方向重叠。
形成一第二介电层于第一金属层之上，图案化第二介电层，形成多个与第一通孔对应的第三通孔，暴露出部分半导体层。及第四通孔，暴露出部分第一栅极。
形成一第三栅极于第二介电层之上，第三栅极与第二栅极在垂直于衬底方向重叠。
形成一第二绝缘层，图案化第二绝缘层，形成多个与第三通孔对应的第五通孔，暴露出部分半导体层。与第四通孔对应的第六通孔，暴露出部分第一栅极。第七通孔，第七通孔暴露出部分第三栅极。
形成一源极和一漏极，通过第一通孔、第二通孔、第三通孔和第五通孔分别连接半导体层。以及
形成一公共电极，通过第七通孔连接第三栅极，并且通过第四通孔和第六通孔连接第一栅极。其中每一层的具体材料、结构、厚度等均与上述的薄膜晶体管相同，此处不再赘述。
如图8所示，多路复用像素驱动模块一般包括多级驱动电路。本实施例提供了一种7T1C驱动电路包括第一晶体管21、第二晶体管22、第三晶体管23、第四晶体管24、第五晶体管25、第六晶体管26、第七晶体管27共七个晶体管、电容28和二极管29。第一晶体管21的源极耦接一数据线，漏极耦接一第一节点A，栅极耦接一第一扫描线Sn。第二晶体管22的源极耦接一第二节点B，漏极耦接第一节点A，栅极耦接一第三节点C。第三晶体管23的源极耦接第一节点A，漏极耦接一第一供电电压引线ELVDD，栅极耦接一能量信号引线。第四晶体管24的源极耦接一第四节点D，漏极耦接第二节点B，栅极耦接能量信号引线。第五晶体管25是如上述的具有一个浮动栅和一个控制栅的薄膜晶体管，源极耦接第二节点B，漏极耦接第三节点C，公共电极耦接第一扫描线Sn(即本级驱动电路的扫描线)。第六晶体管26是如上述的具有一个浮动栅和一个控制栅的薄膜晶体管，源极耦接一电源输入端Vint，漏极耦接第三节点C，公共电极耦接一第二扫描线Sn-1(即上一级驱动电路的扫描线)。第七晶体管27的源极耦接第四节点D，漏极耦接电源输入端Vint，栅极耦接一第三扫描线Sn+1(即下一级驱动电路的扫描线)。电容28串联在第三节点C与第一供电电压引线ELVDD之间。二极管29，二极管29的负极耦接一第二供电电压引线ELVSS，正极耦接第四节点D。其中，第一晶体管21、第二晶体管22、第三晶体管23、第四晶体管24、第五晶体管25、第六晶体管26、第七晶体管27都是P型晶体管。
参见图9所示，其中H代表现有技术的双栅极的晶体管，I代表本实施例的双栅极的晶体管。本实施例为将第五晶体管25和第六晶体管26将其中一部分设计成浮动栅结构，以降低组件关闭状态下之关断漏电流。与现有技术的双栅极的晶体管相比，因为本实施例的双栅极的晶体管的浮动栅的电压VFG是栅极电压Vg耦合形成，其实际电压会比栅极电压Vg为小，因此在组件关闭状态下，形成较小的GIDL特性，其关断漏电流因此相对变小，使第三节点C的灰阶影像讯号稳定，从而能够提升整体影像品质。
浮动栅的面积由第一金属层定义，选择栅的面积由第二金属层定义。浮动栅的耦合电压跟选择栅和浮动栅的底下的电容大小有关。此电容取决于相对应层的材料，膜厚与面积而定。
Figure GDA0002358790930000101
表一
表一种的FG表示浮动栅，CG表示选择栅。GCR表示Gate CouplingRatio，即电压耦合率。如表一所示，根据本制程之参数结果，使具有浮动栅结构的薄膜晶体管TFT，在关断操作下，本实施例的浮动栅的电压(VFG)比现有技术的控制栅的电压(VCG)为小，故具有改善整体组件因GIDL所造成的关断漏电流效果。
以实际输入的控制栅电压而言，其对本专利结构所形成的电路而言，其对应之VCG的Vth会增加约2.5～3.0V左右，此特性对制程所造成的电路组件变异量(△Vth)相对而言也会变小，为本专利的另一好处。(Note：VCG控制整体电路之电压，而VFG则控制实际组件(浮动栅)通道开关之电压)
然一般而言，Vth不希望增加至太大(│Vth│<4V，此数值并非绝对，不以此为限)，此会使整体电路功耗也变得增加，但此需求须视实际设计应用状况而定，并可做调整。
Figure GDA0002358790930000111
表二(其中FG表示浮动栅，CG表示选择栅)
Figure GDA0002358790930000112
Figure GDA0002358790930000121
表三(其中FG表示浮动栅，CG表示选择栅)
对比表一、表二和表三可知，可通过弹性调整参数将VFG趋向变大(但需小于VCG)，或者通过弹性调整参数将Vth(for电路)趋向变小。本具体实施例的最佳条件，可弹性调整不同参数以达到不同的电性设计需求，并取得一整体最佳平衡点。
以下以图8中的第二晶体管22(单栅)、第五晶体管25(双栅)为例，通过图10(a)至13(b)来展示现有技术的驱动电路中晶体管和薄膜晶体管的制程过程，这些图中的(a)图代表局部俯视图，(b)图代表剖面图。
如图10(a)和10(b)所示，在衬底1上形成第一缓冲层2，第一缓冲层2的材料可以是SiN(氮化硅)，厚度可以为500A(Angstrom，埃)，但不以此为限。在第一缓冲层2上形成第二缓冲层3，第二缓冲层3的材料可以是SiO(一氧化硅)，厚度可以为2500A，但不以此为限。在第二缓冲层3上形成两个半导体层4。两个半导体层4的材料可以都是多晶硅，厚度可以为445A，但不以此为限。左边的半导体层4将被配置为第二晶体管22的源、漏极，右边的半导体层4将被配置为第五晶体管25的源、漏极。
如图11(a)和11(b)所示，在半导体层4和第二缓冲层3之上形成第一绝缘层5，第一绝缘层5的材料可以是SiO，厚度可以为700A，但不以此为限。在第一绝缘层5上形成第一介电层6，第一介电层6的材料可以是SiN，厚度可以为450A，但不以此为限。在第一介电层6上形成第一金属层，第一金属层包括同层同质的第一栅极线7、一处浮动栅9和一处控制栅8。第一栅极线7位于左边的半导体层4之上，第一栅极线7的材料可以是Mo(钼)，厚度可以是3000A，但不以此为限。浮动栅9和控制栅8位于右边的半导体层4之上，浮动栅9和控制栅8之间不相连。浮动栅9和控制栅8的材料可以都是Mo(钼)，厚度可以是3000A，但不以此为限。
如图12(a)和12(b)所示，在第一金属层之上形成第二介电层10，第二介电层10的材料可以是SiN，厚度可以为900A，但不以此为限。在第二介电层10之上形成第二金属层，第二金属层包括第二栅极线11和选择栅12，第二栅极线11位于左边的半导体层4之上，第二栅极线11的材料可以是Mo(钼)，厚度可以是3000A，但不以此为限。选择栅12位于右边的半导体层4之上，选择栅12覆盖浮动栅9。选择栅12的材料可以是Mo(钼)，厚度可以是3000A，但不以此为限。
如图13(a)和13(b)所示，在第二金属层之上形成第二绝缘层13(CT层)，第二绝缘层13包括从下至上厚度为3200A的氮化硅和厚度为3000A的一氧化硅。在第二绝缘层13形成七个接触孔，在第二绝缘层13上形成金属接线端层，金属接线端层包括从下至上厚度为650A的钛层，厚度为5000A的铝层，厚度为650A的钛层。金属接线端层包括八个接线端，其中：
第一接触孔贯穿第二绝缘层13、第二介电层10、第一介电层6、第一绝缘层5，第一接线端通过第一接触孔连接到左边的半导体层4的一端，形成第二晶体管22的漏极14。
第二接触孔贯穿第二绝缘层13，第二接线端通过第二接触孔连接到第二栅极线11，形成第二晶体管22的电源连接端15。
第三接触孔贯穿第二绝缘层13、第二介电层10，第三接线端通过第三接触孔连接到第一栅极线7，形成第二晶体管22的栅极16。
第四接触孔贯穿第二绝缘层13、第二介电层10、第一介电层6、第一绝缘层5，第一接线端通过第一接触孔连接到左边的半导体层4的另一端，形成第五晶体管25的源极17。
第五接触孔贯穿第二绝缘层13、第二介电层10、第一介电层6、第一绝缘层5，第五接线端通过第五接触孔连接到右边的半导体层4的一端，形成第五晶体管25的漏极18。
第六接触孔贯穿第二绝缘层13，第六接线端通过第六接触孔连接选择栅12，形成第五晶体管25的选择电极19a。
第七接触孔贯穿第二绝缘层13、第二介电层10，第七接线端通过第七接触孔连接控制栅8，形成第五晶体管25的控制电极19b。选择电极19a与控制电极19b相连形成第五晶体管25的公共电极。
第八接触孔贯穿第二绝缘层13、第二介电层10、第一介电层6、第一绝缘层5，第七接线端通过第七接触孔连接到右边的半导体层4的另一端，形成第五晶体管25的源极20。
本发明还提供一种显示装置，包括上述的薄膜晶体管，显示装置可以是移动终端、平板电脑、显示器等等。
本发明还提供一种显示装置，包括上述的驱动电路，显示装置可以是移动终端、平板电脑、显示器等等。
本发明还提供一种显示装置，包括上述的薄膜晶体管和上述的驱动电路，显示装置可以是移动终端、平板电脑、显示器等等。
本发明是具有双栅极TFT的AMOLED画素电路组件，本发明中的双栅极TFT比一般的TFT，为具有较低的整体漏电流特性。本发明的双栅极TFT组件，其中一部分为浮动栅结构，此耦合出的电压(VFG)将比直接接触的外部电压(Vg or VCG or Sn)为小，使GIDL效应所造成的关断漏电流亦会较小，因此可进一步改善整体组件的质量。本专利具有浮动栅的TFT结构，其制程可基本由原来的制程步骤所形成，不需额外的制造成本。本发明的具有浮动栅的双栅极TFT组件，因耦合效应使组件Vth特性绝对值亦会变大，此特性对制程所造成的组件变异量(△Vth)相对而言也会变小，对整体电路组件的稳定亦有改善的效果。本发明的双栅极TFT一半为具有浮动栅的TFT结构，另一半则保持原本的单栅极的TFT结构，主要在改善组件质量的效果下亦能避免整体电路功耗的增加。
综上可知，本发明的薄膜晶体管及其制造方法、驱动电路和显示装置能够使GIDL效应所造成的关断漏电流减小，使得灰阶影像讯号稳定，提升整体影像品质。
以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变形或修改，这并不影响本发明的实质内容。

Claims (15)

1.一种薄膜晶体管，其特征在于，包括：
衬底；以及
至少三个栅极，设置在所述衬底上，其中至少两个栅极在垂直于衬底方向上至少部分重叠；
所述薄膜晶体管是顶栅结构或底栅结构；
还包括：
一半导体层，设置于所述衬底之上；
一第一绝缘层，设置于所述半导体层之上，包括其中设置的多个第一通孔，暴露出部分所述半导体层；
一第一介电层，设置于所述第一绝缘层之上，包括其中设置的多个与所述第一通孔对应的第二通孔，暴露出部分所述半导体层；
一第一金属层，设置于所述第一介电层之上，所述第一金属层包括第一栅极和第二栅极，所述第一栅极和所述第二栅极分别与所述半导体层在垂直于衬底方向重叠；
一第二介电层，设置于所述第一金属层之上，包括：其中设置的多个与所述第一通孔对应的第三通孔，暴露出部分所述半导体层；及其中设置的第四通孔，暴露出部分所述第一栅极；
一第三栅极，设置于所述第二介电层之上，所述第三栅极与所述第二栅极在垂直于衬底方向重叠；
一第二绝缘层，包括：其中设置的多个与所述第三通孔对应的第五通孔，暴露出部分所述半导体层；其中设置与第四通孔对应的第六通孔，暴露出部分所述第一栅极；其中设置的第七通孔，所述第七通孔暴露出部分所述第三栅极；
一源极和一漏极，通过所述第一通孔、所述第二通孔、第三通孔和第五通孔分别连接所述半导体层；以及
一公共电极，通过所述第七通孔连接所述第三栅极，并且通过所述第四通孔和第六通孔连接所述第一栅极。
2.如权利要求1所述的薄膜晶体管，其特征在于，所述第二栅极在所述衬底的投影面积小于所述第三栅极在所述衬底的投影面积。
3.如权利要求2所述的薄膜晶体管，其特征在于，所述第三栅极在所述衬底的投影面积是所述第二栅极在所述衬底的投影面积的1.1倍。
4.如权利要求1所述的薄膜晶体管，其特征在于，所述第三栅极与所述半导体层在垂直于衬底方向至少部分重叠。
5.如权利要求1所述的薄膜晶体管，其特征在于，所述半导体层的材料是多晶硅层。
6.如权利要求1所述的薄膜晶体管，其特征在于，所述第二绝缘层的材料是氮化硅与一氧化硅的掺杂。
7.如权利要求1所述的薄膜晶体管，其特征在于，还包括一缓冲层，形成于所述衬底与所述半导体层之间。
8.如权利要求7所述的薄膜晶体管，其特征在于，所述缓冲层包括一氮化硅层以及一一氧化硅层，所述一氧化硅层位于所述氮化硅层之上。
9.一种薄膜晶体管的制造方法，制造如权利要求1至8中任意一项所述的薄膜晶体管，包括以下步骤：
提供一衬底；
形成一半导体层于所述衬底之上；
形成一第一绝缘层于所述半导体层之上，图案化所述第一绝缘层，形成多个第一通孔，暴露出部分所述半导体层；
形成一第一介电层于所述第一绝缘层之上，图案化所述第一介电层，形成多个与所述第一通孔对应的第二通孔，暴露出部分所述半导体层；
形成一第一金属层于所述第一介电层之上，图案化所述第一金属层形成第一栅极和第二栅极，所述第一栅极和所述第二栅极分别与所述半导体层在垂直于衬底方向重叠；
形成一第二介电层于所述第一金属层之上，图案化所述第二介电层，形成多个与所述第一通孔对应的第三通孔，暴露出部分所述半导体层；及第四通孔，暴露出部分所述第一栅极；
形成一第三栅极于所述第二介电层之上，所述第三栅极与所述第二栅极在垂直于衬底方向重叠；
形成一第二绝缘层，图案化所述第二绝缘层，形成多个与所述第三通孔对应的第五通孔，暴露出部分所述半导体层；与第四通孔对应的第六通孔，暴露出部分所述第一栅极；第七通孔，所述第七通孔暴露出部分所述第三栅极；
形成一源极和一漏极，通过所述第一通孔、所述第二通孔、所述第三通孔和所述第五通孔分别连接所述半导体层；以及
形成一公共电极，通过所述第七通孔连接所述第三栅极，并且通过所述第四通孔和第六通孔连接所述第一栅极。
10.一种驱动电路，其特征在于，包括：至少一个如权利要求1至8中任意一项所述的薄膜晶体管。
11.如权利要求10所述的驱动电路，其特征在于，包括：所述第一栅极被配置为控制栅，所述第二栅极被配置为浮动栅，所述第三栅极被配置为选择栅，所述选择栅的电压小于所述控制栅的电压。
12.如权利要求11所述的驱动电路，其特征在于，包括：
一第一晶体管，所述第一晶体管的源极耦接一数据线，漏极耦接一第一节点，栅极耦接一第一扫描线；
一第二晶体管，所述第二晶体管的源极耦接一第二节点，漏极耦接所述第一节点，栅极耦接一第三节点；
一第三晶体管，所述第三晶体管的源极耦接所述第一节点，漏极耦接一第一供电电压引线，栅极耦接一能量信号引线；
一第四晶体管，所述第四晶体管的源极耦接一第四节点，漏极耦接所述第二节点，栅极耦接所述能量信号引线；
一第五晶体管，源极耦接所述第二节点，漏极耦接所述第三节点，公共电极耦接所述第一扫描线，所述第五晶体管是如权利要求1至8中任意一项所述的薄膜晶体管；
一第六晶体管，源极耦接一电源输入端，漏极耦接所述第三节点，公共电极耦接一第二扫描线，所述第六晶体管是如权利要求1至8中任意一项所述的薄膜晶体管；
一第七晶体管，所述第七晶体管的源极耦接所述第四节点，漏极耦接所述电源输入端，栅极耦接一第三扫描线；
一电容，所述电容串联在所述第三节点与所述第一供电电压引线之间；以及
一二极管，所述二极管的负极耦接一第二供电电压引线，正极耦接所述第四节点。
13.如权利要求12所述的驱动电路，其特征在于：所述薄膜晶体管是顶栅晶体管。
14.如权利要求12所述的驱动电路，其特征在于：所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管都是P型晶体管。
15.一种显示装置，其特征在于：包括至少一个如权利要求1至8中任意一项所述的薄膜晶体管和/或至少一个如权利要求10至14中任意一项所述的驱动电路。
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