JP4839562B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、詳しくは複数の絶縁体容量を備えた半導体装置および製造方法に関する。
【背景技術】
【０００２】
絶縁体容量（以下、ＭＩＳ容量という）の従来例を図４によって説明する。図４は例えばバイポーラＩＣ内に形成されているＭＩＳ容量素子を示す。同図では、例えば、Ｐ型の半導体基板１２１上にＮ型のエピタキシャル層１２２が形成され、このエピタキシャル層１２２に素子分離領域となる、選択酸化によるシリコン酸化層、いわゆるＬＯＣＯＳ１２３とその下部にＰ型拡散層からなる素子分離拡散層１２４が形成されている。素子分離拡散層１２４は、半導体基板１２１に達するように形成される。素子分離領域で区分されたエピタキシャル層１２２にはＮ型の不純物をドーピングしてなるＮ型半導体領域１１３が形成されている。
【０００３】
従来のＭＩＳ容量１０１は、半導体領域１１３を下部電極として半導体領域１１３上を含む表面に形成した第１の層間絶縁膜１２６に開口部１２７を形成し、この開口部１２７に臨む半導体領域１１３上に絶縁膜（いわゆる誘電体膜）１１１を形成し、さらに絶縁膜１１１上にポリシリコン膜による上部電極１１２を形成して構成される。そして、上部電極１１２を被覆するように第２の層間絶縁膜１２８が形成され、第２の層間絶縁膜１２８の上部電極１１２に対応した位置に形成した開口部を介して上部電極１１２に接続する配線１３０が形成され、第１及び第２の層間絶縁膜１２６及び１２８の下部電極１１３に対応した位置に形成した開口部を介して下部電極１１３に接続する配線１３１が形成される。
【０００４】
このＭＩＳ容量１０１では、第１の層間絶縁膜１２６の開口部１２７の面積によって実効面積を決定し、開口部１２７内に設けられた絶縁膜（誘電体膜）１１１の膜質、膜厚によって、容量値の決定を行っている。しかし、実際には開口部１２７の周辺部においても第１の層間絶縁膜１２６および絶縁膜（誘電体膜）１１１を挟んで上部電極１１２と下部電極１１３間で寄生容量が発生する。この寄生容量は、開口部１２７の周辺部の上部電極１１２、絶縁膜（誘電体膜）１１１の周辺長に比例して全体の容量値に加算される。
【０００５】
一方、従来の半導体装置において、そのＭＩＳ容量の容量値の使用範囲は、１ｐＦオーダ以上程度であることが多く、特に１００ｆＦ以下の使用範囲での容量値の使用は想定されることがほとんどなかった。特に通常のＭＩＳ容量に要求される性能は、使用頻度の高い容量値、即ちｐＦ〜ｎＦオーダの領域において、回路面積の縮小の見地から、出来るだけ単位面積当たりの容量値が高く、面積が小さく、高精度、高信頼性を有することである。
【０００６】
この要求に応える為に、通常のＭＩＳ容量の形成技術では、高誘電率で信頼性の面からも有利である窒化シリコン（Ｓｉ３Ｎ４）膜〔膜厚：２０ｎｍ〜５０ｎｍ程度〕を誘電体膜として用いる場合が多い。このような構造のＭＩＳ容量においては、単位面積あたりの容量値が１ｆＦ／μｍ２〜３ｆＦ／μｍ２程度である。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
近年、例えば光ディスク（ＣＤ、ＤＶＤ等）の光学ピックアップ用の回路、いわゆるＰＤＩＣ（フォトダイオード集積回路）では、信号処理の高速化に伴い、より高周波化されて、回路内でのＭＩＳ容量として容量値１００ｆＦ以下の領域でのＭＩＳ容量が求められてきた。
【０００８】
図５に示すＰＤＩＣの回路構成を用いて容量値１００ｆＦ以下の領域でのＭＩＳ容量の使用例を説明する。図５に示すように、一般的なＰＤＩＣ１４０は、電流源となるフォトダイオード１４１と電流−電圧変換回路（いわゆるＴＶアンプ）１４２から成る。フォトダイオード１４１は等価的に接合容量ＣＰＤと光電流ｉＰＤで構成される。電流−電圧変換回路１４２は、差動増幅器Ａを有し、差動増幅器Ａの非反転入力端子に所定のバイアス電圧Ｖｃが与えられ、反転入力端子に配線１４３を介してフォトダイオード１４１のカソードが接続される。差動増幅器Ａの反転入力端子と出力電圧ｖｏが得られる出力端子ｔＯＵＴとの間に抵抗Ｒｔと容量Ｃｔが並列接続される。ＣＨは配線容量である。
【０００９】
電流−電圧変換回路１４２における周波数は、図中の抵抗Ｒｔ、容量Ｃｔから数１で表される。
【００１０】
【数１】
ｆ＝１／（２π・Ｒｔ・Ｃｔ）
【００１１】
例えば、フォトダイオードの受光感度Ｓ；０．４Ａ／Ｗ、レーザのパワーＰ；１０μＷに於いて、出力電圧ｖｏ；３００ｍＶ必要であるとすると、
Ｒｔ＝ｖｏ／ｉＰＤ＝３００ｅ−３／（０．４×１０ｅ−６）
＝７５０００Ω＝７５ｋΩ
となる。
【００１２】
最近の光ディスク（ＣＤ、ＤＶＤ等）の読み取り／書き込み速度の高速化に伴い、ＰＤＩＣ１４０の周波数特性の向上が求められており、例えば１０倍速のＤＶＤのカットオフ周波数ｆｃ＝１００ＭＨｚ程度が必要となる。
【００１３】
ＰＤＩＣ１４０のｆｃが電流−電圧変換回路１４２の周波数特性でほぼ律速していると仮定すると、上記〔数１〕より、
１００ＭＨｚ＝１／（２π・７５ｋΩ・Ｃｔ）
Ｃｔ＝２．１ｅ−１４〔Ｆ〕＝２１〔ｆＦ〕
程度のＭＩＳ容量Ｃｔが必要となる。
【００１４】
しかし、従来のＭＩＳ容量１０１を使用した場合、使用範囲で想定していない１ｐＦ以下の容量値領域では、ＭＩＳ容量の実効面積（いわゆる開口部１２７の面積）によって形成される容量に対する、ＭＩＳ容量の周辺部の寄生容量の割合が急増する。換言すれば、１ｐＦ程度以下になると、ＭＩＳ容量の周辺長／面積比の増大に伴い周辺部の寄生容量の影響が大きくなる。それに伴い、前記寄生容量のばらつきに起因するＭＩＳ容量のばらつき（いわゆる容量値の制御性）の悪化が顕著になる。現行の製造プロセスでのＭＩＳ容量を例に取ると、容量値が１０ｆＦでのばらつきが±５０％程度になっている（図２の第２のＭＩＳ容量の曲線ＩＩ参照）。
【００１５】
このような事情から、半導体装置として、容量値の大きい（例えは１００ｆＦを越える領域）ＭＩＳ容量と、容量値の小さい（例えば１００ｆＦ以下の領域）のＭＩＳ容量とを、共通の半導体基体上に搭載させた半導体装置の開発が必要とされ、その際、各ＭＩＳ容量の占有面積を集積回路での許容できる所定範囲以内で小さく抑えつつ、容量値ばらつきを実用範囲内に抑え、さらに製造工程を増加させることなくこの種の半導体装置の製造を可能にすることが求められてきた。
【課題を解決するための手段】
【００１６】
本発明は、上記課題を解決するためになされた半導体装置およびその製造方法である。
【００１７】
本発明の半導体装置は、基板に形成された第１の絶縁体容量と、基板に形成されたもので第１の絶縁体容量よりも容量が大きい第２の絶縁体容量とを備えた半導体装置において、第１の絶縁体容量は、基板に形成された第１の導電体領域と、層間絶縁膜と第１の絶縁体容量の誘電体膜とを兼用するもので第１の導電体領域上に形成された第１の絶縁膜と、第１の絶縁体容量の誘電体膜の一部および第２の絶縁体容量の誘電体膜となるもので第１の絶縁膜上に形成された第２の絶縁膜と、第２の絶縁膜上に形成された第１の導電体膜とからなり、第１の絶縁体容量の容量が前記第１の導電体膜の形成面積によって決定されるものである。
【００１８】
第１の絶縁膜は単層もしくは複数層の酸化シリコン層で形成し、第２の絶縁膜は窒化シリコン層で形成することができる。
第１の絶縁体容量の容量値としては１００ｆＦ以下とすることができる。
また、第１の絶縁体容量の容量値を１００ｆＦ以下とし、第２の絶縁体容量の容量値を１００ｆＦを越える値とすることができる。
【００１９】
上記半導体装置では、第１の絶縁体容量の誘電体膜を第１の絶縁膜と第２の絶縁膜とで構成して誘電体膜の厚膜化を図り、かつ、例えば第２の絶縁膜を窒化シリコン膜で形成し、第１の絶縁膜を第２の絶縁膜よりも低い誘電率を有する酸化シリコン層で形成することで、単位面積当たりの容量値を低くしＭＩＳ容量面積を大きくして、低容量領域での周辺長／面積比を小さくしている。
【００２０】
上部電極（すなわち誘電体膜）の面積により第１の絶縁体容量の容量値を決定することによって、周辺に発生する寄生容量自体を小さくしている。第１の絶縁体容量は、このような構成を用いることによって、１０ｆＦ台〜１００ｆＦ台の低容量領域に対応した高精度な絶縁体容量となっている。従って、第１の絶縁体容量は、その占有面積を集積回路での許容できる所定範囲以内に小さく抑えつつ、容量値ばらつきを実用範囲内に抑え、要求される容量値１００ｆＦ以下程度の低容量領域に対応することができ、かつ高精度で信頼性に優れたものとなる。また、従来のＭＩＳ容量に用いている窒化シリコン膜を誘電体膜の一部として用いていることから、ＭＩＳ容量の信頼性にかかわる誘電体膜の膜質の面からも従来のＭＩＳ容量と同等以上の膜質であることが期待できる。
【００２１】
本発明では、上記半導体装置において、第１の絶縁体容量の下部電極となる第１の導電体領域と、第２の絶縁体容量の下部電極となる第２の導電体領域とを同一の導電体領域で形成し、第１の絶縁体容量の誘電体膜の一部と、第２の絶縁体容量の容量を決定する開口部を有する絶縁膜とを第１の絶縁膜で形成し、第１の絶縁体容量の誘電体膜の他部と、第２の絶縁体容量の誘電体膜とを第２の絶縁膜で形成し、第１の絶縁体容量の上部電極と第２の絶縁体容量の上部電極とを同一の導電体層で形成して構成する。
【００２２】
このように構成することにより、１００ｆＦ以下の低容量値を有する第１の絶縁体容量と１００ｆＦを越える高容量値を有する第２の絶縁体容量とを同一基板に備えた半導体装置を工程数を増加させずに製造することができる。
【００２３】
本発明の半導体装置の製造方法は、半導体基板に異なる単位容量値を有する第１の絶縁体容量と第２の絶縁体容量とを形成する半導体装置の製造方法において、半導体基板に不純物をドーピングして第１の導電体領域と第２の導電体領域とを形成する工程と、第１の導電体領域上および第２の導電体領域上に層間絶縁膜と第１の絶縁体容量の誘電体膜とを兼用する第１の絶縁膜を形成する工程と、第２の誘電体領域上における第１の絶縁膜に開口部を形成する工程と、第１の絶縁膜上および前記開口部内に第１の絶縁体容量の誘電体膜の一部および第２の絶縁体容量の誘電体膜となる第２の絶縁膜を形成する工程と、第２の絶縁膜上に第１の絶縁体容量及び第２の絶縁体容量の各上部電極となる導電体膜を形成する工程とを備え、第１の絶縁体容量の容量を導電体膜の形成面積によって決定する。
【００２４】
第１の絶縁膜としては単層もしくは複数層の酸化シリコン層で形成し、第２の絶縁膜としては窒化シリコン層で形成することができる。
【００２５】
上記半導体装置の製造方法では、第１の絶縁体容量の誘電体を第１の絶縁膜と第２の絶縁膜とで形成することから、誘電体膜の膜厚化が図れ、かつ、例えば第２の絶縁膜を窒化シリコン膜で形成し、第１の絶縁膜を第２の絶縁膜よりも低い誘電率を有する酸化シリコン層で形成することから、単位面積当たりの容量値が低くなりかつＭＩＳ容量面積が大きくなり、低容量領域での周辺長／面積比が小さくなる。また上部電極（導電体膜）の面積により容量値を決定することから、周辺に発生する寄生容量自体が小さくなる。
【００２６】
このような製造方法を用いることによって、１０ｆＦ台〜１００ｆＦ台の低容量領域に対応した高精度な絶縁体容量が作製される。従って、要求される容量値１００ｆＦ以下程度の低容量領域に対応した第１の絶縁体容量を、精度よく、信頼性に優れた状態で形成することが可能である。
【００２７】
また、従来のＭＩＳ容量に用いている窒化シリコン膜を誘電体の一部として用いていることから、ＭＩＳ容量の信頼性にかかわる誘電体膜の膜質の面からも従来のＭＩＳ容量と同等以上の膜質であることが期待できる。かつ通常のバイポーラトランジスタプロセスから工程数を増加することなく形成できる。
【００２８】
第１の絶縁体容量を形成するために第２の絶縁体容量を形成する工程に対して新たな工程を追加する必要がないので、プロセス的負荷がかからない。
【００２９】
以上により、２種類の異なる構造の絶縁体容量を、各容量の受け持つ容量値領域毎に、即ち１００ｆＦを越える値の領域と１００ｆＦ以下の領域で使い分けることができ、従来と比較してより広範囲で高精度の絶縁体容量を提供することができる。
【発明の効果】
【００３０】
本発明によれば、容量値の大きい絶縁体容量と、容量値の小さい絶縁体容量とを、共通の半導体基体上に搭載させた半導体装置を提供することができる。その際、各絶縁体容量の占有面積を集積回路での許容できる所定範囲内で小さく抑えつつ、容量値ばらつきを実用範囲内に抑えることができる。さらに製造工程を増加させることなくこの種の半導体装置の製造を可能にする。
【発明を実施するための最良の形態】
【００３１】
本発明の半導体装置に係る実施の形態を、図１の概略構成断面図によって説明する。図１では、一例として、既存のバイポーラＩＣ内に形成されている絶縁体容量、いわゆるＭＩＳ容量を示す。
【００３２】
図１に示すように、Ｐ型の半導体基板１１上にはＮ型のエピタキシャル層１２が形成されている。このエピタキシャル層１２には、素子分離領域となるＬＯＣＯＳ１３とその下部にＰ型拡散層からなる素子分離拡散層１４が形成されている。この素子分離拡散層１４は半導体基板１１に達するように形成されている。また上記素子分離領域で区分された上記エヒタキシャル層１２には、Ｎ型の不純物をドーピングしてなる第１の導電体領域１５と第２の導電体領域１６とが、例えば基板１表面からの拡散深さ＝Ｘｊ＝０．５μｍ程度、濃度が１×１０１８個／ｃｍ３〜１×１０２０個／ｃｍ３程度のＮ＋型の拡散層で形成されている。この第１の導電体領域１５が第１のＭＩＳ容量の下部電極となり、上記第２の導電体領域１６が第２のＭＩＳ容量の下部電極となる。このようにして、基板１が構成されている。
【００３３】
上記基板１（エピタキシャル層１２）の表面には、層間絶縁膜および第１の絶縁体容量（以下第１のＭＩＳ容量という）の誘電体膜の一部となる第１の絶縁膜２１が、例えば１５０ｎｍ程度の厚さの酸化シリコン膜で形成されている。なお、上記酸化シリコン膜は、膜質信頼性やシリコン界面の安定性を考慮して、９００℃程度の熱酸化によって熱酸化膜を例えば５０ｎｍ程度の厚さに形成した後、化学的気相成長法によって、酸化シリコン膜を例えば１００ｎｍ程度の厚さに形成した複数層の酸化シリコン膜であっても問題はない。
【００３４】
第２の絶縁体容量（以下第２のＭＩＳ容量という）の形成領域の上記第１の絶縁膜２１には開口部２２が形成されている。上記第１の絶縁膜２１上および開口部２２の内面には、第１のＭＩＳ容量の誘電体の一部および第２のＭＩＳ容量の誘電体膜に用いる第２の絶縁膜が例えば４０ｎｍ程度の厚さの窒化シリコン膜２３で形成されている。この第２の絶縁膜２３は、誘電体膜として機能する所定の大きさにパターニングされている。このように、上記第１の絶縁膜２１と上記第２の絶縁膜２３とで第１のＭＩＳ容量の誘電体膜２４が形成されている。また、第２のＭＩＳ容量の誘電体膜２５は上記第２の絶縁膜２３で形成されている。これによって、第１のＭＩＳ容量の膜質信頼性は、少なくとも第２のＭＩＳ容量の膜質信頼性と同等以上となる。
【００３５】
また、上記第１のＭＩＳ容量となる領域の第２の絶縁膜２３上には、上部電極２７となる導電体膜２６が例えばポリシリコンを２００ｎｍ程度の厚さに堆積して形成されている。また、上記第２のＭＩＳ容量となる領域の第２の絶縁膜２３上には、上部電極２８となる導電体膜２６が例えばポリシリコンを２００ｎｍ程度の厚さに堆積して形成されている。
【００３６】
すなわち、第１のＭＩＳ容量２は、上記第１の導電体領域１５と第１の絶縁膜２１（酸化シリコン膜）と第２の絶縁膜２３（窒化シリコン膜）と上部電極２７とから構成され、第２のＭＩＳ容量３は、第２の導電体領域１６と第２の絶縁膜２３（窒化シリコン膜）と上部電極２８とから構成されている。なお、上記上部電極２７，２８を構成するポリシリコン膜は、イオン注入技術等によって不純物を注入して抵抗率を下げたものを用いている。
【００３７】
そして、第１のＭＩＳ容量２の実効面積は上部電極２７の面積によって決定されている。また、第２のＭＩＳ容量３の実効面積は開口部２２の開口面積によって決定されている。なお、上記ポリシリコン膜は通常用いられているポリシリコン抵抗等と兼用することが可能である。
【００３８】
さらに、上記第１、第２のＭＩＳ容量２，３を覆うように第１の絶縁膜２１上には、層間絶縁膜となる酸化シリコン膜３１が例えば３００ｎｍ程度の膜厚に形成されている。上記上部電極２７，２８上の上記酸化シリコン膜３１には開口部３２，３３が形成されているとともに、上記第１、第２の導電体領域１５，１６に通じる開口部３４，３５も形成されている。
【００３９】
さらにまた、上記開口部３２，３３を通して上部電極２７，２８に接続する配線４２，４３が形成されているとともに、上記開口部２４，３５を通じて第１、第２の導電体領域１５，１６に接続する配線４４，４５が形成されている。その際、配線４２が上部電極２７と比べて内側に形成されていることにより、配線４２による寄生容量の影響を極力小さくすることができる。下部電極の取り出しの配線４４，４５もデザインルールでの最小幅とすることによって寄生容量の影響を極力小さくすることができる。
【００４０】
以上、説明したように、単位面積当たりの容量値が例えば１．６ｆＦ／μｍ２の従来構造の第２のＭＩＳ容量（誘電体膜に厚さが４０ｎｍの窒化シリコン膜を用いたＭＩＳ容量）３と、単位面積当たりの容量値が０．２ｆＦ／μｍ２の第１のＭＩＳ容量（誘電体膜に厚さが１５０ｎｍの酸化シリコン膜と厚さが４０ｎｍの窒化シリコン膜とを用いたＭＩＳ容量）２との異なる単位面積当たりの容量値を有する２種類のＭＩＳ容量が同一基板上に搭載されて半導体装置を構成している。
【００４１】
上記半導体装置では、第１の絶縁体容量２の誘電体膜２４を第１の絶縁膜（酸化シリコン膜）２１と第２の絶縁膜（窒化シリコン膜）２３とで構成して誘電体膜２４の厚膜化を図り、かつ、例えば第２の絶縁膜２３を窒化シリコン膜で形成し、第１の絶縁膜２１を第２の絶縁膜２３よりも低い誘電率を有する酸化シリコン膜で形成することで、単位面積当たりの容量値を低くしかつＭＩＳ容量面積を大きくして、低容量領域での周辺長／面積比を小さくしている。また、第１のＭＩＳ容量２は、片側の電極（すなわち上部電極２７となる導電体膜２６）の面積により容量値を決定することによって、周辺に発生する寄生容量自体を小さくしている。このような構造を用いることによって、１０ｆＦ台〜１００ｆＦ台の低容量領域に対応した高精度なＮＩＳ容量となっている。
【００４２】
また、従来のＭＩＳ容量に用いている窒化シリコン膜を誘電体膜２４の一部として用いていることから、第１のＭＩＳ容量２の信頼性にかかわる誘電体膜２４は、その膜質の面からも従来のＭＩＳ容量と同等以上の膜質であることが期待できる。
【００４３】
次に、第１、第２のＭＩＳ容量２，３の容量値とそのばらつきの関係を図２によって説明する。図２では、縦軸に容量のばらつきを示し、横軸に各ＭＩＳ容量の容量値を示す。
曲線Ｉは第１のＭＩＳ容量、曲線ＩＩは第２のＭＩＳ容量を示す。
【００４４】
図２に示すように、第１、第２のＭＩＳ容量に対するプロセスばらつき（各膜厚ばらつき／パターニングばらつき等）を同等とみなした場合、容量計算値が１０ｆＦ〜１００ｆＦの領域では、明らかに第１のＭＩＳ容量２のばらつきは２２％〜１８％程度であって第２のＭＩＳ容量３よりも精度が優れていることがわかる。
【００４５】
ここで、第１のＭＩＳ容量２は所定の容量値以下の領域で使用され、第２のＭＩＳ容量３は所定の容量値を越えた領域で用いられる。この所定の容量値は、第１のＭＩＳ容量２及び第２のＭＩＳ容量３の夫々の製造プロセスばらつき等に起因する容量のばらつき見込みが同一になる容量値を基準に決定される。図２の場合、かかる所定の容量値は、１００ｆＦである。つまり、第１のＭＩＳ容量２は容量値１００ｆＦ以下の領域で用いられ、第２のＭＩＳ容量３は容量値１００ｆＦを越える領域で用いられる。
【００４６】
次に、本発明の半導体装置の製造方法に係る実施の形態を、図３の製造工程断面図によって説明する。図３では、一例として、既存のバイポーラＩＣ内に形成されているＭＩＳ容量を示す。なお、前記図１によって説明した構成部品と同様のものには同一符号を付与する。
【００４７】
図３Ａに示すように、Ｐ型の半導体基板１１上にＮ型のエピタキシャル層１２を形成する。その後、素子分離領域を、例えはＬＯＣＯＳ１３を形成するとともに、その下部にＰ型拡散層からなる素子分離拡散層１４を形成して構成する。また上記Ｎ型のエピタキシャル層１２中にＮ型の不純物をドーピングして、基板１表面からの拡散深さＸｊ＝０．５μｍ程度、濃度が１×１０１８個／ｃｍ３〜１０２０個／ｃｍ３程度のＮ＋型の第１の導電体領域１５と第２の導電体領域１６とを形成する。この第１の導電体領域１５が第１のＭＩＳ容量の下部電極となり、上記第２の導電体領域１６が第２のＭＩＳ容量の下部電極となる。このようにして、基板１を構成する。
【００４８】
次いで、上記基板１（エピタキシャル層１２）の表面に、層間絶縁膜および第１の絶縁体容量（以下第１のＭＩＳ容量という）の誘電体膜の一部となる第１の絶縁膜２１を例えば１５０ｎｍ程度の厚さの酸化シリコン膜で形成する。なお、酸化シリコン膜は、膜質信頼性やシリコン界面の安定性を考慮して、９００℃程度の熱酸化によって形成されたる熱酸化膜を例えば５０ｎｍ程度の厚さに形成した後、化学的気相成長法によって、酸化シリコン膜を例えば１００ｎｍ程度の厚さに形成するといった構造の複数層であっても問題はない。
【００４９】
次いで、図３Ｂに示すように、通常のリソグラフィー技術とエッチング技術とを用いて、第２の絶縁体容量（以下第２のＭＩＳ容量という）の形成領域上の上記第１の絶縁膜２１に開口部２２を形成する。その後、上記第１の絶縁膜２１上および開口部２２の内面に、第１のＭＩＳ容量の誘電体膜の一部および第２のＭＩＳ容量の誘電体膜に用いる第２の絶縁膜２３を例えば４０ｎｍ程度の厚さの窒化シリコン膜で形成する。
【００５０】
次いで、図３Ｃに示すように、通常のリソグラフィー技術とエッチング技術とを用いて、上記第２の絶縁膜２３のパターニングを行う。そして上記第１の絶縁膜（酸化シリコン膜）２１と上記第２の絶縁膜（窒化シリコン膜）２３とで第１のＭＩＳ容量の誘電体膜２４を形成する。また、第２のＭＩＳ容量の誘電体膜２５は上記第２の絶縁膜（窒化シリコン膜）２３となる。これによって、第１のＭＩＳ容量の膜質信頼性は、少なくとも第２のＭＩＳ容量の膜質信頼性と同等以上となる。
【００５１】
次に、図３Ｄに示すように、化学的気相成長法によって、導電体膜２６を例えばポリシリコンを２００ｎｍ程度の厚さに堆積して形成する。次いで、既存のリソグラフィー技術とエッチング技術とを用いて上記誘電体膜２６をパターニングして各ＭＩＳ容量の上部電極２７，２８を形成する。
【００５２】
すなわち、第１のＭＩＳ容量２は上記第１の導電体領域１５と第１の絶縁膜（酸化シリコン膜）２１と第２の絶縁膜（窒化シリコン膜）２３と上部電極２７とから構成され、第２のＭＩＳ容量３は、第２の導電体領域１６と第２の絶縁膜（窒化シリコン膜）２３と上部電極２８とで構成される。
【００５３】
なお、上記上部電極２７，２８を構成するポリシリコン膜は、イオン注入技術等によって不純物を注入して抵抗率を下げたものを用いる。そして、第１のＭＩＳ容量２の実効面積は上部電極２７の面積によって決定されている。また、第２のＭＩＳ容量３の実効面積は開口部２２の開口面積によって決定されている。なお、上記ポリシリコン膜は通常用いられているポリシリコン抵抗等と兼用することが可能である。
【００５４】
次に、図３Ｅに示すように、第１、第２のＭＩＳ容量２，３を覆うように第１の絶縁膜２１上に、層間絶縁膜となる酸化シリコン膜３１を例えば３００ｎｍ程度の膜厚に形成する。続けて、リソグラフィー技術とエッチング技術とを用いて、上記上部電極２７，２８上の上記酸化シリコン膜３１に開口部３２，３３を形成するとともに、上記第１、第２の導電体領域１５，１６に通じる開口部３４，３５を形成する。
【００５５】
次に、図３Ｆに示すように、例えばスパッタリングや化学的気相成長法等の成膜技術を用いて、配線層４１を例えばアルミニウム系金属膜で形成する。なお、必要に応じて、バリアメタル層や密着層を形成することが好ましい。そして、リソグラフィー技術と反応性イオンエッチング技術等を用いて、上記配線層４１を加工して、上部電極２７，２８に接続する配線４２，４３および第１、第２の導電体領域１５，１６に接続する配線４４，４５を形成する。その際、配線４２を上部電極２７と比べて内側に形成することにより、配線４２による寄生容量の影響を極力小さくすることができる。下部電極の取り出しの配線４４，４５もデザインルールでの最小幅として寄生容量の影響を極力小さくする。その後、既存の配線プロセスを用いて、配線の加工を行う。
【００５６】
以上、説明したように、第１、第２のＭＩＳ容量２，３においては、単位面積当たりの容量値が１．６ｆＦ／μｍ２の従来構造の第２のＭＩＳ容量（誘電体膜に厚さが４０ｎｍの窒化シリコン膜を用いたＭＩＳ容量）３と、単位面積当たりの容量値が０．２ｆＦ／μｍ２の第１のＭＩＳ容量（誘電体膜に厚さが１５０ｎｍの酸化シリコン膜と厚さが４０ｎｍの窒化シリコン膜とを用いたＭＩＳ容量）２との異なる単位面積当たりの容量値を有する２種類のＭＩＳ容量を同時に形成することが可能となる。
【００５７】
上記半導体装置の製造方法では、第１のＭＩＳ容量２の誘電体膜２４を第１の絶縁膜２１と第２の絶縁膜２３とで形成することから、誘電体膜２４の厚膜化が図れ、かつ、例えば第２の絶縁膜２３を窒化シリコン膜で形成し、第１の絶縁膜２１を第２の絶縁膜よりも低い誘電率を有する酸化シリコン層で形成することから、単位面積あたりの容量値が低くなりかつＭＩＳ容量面積が大きくなり、低容量領域での周辺長／面積比が小さくなる。また第１のＭＩＳ容量２の上部電極２７（導電体膜２６）の面積により容量値を決定することから、周辺に発生する寄生容量自体が小さくなる。
【００５８】
このような製造方法を用いることによって、１０ｆＦ台〜１００ｆＦ台の低容量領域に対応した高精度なＭＩＳ容量が作製される。また、従来のＭＩＳ容量に用いている窒化シリコン膜を誘電体膜の一部として用いていることから、ＭＩＳ容量の信頼性にかかわる誘電体膜はその膜質の面からも従来のＭＩＳ容量と同等以上の膜質であることが期待される。かつ通常のバイポーラトランジスタプロセスから工程数を増加することなく形成できる。
【００５９】
上述したように、本発明の半導体装置によれば、第１の絶縁膜と第２の絶縁膜とで第１のＭＩＳ容量の誘電体膜を構成して誘電体の膜厚化を図り、かつ単位面積当たりの容量値を低くしＭＩＳ容量面積を大きくして、低容量領域での周辺長／面積比を小さくしている。また、上部電極となる導電体膜の形成面積で第１のＭＩＳ容量の容量値を決定しているので、第１のＭＩＳ容量は、要求される容量値１００ｆＦ以下程度の低容量領域に対応することができる。かつ周辺に発生する寄生容量自体を小さくしているので、高精度でかつ信頼性に優れたものとなっている。また、従来のＭＩＳ容量に用いている窒化シリコン膜を誘電体膜の一部として用いているので、ＭＩＳ容量の信頼性にかかわる誘電体膜はその膜質の面からも従来のＭＩＳ容量と同等以上の膜質であることが期待できる。
【００６０】
本発明の半導体装置の製造方法によれば、要求される容量値１００ｆＦ以下程度の低容量領域に対応した第１の絶縁体容量を、精度よく、かつ信頼性に優れた状態に形成することが可能である。また第１の絶縁体容量を形成するために第２の絶縁体容量を形成する工程に対して新たな工程を追加する必要がないので、プロセス的負荷がかからない。
【００６１】
本発明によれば、容量値の大きい（例えば１００ｆＦを越える領域）ＭＩＳ容量と、容量値の小さい（例えば１００ｆＦ以下の領域）のＭＩＳ容量とを、共通の半導体基体上に搭載させた半導体装置を提供することができ、その際、各ＭＩＳ容量の占有面積を集積回路での許容できる所定範囲内で小さく抑えつつ、容量値ばらつきを実用範囲内に抑え、さらに製造工程を増加させることなくこの種の半導体装置の製造を可能にする。
【図面の簡単な説明】
【００６２】
【図１】 本発明の半導体装置に係る実施の形態を示す概略構成図である。
【図２】 第１、第２のＭＩＳ容量の容量値とそのばらつきの関係を示す図である。
【図３】 Ａ 本発明の半導体装置の製造方法に係る実施の形態を示す製造工程断面図である。Ｂ 本発明の半導体装置の製造方法に係る実施の形態を示す製造工程断面図である。Ｃ 本発明の半導体装置の製造方法に係る実施の形態を示す製造工程断面図である。Ｄ 本発明の半導体装置の製造方法に係る実施の形態を示す製造工程断面図である。Ｅ 本発明の半導体装置の製造方法に係る実施の形態を示す製造工程断面図である。Ｆ 本発明の半導体装置の製造方法に係る実施の形態を示す製造工程断面図である。
【図４】 従来のＭＩＳ容量を示す概略構成断面図である。
【図５】 ＰＤＩＣの回路構成を示す概略回路図である。
【符号の説明】
【００６３】
１・・基板、２・・第１の絶縁体容量、３・・第２の絶縁体容量、１１・・半導体基板、１２・・エピタキシャル層、１３・・ＬＯＣＯＳ、１４・・素子分離拡散層、１５・・第１の導電体領域、１６・・第２の導電体領域、２１・・第１の絶縁膜、２２・・開口部、２３・・第２の絶縁膜（窒化シリコン）、２４・・誘電体膜、２５・・誘電体膜、２６・・導電体膜、２７，２８・・上部電極、３１・・相関絶縁膜（酸化シリコン膜）、３２，３３，３４，３５・・開口部、４４，４５・・配線
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、詳しくは複数の絶縁体容量を備えた半導体装置および製造方法に関する。
【背景技術】
【０００２】
絶縁体容量（以下、ＭＩＳ容量という）の従来例を図４によって説明する。図４は例えばバイポーラＩＣ内に形成されているＭＩＳ容量素子を示す。同図では、例えば、Ｐ型の半導体基板１２１上にＮ型のエピタキシャル層１２２が形成され、このエピタキシャル層１２２に素子分離領域となる、選択酸化によるシリコン酸化層、いわゆるＬＯＣＯＳ１２３とその下部にＰ型拡散層からなる素子分離拡散層１２４が形成されている。素子分離拡散層１２４は、半導体基板１２１に達するように形成される。素子分離領域で区分されたエピタキシャル層１２２にはＮ型の不純物をドーピングしてなるＮ型半導体領域１１３が形成されている。
【０００３】
従来のＭＩＳ容量１０１は、半導体領域１１３を下部電極として半導体領域１１３上を含む表面に形成した第１の層間絶縁膜１２６に開口部１２７を形成し、この開口部１２７に臨む半導体領域１１３上に絶縁膜（いわゆる誘電体膜）１１１を形成し、さらに絶縁膜１１１上にポリシリコン膜による上部電極１１２を形成して構成される。そして、上部電極１１２を被覆するように第２の層間絶縁膜１２８が形成され、第２の層間絶縁膜１２８の上部電極１１２に対応した位置に形成した開口部を介して上部電極１１２に接続する配線１３０が形成され、第１及び第２の層間絶縁膜１２６及び１２８の下部電極１１３に対応した位置に形成した開口部を介して下部電極１１３に接続する配線１３１が形成される。
【０００４】
このＭＩＳ容量１０１では、第１の層間絶縁膜１２６の開口部１２７の面積によって実効面積を決定し、開口部１２７内に設けられた絶縁膜（誘電体膜）１１１の膜質、膜厚によって、容量値の決定を行っている。しかし、実際には開口部１２７の周辺部においても第１の層間絶縁膜１２６および絶縁膜（誘電体膜）１１１を挟んで上部電極１１２と下部電極１１３間で寄生容量が発生する。この寄生容量は、開口部１２７の周辺部の上部電極１１２、絶縁膜（誘電体膜）１１１の周辺長に比例して全体の容量値に加算される。
【０００５】
一方、従来の半導体装置において、そのＭＩＳ容量の容量値の使用範囲は、１ｐＦオーダ以上程度であることが多く、特に１００ｆＦ以下の使用範囲での容量値の使用は想定されることがほとんどなかった。特に通常のＭＩＳ容量に要求される性能は、使用頻度の高い容量値、即ちｐＦ〜ｎＦオーダの領域において、回路面積の縮小の見地から、出来るだけ単位面積当たりの容量値が高く、面積が小さく、高精度、高信頼性を有することである。
【０００６】
この要求に応える為に、通常のＭＩＳ容量の形成技術では、高誘電率で信頼性の面からも有利である窒化シリコン（Ｓｉ３Ｎ４）膜〔膜厚：２０ｎｍ〜５０ｎｍ程度〕を誘電体膜として用いる場合が多い。このような構造のＭＩＳ容量においては、単位面積あたりの容量値が１ｆＦ／μｍ２〜３ｆＦ／μｍ２程度である。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
近年、例えば光ディスク（ＣＤ、ＤＶＤ等）の光学ピックアップ用の回路、いわゆるＰＤＩＣ（フォトダイオード集積回路）では、信号処理の高速化に伴い、より高周波化されて、回路内でのＭＩＳ容量として容量値１００ｆＦ以下の領域でのＭＩＳ容量が求められてきた。
【０００８】
図５に示すＰＤＩＣの回路構成を用いて容量値１００ｆＦ以下の領域でのＭＩＳ容量の使用例を説明する。図５に示すように、一般的なＰＤＩＣ１４０は、電流源となるフォトダイオード１４１と電流−電圧変換回路（いわゆるＴＶアンプ）１４２から成る。フォトダイオード１４１は等価的に接合容量ＣＰＤと光電流ｉＰＤで構成される。電流−電圧変換回路１４２は、差動増幅器Ａを有し、差動増幅器Ａの非反転入力端子に所定のバイアス電圧Ｖｃが与えられ、反転入力端子に配線１４３を介してフォトダイオード１４１のカソードが接続される。差動増幅器Ａの反転入力端子と出力電圧ｖｏが得られる出力端子ｔＯＵＴとの間に抵抗Ｒｔと容量Ｃｔが並列接続される。ＣＨは配線容量である。
【０００９】
電流−電圧変換回路１４２における周波数は、図中の抵抗Ｒｔ、容量Ｃｔから数１で表される。
【００１０】
【数１】
ｆ＝１／（２π・Ｒｔ・Ｃｔ）
【００１１】
例えば、フォトダイオードの受光感度Ｓ；０．４Ａ／Ｗ、レーザのパワーＰ；１０μＷに於いて、出力電圧ｖｏ；３００ｍＶ必要であるとすると、
Ｒｔ＝ｖｏ／ｉＰＤ＝３００ｅ−３／（０．４×１０ｅ−６）
＝７５０００Ω＝７５ｋΩ
となる。
【００１２】
最近の光ディスク（ＣＤ、ＤＶＤ等）の読み取り／書き込み速度の高速化に伴い、ＰＤＩＣ１４０の周波数特性の向上が求められており、例えば１０倍速のＤＶＤのカットオフ周波数ｆｃ＝１００ＭＨｚ程度が必要となる。
【００１３】
ＰＤＩＣ１４０のｆｃが電流−電圧変換回路１４２の周波数特性でほぼ律速していると仮定すると、上記〔数１〕より、
１００ＭＨｚ＝１／（２π・７５ｋΩ・Ｃｔ）
Ｃｔ＝２．１ｅ−１４〔Ｆ〕＝２１〔ｆＦ〕
程度のＭＩＳ容量Ｃｔが必要となる。
【００１４】
しかし、従来のＭＩＳ容量１０１を使用した場合、使用範囲で想定していない１ｐＦ以下の容量値領域では、ＭＩＳ容量の実効面積（いわゆる開口部１２７の面積）によって形成される容量に対する、ＭＩＳ容量の周辺部の寄生容量の割合が急増する。換言すれば、１ｐＦ程度以下になると、ＭＩＳ容量の周辺長／面積比の増大に伴い周辺部の寄生容量の影響が大きくなる。それに伴い、前記寄生容量のばらつきに起因するＭＩＳ容量のばらつき（いわゆる容量値の制御性）の悪化が顕著になる。現行の製造プロセスでのＭＩＳ容量を例に取ると、容量値が１０ｆＦでのばらつきが±５０％程度になっている（図２の第２のＭＩＳ容量の曲線ＩＩ参照）。
【００１５】
このような事情から、半導体装置として、容量値の大きい（例えは１００ｆＦを越える領域）ＭＩＳ容量と、容量値の小さい（例えば１００ｆＦ以下の領域）のＭＩＳ容量とを、共通の半導体基体上に搭載させた半導体装置の開発が必要とされ、その際、各ＭＩＳ容量の占有面積を集積回路での許容できる所定範囲以内で小さく抑えつつ、容量値ばらつきを実用範囲内に抑え、さらに製造工程を増加させることなくこの種の半導体装置の製造を可能にすることが求められてきた。
【課題を解決するための手段】
【００１６】
本発明は、上記課題を解決するためになされた半導体装置およびその製造方法である。
【００１７】
本発明の半導体装置は、基板に形成された第１の絶縁体容量と、基板に形成されたもので第１の絶縁体容量よりも容量が大きい第２の絶縁体容量とを備えた半導体装置において、第１の絶縁体容量は、基板に形成された第１の導電体領域と、層間絶縁膜と第１の絶縁体容量の誘電体膜とを兼用するもので第１の導電体領域上に形成された第１の絶縁膜と、第１の絶縁体容量の誘電体膜の一部および第２の絶縁体容量の誘電体膜となるもので第１の絶縁膜上に形成された第２の絶縁膜と、第２の絶縁膜上に形成された第１の導電体膜とからなり、第１の絶縁体容量の容量が前記第１の導電体膜の形成面積によって決定されるものである。
【００１８】
第１の絶縁膜は単層もしくは複数層の酸化シリコン層で形成し、第２の絶縁膜は窒化シリコン層で形成することができる。
第１の絶縁体容量の容量値としては１００ｆＦ以下とすることができる。
また、第１の絶縁体容量の容量値を１００ｆＦ以下とし、第２の絶縁体容量の容量値を１００ｆＦを越える値とすることができる。
【００１９】
上記半導体装置では、第１の絶縁体容量の誘電体膜を第１の絶縁膜と第２の絶縁膜とで構成して誘電体膜の厚膜化を図り、かつ、例えば第２の絶縁膜を窒化シリコン膜で形成し、第１の絶縁膜を第２の絶縁膜よりも低い誘電率を有する酸化シリコン層で形成することで、単位面積当たりの容量値を低くしＭＩＳ容量面積を大きくして、低容量領域での周辺長／面積比を小さくしている。
【００２０】
上部電極（すなわち誘電体膜）の面積により第１の絶縁体容量の容量値を決定することによって、周辺に発生する寄生容量自体を小さくしている。第１の絶縁体容量は、このような構成を用いることによって、１０ｆＦ台〜１００ｆＦ台の低容量領域に対応した高精度な絶縁体容量となっている。従って、第１の絶縁体容量は、その占有面積を集積回路での許容できる所定範囲以内に小さく抑えつつ、容量値ばらつきを実用範囲内に抑え、要求される容量値１００ｆＦ以下程度の低容量領域に対応することができ、かつ高精度で信頼性に優れたものとなる。また、従来のＭＩＳ容量に用いている窒化シリコン膜を誘電体膜の一部として用いていることから、ＭＩＳ容量の信頼性にかかわる誘電体膜の膜質の面からも従来のＭＩＳ容量と同等以上の膜質であることが期待できる。
【００２１】
本発明では、上記半導体装置において、第１の絶縁体容量の下部電極となる第１の導電体領域と、第２の絶縁体容量の下部電極となる第２の導電体領域とを同一の導電体領域で形成し、第１の絶縁体容量の誘電体膜の一部と、第２の絶縁体容量の容量を決定する開口部を有する絶縁膜とを第１の絶縁膜で形成し、第１の絶縁体容量の誘電体膜の他部と、第２の絶縁体容量の誘電体膜とを第２の絶縁膜で形成し、第１の絶縁体容量の上部電極と第２の絶縁体容量の上部電極とを同一の導電体層で形成して構成する。
【００２２】
このように構成することにより、１００ｆＦ以下の低容量値を有する第１の絶縁体容量と１００ｆＦを越える高容量値を有する第２の絶縁体容量とを同一基板に備えた半導体装置を工程数を増加させずに製造することができる。
【００２３】
本発明の半導体装置の製造方法は、半導体基板に異なる単位容量値を有する第１の絶縁体容量と第２の絶縁体容量とを形成する半導体装置の製造方法において、半導体基板に不純物をドーピングして第１の導電体領域と第２の導電体領域とを形成する工程と、第１の導電体領域上および第２の導電体領域上に層間絶縁膜と第１の絶縁体容量の誘電体膜とを兼用する第１の絶縁膜を形成する工程と、第２の誘電体領域上における第１の絶縁膜に開口部を形成する工程と、第１の絶縁膜上および前記開口部内に第１の絶縁体容量の誘電体膜の一部および第２の絶縁体容量の誘電体膜となる第２の絶縁膜を形成する工程と、第２の絶縁膜上に第１の絶縁体容量及び第２の絶縁体容量の各上部電極となる導電体膜を形成する工程とを備え、第１の絶縁体容量の容量を導電体膜の形成面積によって決定する。
【００２４】
第１の絶縁膜としては単層もしくは複数層の酸化シリコン層で形成し、第２の絶縁膜としては窒化シリコン層で形成することができる。
【００２５】
上記半導体装置の製造方法では、第１の絶縁体容量の誘電体を第１の絶縁膜と第２の絶縁膜とで形成することから、誘電体膜の膜厚化が図れ、かつ、例えば第２の絶縁膜を窒化シリコン膜で形成し、第１の絶縁膜を第２の絶縁膜よりも低い誘電率を有する酸化シリコン層で形成することから、単位面積当たりの容量値が低くなりかつＭＩＳ容量面積が大きくなり、低容量領域での周辺長／面積比が小さくなる。また上部電極（導電体膜）の面積により容量値を決定することから、周辺に発生する寄生容量自体が小さくなる。
【００２６】
このような製造方法を用いることによって、１０ｆＦ台〜１００ｆＦ台の低容量領域に対応した高精度な絶縁体容量が作製される。従って、要求される容量値１００ｆＦ以下程度の低容量領域に対応した第１の絶縁体容量を、精度よく、信頼性に優れた状態で形成することが可能である。
【００２７】
また、従来のＭＩＳ容量に用いている窒化シリコン膜を誘電体の一部として用いていることから、ＭＩＳ容量の信頼性にかかわる誘電体膜の膜質の面からも従来のＭＩＳ容量と同等以上の膜質であることが期待できる。かつ通常のバイポーラトランジスタプロセスから工程数を増加することなく形成できる。
【００２８】
第１の絶縁体容量を形成するために第２の絶縁体容量を形成する工程に対して新たな工程を追加する必要がないので、プロセス的負荷がかからない。
【００２９】
以上により、２種類の異なる構造の絶縁体容量を、各容量の受け持つ容量値領域毎に、即ち１００ｆＦを越える値の領域と１００ｆＦ以下の領域で使い分けることができ、従来と比較してより広範囲で高精度の絶縁体容量を提供することができる。
【発明の効果】
【００３０】
本発明によれば、容量値の大きい絶縁体容量と、容量値の小さい絶縁体容量とを、共通の半導体基体上に搭載させた半導体装置を提供することができる。その際、各絶縁体容量の占有面積を集積回路での許容できる所定範囲内で小さく抑えつつ、容量値ばらつきを実用範囲内に抑えることができる。さらに製造工程を増加させることなくこの種の半導体装置の製造を可能にする。
【発明を実施するための最良の形態】
【００３１】
本発明の半導体装置に係る実施の形態を、図１の概略構成断面図によって説明する。図１では、一例として、既存のバイポーラＩＣ内に形成されている絶縁体容量、いわゆるＭＩＳ容量を示す。
【００３２】
図１に示すように、Ｐ型の半導体基板１１上にはＮ型のエピタキシャル層１２が形成されている。このエピタキシャル層１２には、素子分離領域となるＬＯＣＯＳ１３とその下部にＰ型拡散層からなる素子分離拡散層１４が形成されている。この素子分離拡散層１４は半導体基板１１に達するように形成されている。また上記素子分離領域で区分された上記エヒタキシャル層１２には、Ｎ型の不純物をドーピングしてなる第１の導電体領域１５と第２の導電体領域１６とが、例えば基板１表面からの拡散深さ＝Ｘｊ＝０．５μｍ程度、濃度が１×１０１８個／ｃｍ３〜１×１０２０個／ｃｍ３程度のＮ＋型の拡散層で形成されている。この第１の導電体領域１５が第１のＭＩＳ容量の下部電極となり、上記第２の導電体領域１６が第２のＭＩＳ容量の下部電極となる。このようにして、基板１が構成されている。
【００３３】
上記基板１（エピタキシャル層１２）の表面には、層間絶縁膜および第１の絶縁体容量（以下第１のＭＩＳ容量という）の誘電体膜の一部となる第１の絶縁膜２１が、例えば１５０ｎｍ程度の厚さの酸化シリコン膜で形成されている。なお、上記酸化シリコン膜は、膜質信頼性やシリコン界面の安定性を考慮して、９００℃程度の熱酸化によって熱酸化膜を例えば５０ｎｍ程度の厚さに形成した後、化学的気相成長法によって、酸化シリコン膜を例えば１００ｎｍ程度の厚さに形成した複数層の酸化シリコン膜であっても問題はない。
【００３４】
第２の絶縁体容量（以下第２のＭＩＳ容量という）の形成領域の上記第１の絶縁膜２１には開口部２２が形成されている。上記第１の絶縁膜２１上および開口部２２の内面には、第１のＭＩＳ容量の誘電体の一部および第２のＭＩＳ容量の誘電体膜に用いる第２の絶縁膜が例えば４０ｎｍ程度の厚さの窒化シリコン膜２３で形成されている。この第２の絶縁膜２３は、誘電体膜として機能する所定の大きさにパターニングされている。このように、上記第１の絶縁膜２１と上記第２の絶縁膜２３とで第１のＭＩＳ容量の誘電体膜２４が形成されている。また、第２のＭＩＳ容量の誘電体膜２５は上記第２の絶縁膜２３で形成されている。これによって、第１のＭＩＳ容量の膜質信頼性は、少なくとも第２のＭＩＳ容量の膜質信頼性と同等以上となる。
【００３５】
また、上記第１のＭＩＳ容量となる領域の第２の絶縁膜２３上には、上部電極２７となる導電体膜２６が例えばポリシリコンを２００ｎｍ程度の厚さに堆積して形成されている。また、上記第２のＭＩＳ容量となる領域の第２の絶縁膜２３上には、上部電極２８となる導電体膜２６が例えばポリシリコンを２００ｎｍ程度の厚さに堆積して形成されている。
【００３６】
すなわち、第１のＭＩＳ容量２は、上記第１の導電体領域１５と第１の絶縁膜２１（酸化シリコン膜）と第２の絶縁膜２３（窒化シリコン膜）と上部電極２７とから構成され、第２のＭＩＳ容量３は、第２の導電体領域１６と第２の絶縁膜２３（窒化シリコン膜）と上部電極２８とから構成されている。なお、上記上部電極２７，２８を構成するポリシリコン膜は、イオン注入技術等によって不純物を注入して抵抗率を下げたものを用いている。
【００３７】
そして、第１のＭＩＳ容量２の実効面積は上部電極２７の面積によって決定されている。また、第２のＭＩＳ容量３の実効面積は開口部２２の開口面積によって決定されている。なお、上記ポリシリコン膜は通常用いられているポリシリコン抵抗等と兼用することが可能である。
【００３８】
さらに、上記第１、第２のＭＩＳ容量２，３を覆うように第１の絶縁膜２１上には、層間絶縁膜となる酸化シリコン膜３１が例えば３００ｎｍ程度の膜厚に形成されている。上記上部電極２７，２８上の上記酸化シリコン膜３１には開口部３２，３３が形成されているとともに、上記第１、第２の導電体領域１５，１６に通じる開口部３４，３５も形成されている。
【００３９】
さらにまた、上記開口部３２，３３を通して上部電極２７，２８に接続する配線４２，４３が形成されているとともに、上記開口部２４，３５を通じて第１、第２の導電体領域１５，１６に接続する配線４４，４５が形成されている。その際、配線４２が上部電極２７と比べて内側に形成されていることにより、配線４２による寄生容量の影響を極力小さくすることができる。下部電極の取り出しの配線４４，４５もデザインルールでの最小幅とすることによって寄生容量の影響を極力小さくすることができる。
【００４０】
以上、説明したように、単位面積当たりの容量値が例えば１．６ｆＦ／μｍ２の従来構造の第２のＭＩＳ容量（誘電体膜に厚さが４０ｎｍの窒化シリコン膜を用いたＭＩＳ容量）３と、単位面積当たりの容量値が０．２ｆＦ／μｍ２の第１のＭＩＳ容量（誘電体膜に厚さが１５０ｎｍの酸化シリコン膜と厚さが４０ｎｍの窒化シリコン膜とを用いたＭＩＳ容量）２との異なる単位面積当たりの容量値を有する２種類のＭＩＳ容量が同一基板上に搭載されて半導体装置を構成している。
【００４１】
上記半導体装置では、第１の絶縁体容量２の誘電体膜２４を第１の絶縁膜（酸化シリコン膜）２１と第２の絶縁膜（窒化シリコン膜）２３とで構成して誘電体膜２４の厚膜化を図り、かつ、例えば第２の絶縁膜２３を窒化シリコン膜で形成し、第１の絶縁膜２１を第２の絶縁膜２３よりも低い誘電率を有する酸化シリコン膜で形成することで、単位面積当たりの容量値を低くしかつＭＩＳ容量面積を大きくして、低容量領域での周辺長／面積比を小さくしている。また、第１のＭＩＳ容量２は、片側の電極（すなわち上部電極２７となる導電体膜２６）の面積により容量値を決定することによって、周辺に発生する寄生容量自体を小さくしている。このような構造を用いることによって、１０ｆＦ台〜１００ｆＦ台の低容量領域に対応した高精度なＮＩＳ容量となっている。
【００４２】
また、従来のＭＩＳ容量に用いている窒化シリコン膜を誘電体膜２４の一部として用いていることから、第１のＭＩＳ容量２の信頼性にかかわる誘電体膜２４は、その膜質の面からも従来のＭＩＳ容量と同等以上の膜質であることが期待できる。
【００４３】
次に、第１、第２のＭＩＳ容量２，３の容量値とそのばらつきの関係を図２によって説明する。図２では、縦軸に容量のばらつきを示し、横軸に各ＭＩＳ容量の容量値を示す。
曲線Ｉは第１のＭＩＳ容量、曲線ＩＩは第２のＭＩＳ容量を示す。
【００４４】
図２に示すように、第１、第２のＭＩＳ容量に対するプロセスばらつき（各膜厚ばらつき／パターニングばらつき等）を同等とみなした場合、容量計算値が１０ｆＦ〜１００ｆＦの領域では、明らかに第１のＭＩＳ容量２のばらつきは２２％〜１８％程度であって第２のＭＩＳ容量３よりも精度が優れていることがわかる。
【００４５】
ここで、第１のＭＩＳ容量２は所定の容量値以下の領域で使用され、第２のＭＩＳ容量３は所定の容量値を越えた領域で用いられる。この所定の容量値は、第１のＭＩＳ容量２及び第２のＭＩＳ容量３の夫々の製造プロセスばらつき等に起因する容量のばらつき見込みが同一になる容量値を基準に決定される。図２の場合、かかる所定の容量値は、１００ｆＦである。つまり、第１のＭＩＳ容量２は容量値１００ｆＦ以下の領域で用いられ、第２のＭＩＳ容量３は容量値１００ｆＦを越える領域で用いられる。
【００４６】
次に、本発明の半導体装置の製造方法に係る実施の形態を、図３の製造工程断面図によって説明する。図３では、一例として、既存のバイポーラＩＣ内に形成されているＭＩＳ容量を示す。なお、前記図１によって説明した構成部品と同様のものには同一符号を付与する。
【００４７】
図３Ａに示すように、Ｐ型の半導体基板１１上にＮ型のエピタキシャル層１２を形成する。その後、素子分離領域を、例えはＬＯＣＯＳ１３を形成するとともに、その下部にＰ型拡散層からなる素子分離拡散層１４を形成して構成する。また上記Ｎ型のエピタキシャル層１２中にＮ型の不純物をドーピングして、基板１表面からの拡散深さＸｊ＝０．５μｍ程度、濃度が１×１０１８個／ｃｍ３〜１０２０個／ｃｍ３程度のＮ＋型の第１の導電体領域１５と第２の導電体領域１６とを形成する。この第１の導電体領域１５が第１のＭＩＳ容量の下部電極となり、上記第２の導電体領域１６が第２のＭＩＳ容量の下部電極となる。このようにして、基板１を構成する。
【００４８】
次いで、上記基板１（エピタキシャル層１２）の表面に、層間絶縁膜および第１の絶縁体容量（以下第１のＭＩＳ容量という）の誘電体膜の一部となる第１の絶縁膜２１を例えば１５０ｎｍ程度の厚さの酸化シリコン膜で形成する。なお、酸化シリコン膜は、膜質信頼性やシリコン界面の安定性を考慮して、９００℃程度の熱酸化によって形成されたる熱酸化膜を例えば５０ｎｍ程度の厚さに形成した後、化学的気相成長法によって、酸化シリコン膜を例えば１００ｎｍ程度の厚さに形成するといった構造の複数層であっても問題はない。
【００４９】
次いで、図３Ｂに示すように、通常のリソグラフィー技術とエッチング技術とを用いて、第２の絶縁体容量（以下第２のＭＩＳ容量という）の形成領域上の上記第１の絶縁膜２１に開口部２２を形成する。その後、上記第１の絶縁膜２１上および開口部２２の内面に、第１のＭＩＳ容量の誘電体膜の一部および第２のＭＩＳ容量の誘電体膜に用いる第２の絶縁膜２３を例えば４０ｎｍ程度の厚さの窒化シリコン膜で形成する。
【００５０】
次いで、図３Ｃに示すように、通常のリソグラフィー技術とエッチング技術とを用いて、上記第２の絶縁膜２３のパターニングを行う。そして上記第１の絶縁膜（酸化シリコン膜）２１と上記第２の絶縁膜（窒化シリコン膜）２３とで第１のＭＩＳ容量の誘電体膜２４を形成する。また、第２のＭＩＳ容量の誘電体膜２５は上記第２の絶縁膜（窒化シリコン膜）２３となる。これによって、第１のＭＩＳ容量の膜質信頼性は、少なくとも第２のＭＩＳ容量の膜質信頼性と同等以上となる。
【００５１】
次に、図３Ｄに示すように、化学的気相成長法によって、導電体膜２６を例えばポリシリコンを２００ｎｍ程度の厚さに堆積して形成する。次いで、既存のリソグラフィー技術とエッチング技術とを用いて上記誘電体膜２６をパターニングして各ＭＩＳ容量の上部電極２７，２８を形成する。
【００５２】
すなわち、第１のＭＩＳ容量２は上記第１の導電体領域１５と第１の絶縁膜（酸化シリコン膜）２１と第２の絶縁膜（窒化シリコン膜）２３と上部電極２７とから構成され、第２のＭＩＳ容量３は、第２の導電体領域１６と第２の絶縁膜（窒化シリコン膜）２３と上部電極２８とで構成される。
【００５３】
なお、上記上部電極２７，２８を構成するポリシリコン膜は、イオン注入技術等によって不純物を注入して抵抗率を下げたものを用いる。そして、第１のＭＩＳ容量２の実効面積は上部電極２７の面積によって決定されている。また、第２のＭＩＳ容量３の実効面積は開口部２２の開口面積によって決定されている。なお、上記ポリシリコン膜は通常用いられているポリシリコン抵抗等と兼用することが可能である。
【００５４】
次に、図３Ｅに示すように、第１、第２のＭＩＳ容量２，３を覆うように第１の絶縁膜２１上に、層間絶縁膜となる酸化シリコン膜３１を例えば３００ｎｍ程度の膜厚に形成する。続けて、リソグラフィー技術とエッチング技術とを用いて、上記上部電極２７，２８上の上記酸化シリコン膜３１に開口部３２，３３を形成するとともに、上記第１、第２の導電体領域１５，１６に通じる開口部３４，３５を形成する。
【００５５】
次に、図３Ｆに示すように、例えばスパッタリングや化学的気相成長法等の成膜技術を用いて、配線層４１を例えばアルミニウム系金属膜で形成する。なお、必要に応じて、バリアメタル層や密着層を形成することが好ましい。そして、リソグラフィー技術と反応性イオンエッチング技術等を用いて、上記配線層４１を加工して、上部電極２７，２８に接続する配線４２，４３および第１、第２の導電体領域１５，１６に接続する配線４４，４５を形成する。その際、配線４２を上部電極２７と比べて内側に形成することにより、配線４２による寄生容量の影響を極力小さくすることができる。下部電極の取り出しの配線４４，４５もデザインルールでの最小幅として寄生容量の影響を極力小さくする。その後、既存の配線プロセスを用いて、配線の加工を行う。
【００５６】
以上、説明したように、第１、第２のＭＩＳ容量２，３においては、単位面積当たりの容量値が１．６ｆＦ／μｍ２の従来構造の第２のＭＩＳ容量（誘電体膜に厚さが４０ｎｍの窒化シリコン膜を用いたＭＩＳ容量）３と、単位面積当たりの容量値が０．２ｆＦ／μｍ２の第１のＭＩＳ容量（誘電体膜に厚さが１５０ｎｍの酸化シリコン膜と厚さが４０ｎｍの窒化シリコン膜とを用いたＭＩＳ容量）２との異なる単位面積当たりの容量値を有する２種類のＭＩＳ容量を同時に形成することが可能となる。
【００５７】
上記半導体装置の製造方法では、第１のＭＩＳ容量２の誘電体膜２４を第１の絶縁膜２１と第２の絶縁膜２３とで形成することから、誘電体膜２４の厚膜化が図れ、かつ、例えば第２の絶縁膜２３を窒化シリコン膜で形成し、第１の絶縁膜２１を第２の絶縁膜よりも低い誘電率を有する酸化シリコン層で形成することから、単位面積あたりの容量値が低くなりかつＭＩＳ容量面積が大きくなり、低容量領域での周辺長／面積比が小さくなる。また第１のＭＩＳ容量２の上部電極２７（導電体膜２６）の面積により容量値を決定することから、周辺に発生する寄生容量自体が小さくなる。
【００５８】
このような製造方法を用いることによって、１０ｆＦ台〜１００ｆＦ台の低容量領域に対応した高精度なＭＩＳ容量が作製される。また、従来のＭＩＳ容量に用いている窒化シリコン膜を誘電体膜の一部として用いていることから、ＭＩＳ容量の信頼性にかかわる誘電体膜はその膜質の面からも従来のＭＩＳ容量と同等以上の膜質であることが期待される。かつ通常のバイポーラトランジスタプロセスから工程数を増加することなく形成できる。
【００５９】
上述したように、本発明の半導体装置によれば、第１の絶縁膜と第２の絶縁膜とで第１のＭＩＳ容量の誘電体膜を構成して誘電体の膜厚化を図り、かつ単位面積当たりの容量値を低くしＭＩＳ容量面積を大きくして、低容量領域での周辺長／面積比を小さくしている。また、上部電極となる導電体膜の形成面積で第１のＭＩＳ容量の容量値を決定しているので、第１のＭＩＳ容量は、要求される容量値１００ｆＦ以下程度の低容量領域に対応することができる。かつ周辺に発生する寄生容量自体を小さくしているので、高精度でかつ信頼性に優れたものとなっている。また、従来のＭＩＳ容量に用いている窒化シリコン膜を誘電体膜の一部として用いているので、ＭＩＳ容量の信頼性にかかわる誘電体膜はその膜質の面からも従来のＭＩＳ容量と同等以上の膜質であることが期待できる。
【００６０】
本発明の半導体装置の製造方法によれば、要求される容量値１００ｆＦ以下程度の低容量領域に対応した第１の絶縁体容量を、精度よく、かつ信頼性に優れた状態に形成することが可能である。また第１の絶縁体容量を形成するために第２の絶縁体容量を形成する工程に対して新たな工程を追加する必要がないので、プロセス的負荷がかからない。
【００６１】
本発明によれば、容量値の大きい（例えば１００ｆＦを越える領域）ＭＩＳ容量と、容量値の小さい（例えば１００ｆＦ以下の領域）のＭＩＳ容量とを、共通の半導体基体上に搭載させた半導体装置を提供することができ、その際、各ＭＩＳ容量の占有面積を集積回路での許容できる所定範囲内で小さく抑えつつ、容量値ばらつきを実用範囲内に抑え、さらに製造工程を増加させることなくこの種の半導体装置の製造を可能にする。
【図面の簡単な説明】
【００６２】
【図１】 本発明の半導体装置に係る実施の形態を示す概略構成図である。
【図２】 第１、第２のＭＩＳ容量の容量値とそのばらつきの関係を示す図である。
【図３】 Ａ 本発明の半導体装置の製造方法に係る実施の形態を示す製造工程断面図である。Ｂ 本発明の半導体装置の製造方法に係る実施の形態を示す製造工程断面図である。Ｃ 本発明の半導体装置の製造方法に係る実施の形態を示す製造工程断面図である。Ｄ 本発明の半導体装置の製造方法に係る実施の形態を示す製造工程断面図である。Ｅ 本発明の半導体装置の製造方法に係る実施の形態を示す製造工程断面図である。Ｆ 本発明の半導体装置の製造方法に係る実施の形態を示す製造工程断面図である。
【図４】 従来のＭＩＳ容量を示す概略構成断面図である。
【図５】 ＰＤＩＣの回路構成を示す概略回路図である。
【符号の説明】
【００６３】
１・・基板、２・・第１の絶縁体容量、３・・第２の絶縁体容量、１１・・半導体基板、１２・・エピタキシャル層、１３・・ＬＯＣＯＳ、１４・・素子分離拡散層、１５・・第１の導電体領域、１６・・第２の導電体領域、２１・・第１の絶縁膜、２２・・開口部、２３・・第２の絶縁膜（窒化シリコン）、２４・・誘電体膜、２５・・誘電体膜、２６・・導電体膜、２７，２８・・上部電極、３１・・相関絶縁膜（酸化シリコン膜）、３２，３３，３４，３５・・開口部、４４，４５・・配線
Claims (7)
- 基板に形成された第１の絶縁体容量と、前記基板に形成されたもので前記第１の絶縁体容量よりも容量が大きい第２の絶縁体容量とを備えた半導体装置において、
前記第１の絶縁体容量は、前記基板に形成された第１の導電体領域と、
層間絶縁膜と第１の絶縁体容量の誘電体膜とを兼用するもので前記第１の導電体領域上に形成された第１の絶縁膜と、
第１の絶縁体容量の誘電体膜の一部および前記第２の絶縁体容量の誘電体膜となるもので前記第１の絶縁膜上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された導電体膜とからなり、
前記第１の絶縁体容量の容量が前記誘電体膜の形成面積によって決定されている
ことを特徴とする半導体装置。 - 前記第１の絶縁膜は単層もしくは複数層の酸化シリコン層からなり、
前記第２の絶縁膜は窒化シリコン層からなる
ことを特徴とする請求の範囲第１項記載の半導体装置。 - 前記第１の絶縁体容量の容量値が１００ｆＦ以下である
ことを特徴とする請求の範囲第１項記載の半導体装置。 - 前記第１の絶縁体容量の容量値が１００ｆＦ以下であり、
前記第２の絶縁体容量の容量値が１００ｆＦを越える値である
ことを特徴とする請求の範囲第１項記載の半導体装置。 - 前記第１の絶縁体容量の下部電極となる前記第１の導電体領域と、前記第２の絶縁体容量の下部電極となる第２の導電体領域とが同一の導電体領域で形成され、
前記第１の絶縁体容量の誘電体膜の一部と、前記第２の絶縁体容量の容量を決定する開口部を有する絶縁膜とが前記第１の絶縁膜で形成され、
前記第１の絶縁体容量の誘電体膜の他部と、前記第２の絶縁体容量の誘電体膜とが前記第２の絶縁膜で形成され、
前記第１の絶縁体容量の上部電極と前記第２の絶縁体容量の上部電極とが同一の導電体膜で形成される
ことを特徴とする請求の範囲第１項記載の半導体装置。 - 半導体基板に異なる単位容量値を有する第１の絶縁体容量と第２の絶縁体容量とを形成する半導体装置の製造方法において、
前記半導体基板に不純物をドーピングして第１の導電体領域と第２の導電体領域とを形成する工程と、
前記第１の導電体領域上および前記第２の導電体領域上に層間絶縁膜と第１の絶縁体容量の誘電体膜とを兼用する第１の絶縁膜を形成する工程と、
第２の導電体領域上における前記第１の絶縁膜の開口部を形成する工程と、
前記第１の絶縁膜および前記開口部内に前記第１の絶縁体容量の誘電体膜の一部および前記第２の絶縁体容量の誘電体膜となる第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に前記第１の絶縁体容量および前記第２の絶縁体容量の各上部電極となる導電体膜を形成する工程とを備え、
前記第１の絶縁体容量の容量を前記導電体膜の形成面積によって決定する
ことを特徴とする半導体装置の製造方法。 - 前記第１の絶縁膜を単層もしくは複数層の酸化シリコン層で形成し、前記第２の絶縁膜を窒化シリコン層で形成する
ことを特徴とする請求の範囲第６項記載の半導体装置の製造方法。
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|---|---|---|---|---|
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