JP4839562B2 - 半導体装置およびその製造方法 - Google Patents

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Description

【技術分野】
【0001】
本発明は、半導体装置および半導体装置の製造方法に関し、詳しくは複数の絶縁体容量を備えた半導体装置および製造方法に関する。
【背景技術】
【0002】
絶縁体容量(以下、MIS容量という)の従来例を図4によって説明する。図4は例えばバイポーラIC内に形成されているMIS容量素子を示す。同図では、例えば、P型の半導体基板121上にN型のエピタキシャル層122が形成され、このエピタキシャル層122に素子分離領域となる、選択酸化によるシリコン酸化層、いわゆるLOCOS123とその下部にP型拡散層からなる素子分離拡散層124が形成されている。素子分離拡散層124は、半導体基板121に達するように形成される。素子分離領域で区分されたエピタキシャル層122にはN型の不純物をドーピングしてなるN型半導体領域113が形成されている。
【0003】
従来のMIS容量101は、半導体領域113を下部電極として半導体領域113上を含む表面に形成した第1の層間絶縁膜126に開口部127を形成し、この開口部127に臨む半導体領域113上に絶縁膜(いわゆる誘電体膜)111を形成し、さらに絶縁膜111上にポリシリコン膜による上部電極112を形成して構成される。そして、上部電極112を被覆するように第2の層間絶縁膜128が形成され、第2の層間絶縁膜128の上部電極112に対応した位置に形成した開口部を介して上部電極112に接続する配線130が形成され、第1及び第2の層間絶縁膜126及び128の下部電極113に対応した位置に形成した開口部を介して下部電極113に接続する配線131が形成される。
【0004】
このMIS容量101では、第1の層間絶縁膜126の開口部127の面積によって実効面積を決定し、開口部127内に設けられた絶縁膜(誘電体膜)111の膜質、膜厚によって、容量値の決定を行っている。しかし、実際には開口部127の周辺部においても第1の層間絶縁膜126および絶縁膜(誘電体膜)111を挟んで上部電極112と下部電極113間で寄生容量が発生する。この寄生容量は、開口部127の周辺部の上部電極112、絶縁膜(誘電体膜)111の周辺長に比例して全体の容量値に加算される。
【0005】
一方、従来の半導体装置において、そのMIS容量の容量値の使用範囲は、1pFオーダ以上程度であることが多く、特に100fF以下の使用範囲での容量値の使用は想定されることがほとんどなかった。特に通常のMIS容量に要求される性能は、使用頻度の高い容量値、即ちpF〜nFオーダの領域において、回路面積の縮小の見地から、出来るだけ単位面積当たりの容量値が高く、面積が小さく、高精度、高信頼性を有することである。
【0006】
この要求に応える為に、通常のMIS容量の形成技術では、高誘電率で信頼性の面からも有利である窒化シリコン(Si)膜〔膜厚:20nm〜50nm程度〕を誘電体膜として用いる場合が多い。このような構造のMIS容量においては、単位面積あたりの容量値が1fF/μm〜3fF/μm程度である。
【発明の開示】
【発明が解決しようとする課題】
【0007】
近年、例えば光ディスク(CD、DVD等)の光学ピックアップ用の回路、いわゆるPDIC(フォトダイオード集積回路)では、信号処理の高速化に伴い、より高周波化されて、回路内でのMIS容量として容量値100fF以下の領域でのMIS容量が求められてきた。
【0008】
図5に示すPDICの回路構成を用いて容量値100fF以下の領域でのMIS容量の使用例を説明する。図5に示すように、一般的なPDIC140は、電流源となるフォトダイオード141と電流−電圧変換回路(いわゆるTVアンプ)142から成る。フォトダイオード141は等価的に接合容量CPDと光電流iPDで構成される。電流−電圧変換回路142は、差動増幅器Aを有し、差動増幅器Aの非反転入力端子に所定のバイアス電圧Vcが与えられ、反転入力端子に配線143を介してフォトダイオード141のカソードが接続される。差動増幅器Aの反転入力端子と出力電圧vが得られる出力端子tOUTとの間に抵抗Rと容量Cが並列接続される。Cは配線容量である。
【0009】
電流−電圧変換回路142における周波数は、図中の抵抗R、容量Cから数1で表される。
【0010】
【数1】
f=1/(2π・R・C
【0011】
例えば、フォトダイオードの受光感度S;0.4A/W、レーザのパワーP;10μWに於いて、出力電圧v;300mV必要であるとすると、
=v/iPD=300e−3/(0.4×10e−6
=75000Ω=75kΩ
となる。
【0012】
最近の光ディスク(CD、DVD等)の読み取り/書き込み速度の高速化に伴い、PDIC140の周波数特性の向上が求められており、例えば10倍速のDVDのカットオフ周波数f=100MHz程度が必要となる。
【0013】
PDIC140のfが電流−電圧変換回路142の周波数特性でほぼ律速していると仮定すると、上記〔数1〕より、
100MHz=1/(2π・75kΩ・C
=2.1e−14〔F〕=21〔fF〕
程度のMIS容量Cが必要となる。
【0014】
しかし、従来のMIS容量101を使用した場合、使用範囲で想定していない1pF以下の容量値領域では、MIS容量の実効面積(いわゆる開口部127の面積)によって形成される容量に対する、MIS容量の周辺部の寄生容量の割合が急増する。換言すれば、1pF程度以下になると、MIS容量の周辺長/面積比の増大に伴い周辺部の寄生容量の影響が大きくなる。それに伴い、前記寄生容量のばらつきに起因するMIS容量のばらつき(いわゆる容量値の制御性)の悪化が顕著になる。現行の製造プロセスでのMIS容量を例に取ると、容量値が10fFでのばらつきが±50%程度になっている(図2の第2のMIS容量の曲線II参照)。
【0015】
このような事情から、半導体装置として、容量値の大きい(例えは100fFを越える領域)MIS容量と、容量値の小さい(例えば100fF以下の領域)のMIS容量とを、共通の半導体基体上に搭載させた半導体装置の開発が必要とされ、その際、各MIS容量の占有面積を集積回路での許容できる所定範囲以内で小さく抑えつつ、容量値ばらつきを実用範囲内に抑え、さらに製造工程を増加させることなくこの種の半導体装置の製造を可能にすることが求められてきた。
【課題を解決するための手段】
【0016】
本発明は、上記課題を解決するためになされた半導体装置およびその製造方法である。
【0017】
本発明の半導体装置は、基板に形成された第1の絶縁体容量と、基板に形成されたもので第1の絶縁体容量よりも容量が大きい第2の絶縁体容量とを備えた半導体装置において、第1の絶縁体容量は、基板に形成された第1の導電体領域と、層間絶縁膜と第1の絶縁体容量の誘電体膜とを兼用するもので第1の導電体領域上に形成された第1の絶縁膜と、第1の絶縁体容量の誘電体膜の一部および第2の絶縁体容量の誘電体膜となるもので第1の絶縁膜上に形成された第2の絶縁膜と、第2の絶縁膜上に形成された第1の導電体膜とからなり、第1の絶縁体容量の容量が前記第1の導電体膜の形成面積によって決定されるものである。
【0018】
第1の絶縁膜は単層もしくは複数層の酸化シリコン層で形成し、第2の絶縁膜は窒化シリコン層で形成することができる。
第1の絶縁体容量の容量値としては100fF以下とすることができる。
また、第1の絶縁体容量の容量値を100fF以下とし、第2の絶縁体容量の容量値を100fFを越える値とすることができる。
【0019】
上記半導体装置では、第1の絶縁体容量の誘電体膜を第1の絶縁膜と第2の絶縁膜とで構成して誘電体膜の厚膜化を図り、かつ、例えば第2の絶縁膜を窒化シリコン膜で形成し、第1の絶縁膜を第2の絶縁膜よりも低い誘電率を有する酸化シリコン層で形成することで、単位面積当たりの容量値を低くしMIS容量面積を大きくして、低容量領域での周辺長/面積比を小さくしている。
【0020】
上部電極(すなわち誘電体膜)の面積により第1の絶縁体容量の容量値を決定することによって、周辺に発生する寄生容量自体を小さくしている。第1の絶縁体容量は、このような構成を用いることによって、10fF台〜100fF台の低容量領域に対応した高精度な絶縁体容量となっている。従って、第1の絶縁体容量は、その占有面積を集積回路での許容できる所定範囲以内に小さく抑えつつ、容量値ばらつきを実用範囲内に抑え、要求される容量値100fF以下程度の低容量領域に対応することができ、かつ高精度で信頼性に優れたものとなる。また、従来のMIS容量に用いている窒化シリコン膜を誘電体膜の一部として用いていることから、MIS容量の信頼性にかかわる誘電体膜の膜質の面からも従来のMIS容量と同等以上の膜質であることが期待できる。
【0021】
本発明では、上記半導体装置において、第1の絶縁体容量の下部電極となる第1の導電体領域と、第2の絶縁体容量の下部電極となる第2の導電体領域とを同一の導電体領域で形成し、第1の絶縁体容量の誘電体膜の一部と、第2の絶縁体容量の容量を決定する開口部を有する絶縁膜とを第1の絶縁膜で形成し、第1の絶縁体容量の誘電体膜の他部と、第2の絶縁体容量の誘電体膜とを第2の絶縁膜で形成し、第1の絶縁体容量の上部電極と第2の絶縁体容量の上部電極とを同一の導電体層で形成して構成する。
【0022】
このように構成することにより、100fF以下の低容量値を有する第1の絶縁体容量と100fFを越える高容量値を有する第2の絶縁体容量とを同一基板に備えた半導体装置を工程数を増加させずに製造することができる。
【0023】
本発明の半導体装置の製造方法は、半導体基板に異なる単位容量値を有する第1の絶縁体容量と第2の絶縁体容量とを形成する半導体装置の製造方法において、半導体基板に不純物をドーピングして第1の導電体領域と第2の導電体領域とを形成する工程と、第1の導電体領域上および第2の導電体領域上に層間絶縁膜と第1の絶縁体容量の誘電体膜とを兼用する第1の絶縁膜を形成する工程と、第2の誘電体領域上における第1の絶縁膜に開口部を形成する工程と、第1の絶縁膜上および前記開口部内に第1の絶縁体容量の誘電体膜の一部および第2の絶縁体容量の誘電体膜となる第2の絶縁膜を形成する工程と、第2の絶縁膜上に第1の絶縁体容量及び第2の絶縁体容量の各上部電極となる導電体膜を形成する工程とを備え、第1の絶縁体容量の容量を導電体膜の形成面積によって決定する。
【0024】
第1の絶縁膜としては単層もしくは複数層の酸化シリコン層で形成し、第2の絶縁膜としては窒化シリコン層で形成することができる。
【0025】
上記半導体装置の製造方法では、第1の絶縁体容量の誘電体を第1の絶縁膜と第2の絶縁膜とで形成することから、誘電体膜の膜厚化が図れ、かつ、例えば第2の絶縁膜を窒化シリコン膜で形成し、第1の絶縁膜を第2の絶縁膜よりも低い誘電率を有する酸化シリコン層で形成することから、単位面積当たりの容量値が低くなりかつMIS容量面積が大きくなり、低容量領域での周辺長/面積比が小さくなる。また上部電極(導電体膜)の面積により容量値を決定することから、周辺に発生する寄生容量自体が小さくなる。
【0026】
このような製造方法を用いることによって、10fF台〜100fF台の低容量領域に対応した高精度な絶縁体容量が作製される。従って、要求される容量値100fF以下程度の低容量領域に対応した第1の絶縁体容量を、精度よく、信頼性に優れた状態で形成することが可能である。
【0027】
また、従来のMIS容量に用いている窒化シリコン膜を誘電体の一部として用いていることから、MIS容量の信頼性にかかわる誘電体膜の膜質の面からも従来のMIS容量と同等以上の膜質であることが期待できる。かつ通常のバイポーラトランジスタプロセスから工程数を増加することなく形成できる。
【0028】
第1の絶縁体容量を形成するために第2の絶縁体容量を形成する工程に対して新たな工程を追加する必要がないので、プロセス的負荷がかからない。
【0029】
以上により、2種類の異なる構造の絶縁体容量を、各容量の受け持つ容量値領域毎に、即ち100fFを越える値の領域と100fF以下の領域で使い分けることができ、従来と比較してより広範囲で高精度の絶縁体容量を提供することができる。
【発明の効果】
【0030】
本発明によれば、容量値の大きい絶縁体容量と、容量値の小さい絶縁体容量とを、共通の半導体基体上に搭載させた半導体装置を提供することができる。その際、各絶縁体容量の占有面積を集積回路での許容できる所定範囲内で小さく抑えつつ、容量値ばらつきを実用範囲内に抑えることができる。さらに製造工程を増加させることなくこの種の半導体装置の製造を可能にする。
【発明を実施するための最良の形態】
【0031】
本発明の半導体装置に係る実施の形態を、図1の概略構成断面図によって説明する。図1では、一例として、既存のバイポーラIC内に形成されている絶縁体容量、いわゆるMIS容量を示す。
【0032】
図1に示すように、P型の半導体基板11上にはN型のエピタキシャル層12が形成されている。このエピタキシャル層12には、素子分離領域となるLOCOS13とその下部にP型拡散層からなる素子分離拡散層14が形成されている。この素子分離拡散層14は半導体基板11に達するように形成されている。また上記素子分離領域で区分された上記エヒタキシャル層12には、N型の不純物をドーピングしてなる第1の導電体領域15と第2の導電体領域16とが、例えば基板1表面からの拡散深さ=Xj=0.5μm程度、濃度が1×1018個/cm〜1×1020個/cm程度のN型の拡散層で形成されている。この第1の導電体領域15が第1のMIS容量の下部電極となり、上記第2の導電体領域16が第2のMIS容量の下部電極となる。このようにして、基板1が構成されている。
【0033】
上記基板1(エピタキシャル層12)の表面には、層間絶縁膜および第1の絶縁体容量(以下第1のMIS容量という)の誘電体膜の一部となる第1の絶縁膜21が、例えば150nm程度の厚さの酸化シリコン膜で形成されている。なお、上記酸化シリコン膜は、膜質信頼性やシリコン界面の安定性を考慮して、900℃程度の熱酸化によって熱酸化膜を例えば50nm程度の厚さに形成した後、化学的気相成長法によって、酸化シリコン膜を例えば100nm程度の厚さに形成した複数層の酸化シリコン膜であっても問題はない。
【0034】
第2の絶縁体容量(以下第2のMIS容量という)の形成領域の上記第1の絶縁膜21には開口部22が形成されている。上記第1の絶縁膜21上および開口部22の内面には、第1のMIS容量の誘電体の一部および第2のMIS容量の誘電体膜に用いる第2の絶縁膜が例えば40nm程度の厚さの窒化シリコン膜23で形成されている。この第2の絶縁膜23は、誘電体膜として機能する所定の大きさにパターニングされている。このように、上記第1の絶縁膜21と上記第2の絶縁膜23とで第1のMIS容量の誘電体膜24が形成されている。また、第2のMIS容量の誘電体膜25は上記第2の絶縁膜23で形成されている。これによって、第1のMIS容量の膜質信頼性は、少なくとも第2のMIS容量の膜質信頼性と同等以上となる。
【0035】
また、上記第1のMIS容量となる領域の第2の絶縁膜23上には、上部電極27となる導電体膜26が例えばポリシリコンを200nm程度の厚さに堆積して形成されている。また、上記第2のMIS容量となる領域の第2の絶縁膜23上には、上部電極28となる導電体膜26が例えばポリシリコンを200nm程度の厚さに堆積して形成されている。
【0036】
すなわち、第1のMIS容量2は、上記第1の導電体領域15と第1の絶縁膜21(酸化シリコン膜)と第2の絶縁膜23(窒化シリコン膜)と上部電極27とから構成され、第2のMIS容量3は、第2の導電体領域16と第2の絶縁膜23(窒化シリコン膜)と上部電極28とから構成されている。なお、上記上部電極27,28を構成するポリシリコン膜は、イオン注入技術等によって不純物を注入して抵抗率を下げたものを用いている。
【0037】
そして、第1のMIS容量2の実効面積は上部電極27の面積によって決定されている。また、第2のMIS容量3の実効面積は開口部22の開口面積によって決定されている。なお、上記ポリシリコン膜は通常用いられているポリシリコン抵抗等と兼用することが可能である。
【0038】
さらに、上記第1、第2のMIS容量2,3を覆うように第1の絶縁膜21上には、層間絶縁膜となる酸化シリコン膜31が例えば300nm程度の膜厚に形成されている。上記上部電極27,28上の上記酸化シリコン膜31には開口部32,33が形成されているとともに、上記第1、第2の導電体領域15,16に通じる開口部34,35も形成されている。
【0039】
さらにまた、上記開口部32,33を通して上部電極27,28に接続する配線42,43が形成されているとともに、上記開口部24,35を通じて第1、第2の導電体領域15,16に接続する配線44,45が形成されている。その際、配線42が上部電極27と比べて内側に形成されていることにより、配線42による寄生容量の影響を極力小さくすることができる。下部電極の取り出しの配線44,45もデザインルールでの最小幅とすることによって寄生容量の影響を極力小さくすることができる。
【0040】
以上、説明したように、単位面積当たりの容量値が例えば1.6fF/μmの従来構造の第2のMIS容量(誘電体膜に厚さが40nmの窒化シリコン膜を用いたMIS容量)3と、単位面積当たりの容量値が0.2fF/μmの第1のMIS容量(誘電体膜に厚さが150nmの酸化シリコン膜と厚さが40nmの窒化シリコン膜とを用いたMIS容量)2との異なる単位面積当たりの容量値を有する2種類のMIS容量が同一基板上に搭載されて半導体装置を構成している。
【0041】
上記半導体装置では、第1の絶縁体容量2の誘電体膜24を第1の絶縁膜(酸化シリコン膜)21と第2の絶縁膜(窒化シリコン膜)23とで構成して誘電体膜24の厚膜化を図り、かつ、例えば第2の絶縁膜23を窒化シリコン膜で形成し、第1の絶縁膜21を第2の絶縁膜23よりも低い誘電率を有する酸化シリコン膜で形成することで、単位面積当たりの容量値を低くしかつMIS容量面積を大きくして、低容量領域での周辺長/面積比を小さくしている。また、第1のMIS容量2は、片側の電極(すなわち上部電極27となる導電体膜26)の面積により容量値を決定することによって、周辺に発生する寄生容量自体を小さくしている。このような構造を用いることによって、10fF台〜100fF台の低容量領域に対応した高精度なNIS容量となっている。
【0042】
また、従来のMIS容量に用いている窒化シリコン膜を誘電体膜24の一部として用いていることから、第1のMIS容量2の信頼性にかかわる誘電体膜24は、その膜質の面からも従来のMIS容量と同等以上の膜質であることが期待できる。
【0043】
次に、第1、第2のMIS容量2,3の容量値とそのばらつきの関係を図2によって説明する。図2では、縦軸に容量のばらつきを示し、横軸に各MIS容量の容量値を示す。
曲線Iは第1のMIS容量、曲線IIは第2のMIS容量を示す。
【0044】
図2に示すように、第1、第2のMIS容量に対するプロセスばらつき(各膜厚ばらつき/パターニングばらつき等)を同等とみなした場合、容量計算値が10fF〜100fFの領域では、明らかに第1のMIS容量2のばらつきは22%〜18%程度であって第2のMIS容量3よりも精度が優れていることがわかる。
【0045】
ここで、第1のMIS容量2は所定の容量値以下の領域で使用され、第2のMIS容量3は所定の容量値を越えた領域で用いられる。この所定の容量値は、第1のMIS容量2及び第2のMIS容量3の夫々の製造プロセスばらつき等に起因する容量のばらつき見込みが同一になる容量値を基準に決定される。図2の場合、かかる所定の容量値は、100fFである。つまり、第1のMIS容量2は容量値100fF以下の領域で用いられ、第2のMIS容量3は容量値100fFを越える領域で用いられる。
【0046】
次に、本発明の半導体装置の製造方法に係る実施の形態を、図3の製造工程断面図によって説明する。図3では、一例として、既存のバイポーラIC内に形成されているMIS容量を示す。なお、前記図1によって説明した構成部品と同様のものには同一符号を付与する。
【0047】
図3Aに示すように、P型の半導体基板11上にN型のエピタキシャル層12を形成する。その後、素子分離領域を、例えはLOCOS13を形成するとともに、その下部にP型拡散層からなる素子分離拡散層14を形成して構成する。また上記N型のエピタキシャル層12中にN型の不純物をドーピングして、基板1表面からの拡散深さXj=0.5μm程度、濃度が1×1018個/cm〜1020個/cm程度のN型の第1の導電体領域15と第2の導電体領域16とを形成する。この第1の導電体領域15が第1のMIS容量の下部電極となり、上記第2の導電体領域16が第2のMIS容量の下部電極となる。このようにして、基板1を構成する。
【0048】
次いで、上記基板1(エピタキシャル層12)の表面に、層間絶縁膜および第1の絶縁体容量(以下第1のMIS容量という)の誘電体膜の一部となる第1の絶縁膜21を例えば150nm程度の厚さの酸化シリコン膜で形成する。なお、酸化シリコン膜は、膜質信頼性やシリコン界面の安定性を考慮して、900℃程度の熱酸化によって形成されたる熱酸化膜を例えば50nm程度の厚さに形成した後、化学的気相成長法によって、酸化シリコン膜を例えば100nm程度の厚さに形成するといった構造の複数層であっても問題はない。
【0049】
次いで、図3Bに示すように、通常のリソグラフィー技術とエッチング技術とを用いて、第2の絶縁体容量(以下第2のMIS容量という)の形成領域上の上記第1の絶縁膜21に開口部22を形成する。その後、上記第1の絶縁膜21上および開口部22の内面に、第1のMIS容量の誘電体膜の一部および第2のMIS容量の誘電体膜に用いる第2の絶縁膜23を例えば40nm程度の厚さの窒化シリコン膜で形成する。
【0050】
次いで、図3Cに示すように、通常のリソグラフィー技術とエッチング技術とを用いて、上記第2の絶縁膜23のパターニングを行う。そして上記第1の絶縁膜(酸化シリコン膜)21と上記第2の絶縁膜(窒化シリコン膜)23とで第1のMIS容量の誘電体膜24を形成する。また、第2のMIS容量の誘電体膜25は上記第2の絶縁膜(窒化シリコン膜)23となる。これによって、第1のMIS容量の膜質信頼性は、少なくとも第2のMIS容量の膜質信頼性と同等以上となる。
【0051】
次に、図3Dに示すように、化学的気相成長法によって、導電体膜26を例えばポリシリコンを200nm程度の厚さに堆積して形成する。次いで、既存のリソグラフィー技術とエッチング技術とを用いて上記誘電体膜26をパターニングして各MIS容量の上部電極27,28を形成する。
【0052】
すなわち、第1のMIS容量2は上記第1の導電体領域15と第1の絶縁膜(酸化シリコン膜)21と第2の絶縁膜(窒化シリコン膜)23と上部電極27とから構成され、第2のMIS容量3は、第2の導電体領域16と第2の絶縁膜(窒化シリコン膜)23と上部電極28とで構成される。
【0053】
なお、上記上部電極27,28を構成するポリシリコン膜は、イオン注入技術等によって不純物を注入して抵抗率を下げたものを用いる。そして、第1のMIS容量2の実効面積は上部電極27の面積によって決定されている。また、第2のMIS容量3の実効面積は開口部22の開口面積によって決定されている。なお、上記ポリシリコン膜は通常用いられているポリシリコン抵抗等と兼用することが可能である。
【0054】
次に、図3Eに示すように、第1、第2のMIS容量2,3を覆うように第1の絶縁膜21上に、層間絶縁膜となる酸化シリコン膜31を例えば300nm程度の膜厚に形成する。続けて、リソグラフィー技術とエッチング技術とを用いて、上記上部電極27,28上の上記酸化シリコン膜31に開口部32,33を形成するとともに、上記第1、第2の導電体領域15,16に通じる開口部34,35を形成する。
【0055】
次に、図3Fに示すように、例えばスパッタリングや化学的気相成長法等の成膜技術を用いて、配線層41を例えばアルミニウム系金属膜で形成する。なお、必要に応じて、バリアメタル層や密着層を形成することが好ましい。そして、リソグラフィー技術と反応性イオンエッチング技術等を用いて、上記配線層41を加工して、上部電極27,28に接続する配線42,43および第1、第2の導電体領域15,16に接続する配線44,45を形成する。その際、配線42を上部電極27と比べて内側に形成することにより、配線42による寄生容量の影響を極力小さくすることができる。下部電極の取り出しの配線44,45もデザインルールでの最小幅として寄生容量の影響を極力小さくする。その後、既存の配線プロセスを用いて、配線の加工を行う。
【0056】
以上、説明したように、第1、第2のMIS容量2,3においては、単位面積当たりの容量値が1.6fF/μmの従来構造の第2のMIS容量(誘電体膜に厚さが40nmの窒化シリコン膜を用いたMIS容量)3と、単位面積当たりの容量値が0.2fF/μmの第1のMIS容量(誘電体膜に厚さが150nmの酸化シリコン膜と厚さが40nmの窒化シリコン膜とを用いたMIS容量)2との異なる単位面積当たりの容量値を有する2種類のMIS容量を同時に形成することが可能となる。
【0057】
上記半導体装置の製造方法では、第1のMIS容量2の誘電体膜24を第1の絶縁膜21と第2の絶縁膜23とで形成することから、誘電体膜24の厚膜化が図れ、かつ、例えば第2の絶縁膜23を窒化シリコン膜で形成し、第1の絶縁膜21を第2の絶縁膜よりも低い誘電率を有する酸化シリコン層で形成することから、単位面積あたりの容量値が低くなりかつMIS容量面積が大きくなり、低容量領域での周辺長/面積比が小さくなる。また第1のMIS容量2の上部電極27(導電体膜26)の面積により容量値を決定することから、周辺に発生する寄生容量自体が小さくなる。
【0058】
このような製造方法を用いることによって、10fF台〜100fF台の低容量領域に対応した高精度なMIS容量が作製される。また、従来のMIS容量に用いている窒化シリコン膜を誘電体膜の一部として用いていることから、MIS容量の信頼性にかかわる誘電体膜はその膜質の面からも従来のMIS容量と同等以上の膜質であることが期待される。かつ通常のバイポーラトランジスタプロセスから工程数を増加することなく形成できる。
【0059】
上述したように、本発明の半導体装置によれば、第1の絶縁膜と第2の絶縁膜とで第1のMIS容量の誘電体膜を構成して誘電体の膜厚化を図り、かつ単位面積当たりの容量値を低くしMIS容量面積を大きくして、低容量領域での周辺長/面積比を小さくしている。また、上部電極となる導電体膜の形成面積で第1のMIS容量の容量値を決定しているので、第1のMIS容量は、要求される容量値100fF以下程度の低容量領域に対応することができる。かつ周辺に発生する寄生容量自体を小さくしているので、高精度でかつ信頼性に優れたものとなっている。また、従来のMIS容量に用いている窒化シリコン膜を誘電体膜の一部として用いているので、MIS容量の信頼性にかかわる誘電体膜はその膜質の面からも従来のMIS容量と同等以上の膜質であることが期待できる。
【0060】
本発明の半導体装置の製造方法によれば、要求される容量値100fF以下程度の低容量領域に対応した第1の絶縁体容量を、精度よく、かつ信頼性に優れた状態に形成することが可能である。また第1の絶縁体容量を形成するために第2の絶縁体容量を形成する工程に対して新たな工程を追加する必要がないので、プロセス的負荷がかからない。
【0061】
本発明によれば、容量値の大きい(例えば100fFを越える領域)MIS容量と、容量値の小さい(例えば100fF以下の領域)のMIS容量とを、共通の半導体基体上に搭載させた半導体装置を提供することができ、その際、各MIS容量の占有面積を集積回路での許容できる所定範囲内で小さく抑えつつ、容量値ばらつきを実用範囲内に抑え、さらに製造工程を増加させることなくこの種の半導体装置の製造を可能にする。
【図面の簡単な説明】
【0062】
【図1】 本発明の半導体装置に係る実施の形態を示す概略構成図である。
【図2】 第1、第2のMIS容量の容量値とそのばらつきの関係を示す図である。
【図3】 A 本発明の半導体装置の製造方法に係る実施の形態を示す製造工程断面図である。B 本発明の半導体装置の製造方法に係る実施の形態を示す製造工程断面図である。C 本発明の半導体装置の製造方法に係る実施の形態を示す製造工程断面図である。D 本発明の半導体装置の製造方法に係る実施の形態を示す製造工程断面図である。E 本発明の半導体装置の製造方法に係る実施の形態を示す製造工程断面図である。F 本発明の半導体装置の製造方法に係る実施の形態を示す製造工程断面図である。
【図4】 従来のMIS容量を示す概略構成断面図である。
【図5】 PDICの回路構成を示す概略回路図である。
【符号の説明】
【0063】
1・・基板、2・・第1の絶縁体容量、3・・第2の絶縁体容量、11・・半導体基板、12・・エピタキシャル層、13・・LOCOS、14・・素子分離拡散層、15・・第1の導電体領域、16・・第2の導電体領域、21・・第1の絶縁膜、22・・開口部、23・・第2の絶縁膜(窒化シリコン)、24・・誘電体膜、25・・誘電体膜、26・・導電体膜、27,28・・上部電極、31・・相関絶縁膜(酸化シリコン膜)、32,33,34,35・・開口部、44,45・・配線

Claims (7)

  1. 基板に形成された第1の絶縁体容量と、前記基板に形成されたもので前記第1の絶縁体容量よりも容量が大きい第2の絶縁体容量とを備えた半導体装置において、
    前記第1の絶縁体容量は、前記基板に形成された第1の導電体領域と、
    層間絶縁膜と第1の絶縁体容量の誘電体膜とを兼用するもので前記第1の導電体領域上に形成された第1の絶縁膜と、
    第1の絶縁体容量の誘電体膜の一部および前記第2の絶縁体容量の誘電体膜となるもので前記第1の絶縁膜上に形成された第2の絶縁膜と、前記第2の絶縁膜上に形成された導電体膜とからなり、
    前記第1の絶縁体容量の容量が前記誘電体膜の形成面積によって決定されている
    ことを特徴とする半導体装置。
  2. 前記第1の絶縁膜は単層もしくは複数層の酸化シリコン層からなり、
    前記第2の絶縁膜は窒化シリコン層からなる
    ことを特徴とする請求の範囲第1項記載の半導体装置。
  3. 前記第1の絶縁体容量の容量値が100fF以下である
    ことを特徴とする請求の範囲第1項記載の半導体装置。
  4. 前記第1の絶縁体容量の容量値が100fF以下であり、
    前記第2の絶縁体容量の容量値が100fFを越える値である
    ことを特徴とする請求の範囲第1項記載の半導体装置。
  5. 前記第1の絶縁体容量の下部電極となる前記第1の導電体領域と、前記第2の絶縁体容量の下部電極となる第2の導電体領域とが同一の導電体領域で形成され、
    前記第1の絶縁体容量の誘電体膜の一部と、前記第2の絶縁体容量の容量を決定する開口部を有する絶縁膜とが前記第1の絶縁膜で形成され、
    前記第1の絶縁体容量の誘電体膜の他部と、前記第2の絶縁体容量の誘電体膜とが前記第2の絶縁膜で形成され、
    前記第1の絶縁体容量の上部電極と前記第2の絶縁体容量の上部電極とが同一の導電体膜で形成される
    ことを特徴とする請求の範囲第1項記載の半導体装置。
  6. 半導体基板に異なる単位容量値を有する第1の絶縁体容量と第2の絶縁体容量とを形成する半導体装置の製造方法において、
    前記半導体基板に不純物をドーピングして第1の導電体領域と第2の導電体領域とを形成する工程と、
    前記第1の導電体領域上および前記第2の導電体領域上に層間絶縁膜と第1の絶縁体容量の誘電体膜とを兼用する第1の絶縁膜を形成する工程と、
    第2の導電体領域上における前記第1の絶縁膜の開口部を形成する工程と、
    前記第1の絶縁膜および前記開口部内に前記第1の絶縁体容量の誘電体膜の一部および前記第2の絶縁体容量の誘電体膜となる第2の絶縁膜を形成する工程と、
    前記第2の絶縁膜上に前記第1の絶縁体容量および前記第2の絶縁体容量の各上部電極となる導電体膜を形成する工程とを備え、
    前記第1の絶縁体容量の容量を前記導電体膜の形成面積によって決定する
    ことを特徴とする半導体装置の製造方法。
  7. 前記第1の絶縁膜を単層もしくは複数層の酸化シリコン層で形成し、前記第2の絶縁膜を窒化シリコン層で形成する
    ことを特徴とする請求の範囲第6項記載の半導体装置の製造方法。
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