JP3978817B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特に容量素子を有する半導体装置の製造方法に関する。
【0002】
【従来の技術】
容量素子は誘電体に両側に1対の電極を有し、電荷を蓄積および放出する素子であり、半導体装置における基本的な素子として広く用いられている。例えばA−Dコンバータなどにおいては、大容量で高耐圧性の容量素子を必要としている。また、半導体装置の縮小化に伴い、容量素子の占有面積も縮小化する必要がある。このような状況から、容量素子に用いられる誘電体膜としては、比誘電率が高く、かつ高耐圧性であることが好ましい。
【0003】
図5は、上記の容量素子を有する従来例の半導体装置の断面図である。LOCOS法などにより形成された素子分離絶縁膜20により分離された領域のシリコン基板10中に、導電性不純物の拡散層である下部電極11が形成されており、その上層に例えば酸化シリコンの層間絶縁膜21が形成されている。層間絶縁膜21には下部電極11に達する開口部が2つ形成されており、一方の開口部においては、例えば窒化シリコンより形成されている誘電体膜22を挟んでその上層に例えばポリシリコンからなる上部電極30が形成されている。また、他方の開口部においては、下部電極11に接続する取り出し電極31が形成されている。下部電極11と上部電極30とその間の誘電体膜22とから容量素子を構成している。
【0004】
上記のような容量素子の誘電体膜として、減圧化学的気相成長法により形成した窒化シリコン薄膜を用いる場合、窒化シリコン薄膜中の窒素とシリコンの組成比率が容量素子の特性に大きな影響を与えることが知られている。この膜の組成比率は、成膜条件に大きく依存する。一般に、減圧CVD法で窒化シリコン薄膜を形成する場合には、その原料ガスとして、NH3 とSiH2Cl2 が用いられれる。上記の窒化シリコン薄膜中の窒素とシリコンの組成比率を変えるには、上記原料ガスの流量比(NH3 流量/SiH2Cl2 流量)、または成膜基板温度を変化させることで実現できる。
【0005】
【発明が解決しようとする課題】
しかしながら、上記の窒化シリコン薄膜において、窒素の組成比率を低くすると、比誘電率は大きくなるので容量を大きくすることができるが、同時に電気的ストレスに対する耐性が劣化し、絶縁破壊が生じやすくなってくるので、素子の信頼性が低下するという問題がある。
【0006】
また、絶縁破壊の発生が抑制され、電気的ストレスに対する耐性が高く、信頼性が高い容量素子を形成するためには、窒化シリコン薄膜の組成比率として窒素の組成比率を高める必要が生じるが、この場合、比誘電率が低下してしまうので、容量が小さくなってしまう問題がある。また、窒素の組成比率を高めた窒化シリコン薄膜を形成するためには、成膜基板温度を下げるか、原料ガスの流量比(NH3 流量/SiH2Cl2 流量)を大きくすることで実現できる。しかし、これは窒化シリコン膜の成膜速度を低下させる方向であり、生産性が著しく低下してしまうという問題が発生する。
【0007】
本発明は上記の問題点に鑑みてなされたものであり、従って、本発明は、素子の信頼性に優れ、比誘電率を確保して容量を大きくでき、生産性を低下させずに形成できる誘電体膜を有する容量素子を有する半導体装置の製造方法を提供することを目的とする。
【0008】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体装置の製造方法は、容量素子を備えた半導体装置の製造方法であって、前記容量素子の形成工程にあっては、基板に第1電極を形成する工程と、前記第1電極の上層に、窒素とシリコンの組成比率の異なる窒化シリコンの積層体を有する誘電体膜を形成する工程と、前記誘電体膜の上層に第2電極を形成する工程とを有し、前記誘電体膜を形成する工程が、炉内に複数の前記基板を原料ガスの供給口側から排気口側へ順に並べて、原料ガスとして NH 3 と SiH 2 Cl 2 を用いて成膜するバッチ式の減圧化学的気相成長装置を用い、炉内における原料ガスの濃度勾配による反応速度の低下を相殺するように、前記炉内における前記基板の温度に温度勾配を設定し、前記 NH 3 と SiH 2 Cl 2 の流量をともに変更して流量比を異ならせ、同時に前記炉内の真空度を変えて、前記装置内で連続して、かつ前記温度勾配の設定を変えることなく、前記窒素とシリコンの組成比率の異なる窒化シリコンの積層体を形成する工程を含む。
【0012】
上記の本発明の半導体装置の製造方法は、基板に第1電極を形成し、次に第1電極の上層に膜質の異なる窒化シリコンの積層体を有する誘電体膜を形成する。次に、誘電体膜の上層に第2電極を形成する。これにより、第1電極と第2電極で誘電体膜を挟んだ容量素子を形成することができる。
【0013】
上記の本発明の半導体装置の製造方法によれば、例えば、成膜速度が速く、比誘電率が大きく容量を大きくすることができるシリコンの組成比率の高い窒化シリコン層と、電気的ストレスに対する耐性が高く、信頼性が高い窒素の組成比率の高い窒化シリコン層とを積層させて誘電体膜を形成することにより、比誘電率を確保して容量を大きくでき、さらに電気的ストレスに対する耐性が高く、信頼性が高い誘電体膜を有する容量素子を形成することができる。窒素の組成比率の高い窒化シリコン層は成膜速度が遅くなるが、誘電体膜の一部についてのみ窒素の組成比率を高くするので、生産性を低下させないで形成できる。
【0015】
また、同一装置内で連続して前記膜質の異なる窒化シリコンの積層体を形成することにより、装置を変えることによる工程上のロスを省いて膜質の異なる窒化シリコンの積層体を有する誘電体膜を形成することができ、生産性を向上することができる。
【0016】
また、NH 3 と SiH 2 Cl 2 の流量比を異ならせることにより、減圧化学的気相成長法を用いて窒素とシリコンの組成比率の異なる層の積層体を形成することができる。 NH 3 とSiH2Cl2を原料ガスとし、(NH3流量/SiH2Cl2流量)を小さくすることで窒素の組成比率の低い窒化シリコン層を、(NH3流量/SiH2Cl2流量)を大きくすることで窒素の組成比率の高い窒化シリコン層を堆積させ、積層させて形成できる。
【0017】
上記の本発明の半導体装置の製造方法は、前記窒化シリコンの積層体を形成する工程において前記NH 3 と SiH 2 Cl 2 の各原料ガスの流量をともに変更して前記流量比を異ならせる。
また、前記窒化シリコンの積層体を形成する工程において前記流量比を異ならせるときに同時に前記炉内の真空度を変える。
窒化シリコンの積層体の形成を行う炉内の各部においては、窒化シリコン膜の成膜速度を揃えるために場所ごとに異なる成膜基板温度を設定し、成膜基板の温度勾配を設定している。この温度勾配は原料ガスの流量比を変えることにより最適な設定からずれてしまうために、成膜基板の温度勾配を設定し直す必要が生じるが、温度条件変更後の成膜基板の温度の追従性が悪く、温度が安定するまで大幅な工程時間の増加が必要となる。しかし、各原料ガスの流量をともに変更して流量比を異ならせ、さらに、炉内の真空度を変えることにより、最初に設定した温度勾配を設定し直すことなく、窒化シリコン膜の成長速度の炉内均一性を維持したまま、窒化シリコンの積層体を形成でき、工程時間の短縮およびコスト削減が可能となる。
【0018】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面を参照して説明する。
【0019】
第1実施形態
図1は、本実施形態の半導体装置の断面図である。例えばLOCOS法などにより形成された素子分離絶縁膜20により分離された領域のシリコン基板10中に、導電性不純物の拡散層である下部電極11が形成されており、その上層に例えば酸化シリコンの層間絶縁膜21が形成されている。層間絶縁膜21には下部電極11に達する開口部が2つ形成されており、一方の開口部においては、窒化シリコンより形成されている誘電体膜22を挟んでその上層に例えばポリシリコンからなる上部電極30が形成されている。また、他方の開口部においては、下部電極11に接続する取り出し電極31が形成されている。下部電極11と上部電極30とその間の誘電体膜22とから容量素子を構成している。
【0020】
上記の誘電体膜22は、膜質の異なる窒化シリコンの積層体を有し、例えば窒素とシリコンの組成比率の異なる層の積層体であり、窒素の組成比率の低い窒化シリコン層22aと、窒素の組成比率の高い窒化シリコン層22bとの積層体である。このように、成膜速度が速く、比誘電率が大きく容量を大きくすることができる窒素の組成比率の低い窒化シリコン層22aと、電気的ストレスに対する耐性が高く、信頼性が高い窒素の組成比率の高い窒化シリコン層22bとの積層体を誘電体膜22とすることにより、比誘電率を確保して容量を大きくでき、さらに電気的ストレスに対する耐性が高く、信頼性が高い窒化シリコンの積層体を誘電体膜とすることができ、誘電体膜の一部についてのみ窒素の組成比率を高くするので、生産性を低下させないで形成することができる。この場合、窒素の組成比率の低い窒化シリコン層22aと窒素の組成比率の高い窒化シリコン層22bの上下関係は入れ替えることもできる。
【0021】
上記の構造の半導体装置の製造方法について、以下に説明する。まず、図2(a)に示すように、シリコン半導体基板10に、例えばLOCOS法により酸化シリコンからなる素子分離絶縁膜20を形成する。次に、導電性不純物をイオン注入して、下部電極11を形成する。次に、例えば化学的気相成長(Chemical Vapor Deposition ;CVD)法により酸化シリコンを堆積させ、層間絶縁膜を形成し、フォトリソグラフィー工程によりパターニングして、下部電極11に達する2つの開口部を形成する。一方の開口部は誘電体膜と上部電極を積層させて容量素子構成とするための開口部であり、容量形成に寄与する面積であって、広いほど容量を大きくすることができるので、できるだけ広く開口することが好ましい。他方の開口部は下部電極に接続する取り出し電極を形成するための開口部であり、取り出し電極が接続できる程度の大きさで十分である。
【0022】
次に、図2(b)に示すように、例えば、窒素の供給源としてNH3 を、シリコンの供給源としてSiH2Cl2 を用い、基板温度を760℃、ガス圧力を50Pa、SiH2Cl2 流量を50SCCM、NH3 流量を200〜1000SCCMとした減圧CVD法により、窒素の組成比率の低い窒化シリコン層22aと、窒素の組成比率の高い窒化シリコン層22bとを積層させ、2つの開口部を被覆して全面に誘電体膜22を形成する。誘電体膜22の近傍の拡大図を図2(c)に示す。この誘電体膜22の形成においては、原料ガスの流量比(NH3 流量/SiH2Cl2 流量)を4〜20の範囲で変えて、(NH3 流量/SiH2Cl2 流量)を小さくすることで窒素の組成比率の低い窒化シリコン層22aを、(NH3 流量/SiH2Cl2 流量)を大きくすることで窒素の組成比率の高い窒化シリコン層22bを堆積させる。CVD工程の途中でガス流量比を変えて窒素の組成比率を制御することにより、同一CVD装置内で連続的に形成、積層させることができる。
【0023】
上記の誘電体膜22の形成においては、原料ガスの流量比を変えて窒化シリコン膜中の窒素の組成比率の高低を制御する代わりに、成膜基板温度を変えることで、窒素の組成比率の高い窒化シリコン層22aと低い窒化シリコン層22bとを連続的に形成することもできる。この場合、温度条件変更後の成膜基板の温度が安定するまでの工程時間が必要である。
【0024】
次に、上部電極を形成するほうの開口部近傍の誘電体膜22を残してRIE(反応性イオンエッチング)などのエッチングを施し、下部電極の取り出し口の誘電体膜22を除去する。次に、誘電体膜22を被覆して全面に、例えば導電性不純物を含有するポリシリコンを堆積させ、フォトリソグラフィー工程により上部電極30、下部電極の取り出し電極31をそれぞれ形成し、図1に示す半導体装置に至る。これにより、下部電極11と上部電極30の間に、窒素の組成比率の低い窒化シリコン層22aと、窒素の組成比率の高い窒化シリコン層22bとの積層体である誘電体膜22を有する容量素子を有する半導体装置を形成することができる。
【0025】
上記の誘電体膜22の形成工程において、バッチ炉式成膜装置により形成する場合の装置の模式図を図3に示す。炉内に誘電体膜22を形成する基板が、原料ガスの供給口側Sから排気口側Eへ順に並べられる。原料ガスは、排気口側Eに近づくにつれて、誘電体膜22の形成により消費されて、その濃度が次第に低下していき、反応速度が低下していく。そこで、形成する膜厚の炉内における均一性を確保するために、原料ガスの濃度勾配による反応速度の低下を相殺するように、成膜基板温度に温度勾配を設定し、反応速度を炉内で均一化し、形成する膜厚の均一化を図る。例えば、図3においては、供給口側Sから排気口側Eへ並べられた基板を大きく3つの領域A、B、Cに分け、それぞれの領域の基板の温度がtA <tB <tC となるように設定する。このときの最適な温度勾配は、ガス流量や真空度などの他の要因によって決定される。従って、本実施形態において、炉内ガス圧力を50Paとして一定とし、原料ガスの流量比を変えて窒化シリコン膜中の窒素の組成比率の高低を制御する際には、原料ガスの流量比を変える前後において最適な成膜基板の温度勾配が変わってしまうので、原料ガスの流量比を変えるときに温度勾配を最適値に設定し直すことが必要である。以下、「温度の設定」は装置の入力値ではなく、成膜基板温度そのものの設定を意味する。
【0026】
実施例
上記のようにして形成した誘電体膜22およびそれを有する容量素子について、窒化シリコン膜を形成する原料ガスの流量を、SiH2Cl2 流量は50SCCMで固定し、NH3 流量を200〜1000SCCMと変えて、ガス流量比(NH3 流量/SiH2Cl2 流量)を4〜20の範囲で変えたときの、容量特性および生産性への影響を調べた結果について、図4に示す。
【0027】
図4(a)は、原料ガスの流量比(NH3 流量/SiH2Cl2 流量)に対して累積故障確率50%時のQBD値の相対値をプロットした図である。累積故障確率50%時のQBD値とは、経時絶縁破壊(Time Dependent Dielectric Breakdown ;TDDB)試験において、容量素子に徐々に電荷を注入していき、誘電体膜の絶縁が破壊されたときの電気容量値であって、容量素子の累積故障確率が50%となったときの値を示している。この値が高いほど絶縁破壊が発生しにくく、電気的ストレスに対する耐性が高く、信頼性が高い容量素子となり、逆にこの値が低いほど信頼性は低くなる。原料ガスの流量比(NH3 流量/SiH2Cl2 流量)を高くすると窒化シリコン膜中の窒素の組成比率が高くなり、信頼性が高い容量素子となる。
【0028】
図4(b)は、原料ガスの流量比(NH3 流量/SiH2Cl2 流量)に対して比誘電率の相対値をプロットした図である。比誘電率が高いほど容量を大きくすることができる。原料ガスの流量比(NH3 流量/SiH2Cl2 流量)を低くすると窒化シリコン膜中の窒素の組成比率が低くなり、容量が大きい容量素子となる。
【0029】
図4(c)は、原料ガスの流量比(NH3 流量/SiH2Cl2 流量)に対して成膜速度の相対値をプロットした図である。成膜速度が速いほど生産性を高めることができる。原料ガスの流量比(NH3 流量/SiH2Cl2 流量)を低くすると窒化シリコン膜中の窒素の組成比率が低くなり、成膜速度が速くなる。
【0030】
上記のように、本実施形態の半導体装置の製造方法によれば、窒化シリコンの誘電体膜の形成工程において、その原料ガスの流量比を成膜途中で変えることなどにより、上記のように窒素の組成比の高い窒化シリコン膜と低い窒化シリコン膜とを連続的に形成して積層させ、比誘電率を確保して容量を大きくでき、さらに電気的ストレスに対する耐性が高く、信頼性が高い窒化シリコンの積層体を誘電体膜とする容量素子を形成することができる。窒素の組成比率の高い窒化シリコン層は成膜速度が遅くなるが、誘電体膜の一部についてのみ窒素の組成比率を高くするので、生産性を低下させないで形成できる。
【0031】
第2実施形態
本実施形態にかかる半導体装置は、第1実施形態の半導体装置と実質的に同一である。ただし、その製造方法において、バッチ炉式成膜装置により誘電体膜22を形成するときに、3つの領域A、B、Cの各成膜基板に対して設定される温度勾配(tA <tB <tC )の最適値が原料ガスの流量比を変える前後において変化しないように、2種類以上の原料ガスの各原料ガスの流量をともに変更して流量比を異ならせるか、あるいは、原料ガスの流量比を変更するときに同時に炉内の真空度を変える。
【0032】
3つの領域A、B、Cの各成膜基板に対して設定される温度勾配(tA <tB <tC )の設定値を変えないで、例えば前記実施例のように、SiH2Cl2 流量を固定し、NH3 流量を変える場合、窒化シリコン膜の成長速度は炉内で不均一となり、供給口側S、あるいは排気口側Eで厚くなったりするが、SiH2Cl2 流量およびNH3 流量をともに変化させて原料ガスの流量比を変えること、あるいは、炉内の圧力(真空度)を変えることにより温度勾配の最適値からのずれを相殺でき、温度勾配の最適値が変化しないので、原料ガスの流量比を変えるときに温度勾配を最適値に設定し直す必要なく、炉内の各部における窒化シリコン膜の成長速度の均一性を維持して、窒素の組成比率の異なる窒化シリコン膜の積層体を形成することができる。これにより、温度条件変更後の成膜基板の温度の追従性が悪く、温度が安定するまで大幅な工程時間の増加が必要となっている成膜基板の設定温度の変更が不必要となり、工程時間の短縮およびコスト削減が可能となる。
【0033】
本実施形態の半導体装置の製造方法によれば、窒化シリコンの誘電体膜の形成工程において、その原料ガスの流量比を成膜途中で変えることなどにより、上記のように窒素の組成比の高い窒化シリコン膜と低い窒化シリコン膜とを連続的に形成して積層させ、比誘電率を確保して容量を大きくでき、さらに電気的ストレスに対する耐性が高く、信頼性が高い窒化シリコンの積層体を誘電体膜とする容量素子を形成することができる。窒素の組成比率の高い窒化シリコン層は成膜速度が遅くなるが、誘電体膜の一部についてのみ窒素の組成比率を高くするので、生産性を低下させず、さらに、成膜温度についてバッチ炉内の温度勾配を設定し直す必要がなくなるので、成膜基板の設定温度の変更が不必要となり、工程時間の短縮およびコスト削減が可能である。
【0034】
本発明は、上記の実施形態に限定されない。例えば、誘電体膜は窒素の組成比率の高い窒化シリコン膜と低い窒化シリコン膜の積層体としているが、3層以上の積層体とすることもできる。窒素の組成比率の高い窒化シリコン膜と低い窒化シリコン膜の上下関係はどちらでもよい。膜質を変えるためには、原料ガス流量比を制御して変える他に、成膜基板温度を制御することによってもよい。原料ガスとしては、SiH2Cl2 およびおよびNH3 に限定するものではなく、その他の様々な原料ガスを使用できる。また、上部電極および下部電極は1層構造でも、2層以上の構成でもよい。また、その他、本発明の要旨を逸脱しない範囲で、種々の変更を行うことができる。
【0035】
【発明の効果】
本発明の半導体装置の製造方法によれば、素子の信頼性に優れ、比誘電率を確保して容量を大きくできる誘電体膜を有する容量素子を有する半導体装置を、生産性を低下させずに製造することができる。
【図面の簡単な説明】
【図1】図1は本発明の半導体装置の断面図である。
【図2】図2は本発明の半導体装置の製造方法の製造工程を示す断面図であり、(a)は層間絶縁膜に開口部を形成する工程まで、(b)は誘電体膜の形成工程までを示し、(c)は(b)の誘電体膜近傍の拡大図である。
【図3】図3はバッチ炉式成膜装置の模式図である。
【図4】図4はガス流量比(NH3 流量/SiH2Cl2 流量)の容量特性および生産性への影響を調べた結果を示す図であり、原料ガスの流量比(NH3 流量/SiH2Cl2 流量)に対して(a)累積故障確率50%時のQBD値の相対値をプロットした図、(b)比誘電率の相対値をプロットした図、(c)成膜速度の相対値をプロットした図である。
【図5】図5は従来例の半導体装置の断面図である。
【符号の説明】
10…半導体基板、11…下部電極、20…素子分離絶縁膜、21…層間絶縁膜、22、22a、22b…誘電体膜、30…上部電極、31…取り出し電極、S…原料ガス供給口、E…原料ガス排気口。
Claims (1)
- 容量素子を備えた半導体装置の製造方法であって、前記容量素子の形成工程にあっては、
基板に第1電極を形成する工程と、
前記第1電極の上層に、窒素とシリコンの組成比率の異なる窒化シリコンの積層体を有する誘電体膜を形成する工程と、
前記誘電体膜の上層に第2電極を形成する工程と
を有し、
前記誘電体膜を形成する工程が、炉内に複数の前記基板を原料ガスの供給口側から排気口側へ順に並べて、原料ガスとして NH 3 と SiH 2 Cl 2 を用いて成膜するバッチ式の減圧化学的気相成長装置を用い、炉内における原料ガスの濃度勾配による反応速度の低下を相殺するように、前記炉内における前記基板の温度に温度勾配を設定し、前記 NH 3 と SiH 2 Cl 2 の流量をともに変更して流量比を異ならせ、同時に前記炉内の真空度を変えて、前記装置内で連続して、かつ前記温度勾配の設定を変えることなく、前記窒素とシリコンの組成比率の異なる窒化シリコンの積層体を形成する工程を含む
半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19224397A JP3978817B2 (ja) | 1997-07-17 | 1997-07-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19224397A JP3978817B2 (ja) | 1997-07-17 | 1997-07-17 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1140753A JPH1140753A (ja) | 1999-02-12 |
JP3978817B2 true JP3978817B2 (ja) | 2007-09-19 |
Family
ID=16288050
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19224397A Expired - Lifetime JP3978817B2 (ja) | 1997-07-17 | 1997-07-17 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3978817B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW557569B (en) * | 2000-01-24 | 2003-10-11 | Sony Corp | Semiconductor device and manufacturing method thereof |
JP2009267391A (ja) * | 2008-03-31 | 2009-11-12 | Tokyo Electron Ltd | 窒化珪素膜の製造方法、窒化珪素膜積層体の製造方法、コンピュータ読み取り可能な記憶媒体およびプラズマcvd装置 |
-
1997
- 1997-07-17 JP JP19224397A patent/JP3978817B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH1140753A (ja) | 1999-02-12 |
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Date | Code | Title | Description |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041029 |
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A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050315 |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050513 |
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A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050927 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051122 |
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A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070313 |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070514 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070605 |
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070618 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100706 Year of fee payment: 3 |