KR100594207B1 - 원자층 증착법을 이용한 박막 형성방법 - Google Patents

원자층 증착법을 이용한 박막 형성방법 Download PDF

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Abstract

본 발명의 박막 형성 방법은 기판 상에 원자층 증착법에 의하여 제1 온도에서 안정한 제1 박막을 형성하는 단계를 포함한다. 상기 제1 박막이 형성된 기판을 상기 제1 온도보다 높은 제2 온도에서 열처리하여 제2 온도에서 안정한 제1 박막으로 변환시킨다. 상기 제2 온도에서 안정한 제1 박막 상에 원자층 증착법에 의해 상기 제2 온도에서 안정한 제2 박막을 형성하여 제1 박막 및 제2 박막의 단일막을 형성한다. 본 발명은 제1 박막 형성 및 제2 박막 형성의 두 단계(step)로 단일 박막을 형성하여 제2 온도의 고온에서 안정하게 할 수 있다.

Description

원자층 증착법을 이용한 박막 형성 방법{Method for forming thin film using atomic layer deposition}
도 1은 본 발명의 박막 형성 방법에 이용된 박막 형성 장치를 설명하기 위하여 도시한 개략도이다.
도 2는 도 1의 박막 형성 장치를 이용한 본 발명의 박막 형성 방법을 설명하기 위하여 도시한 흐름도이다.
도 3a 및 도 3b는 본 발명의 박막 형성 방법을 반도체 소자의 커패시터(capacitor) 제조방법에 적용한 예를 도시한 반도체 소자의 단면도이다.
도 4는 본 발명의 박막 형성방법을 반도체 소자에 전체적으로 적용한 예를 도시한 도면이다.
도 5 및 도 6은 각각 본 발명의 박막 형성 방법을 반도체 소자의 커패시터에 적용했을 때 인가전압에 따른 정전용량(capacitance) 및 누설 전류 밀도를 나타낸 그래프이다.
본 발명은 박막 형성 방법에 관한 것으로, 보다 상세하게는 원자층 증착법(Atomic Layer Deposition: 이하, "ALD법"이라 함)을 이용한 박막 형성 방법 에 관한 것이다.
일반적으로, 박막(thin film)은 반도체 소자의 유전체(dielectrics), 액정표시소자(liquid-crystal display)의 투명한 도전체(transparant conductor) 및 전자 발광 박막 표시 소자(electroluminescent thin film display)의 보호층(protective layer) 등으로 다양하게 사용된다. 상기 박막은 증기법(evaporation method), 화학기상증착법(chemical vapor deposition), ALD법 등에 의하여 형성된다.
이중에서, 상기 ALD법은 반응물을 순차적으로 주입하고 제거하는 방식으로 막을 증착시키는 방법이다. 이러한 ALD법은 하부막질의 특성에 따라 형성되는 박막의 성질이 좌우되는 에피공정의 특성을 갖고 있어 ALE(Atomic layer epitaxy)라고도 한다. 그러므로 ALD 방법에 의해 증착되는 박막은 하부 막질이 단결정일 경우 단결정의 막이 증착되고, 하부 막질이 비정질일 경우 비정질의 막이 증착되게 된다. 그리고, ALD법은 에피 공정과 다르게 저온에서 막을 증착할 수 있다.
그런데, 종래의 ALD법에 의하면 하부 막질과 다른 종류의 박막(이종의 박막)을 저온에서 형성하면, 형성되는 박막이 저온에서 안정된 박막이 형성된다. 예컨대, 종래의 ALD법에 의해 비정질 폴리실리콘 기판 상에 반응물로 Al(CH3)3와 H2 O를 이용하여 300℃ 정도의 저온에서 알루미늄 산화막을 형성하면 저온에서 안정한 알루미늄 산화막이 형성된다.
그러나, 저온에서 ALD법을 이용하여 형성된 박막이 반도체 소자의 제조에 이용하기 위해서는 고온에서도 박막이 안정해야 한다. 그렇치 않으면 반도체 소자의 제조에 이용할 수 없게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 문제를 해결하여 ALD법을 이용하여 저온에서 형성된 박막이 고온에서도 안정하게 할 수 있는 ALD법을 이용한 박막 형성 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 박막 형성 방법은 기판 상에 원자층 증착법에 의하여 제1 온도에서 안정한 제1 박막을 형성하는 단계를 포함한다. 상기 제1 박막이 형성된 기판을 상기 제1 온도보다 높은 제2 온도에서 열처리하여 제2 온도에서 안정한 제1 박막으로 변환시킨다. 상기 제2 온도에서 안정한 제1 박막 상에 원자층 증착법에 의해 상기 제2 온도에서 안정한 제2 박막을 형성하여 제1 박막 및 제2 박막으로 이루어진 단일막을 형성한다.
상기 열처리는 노 또는 급속 열처리 장비에서 수행할 수 있고, 상기 열처리는 플라즈마 분위기에서 수행할 수 있다. 상기 제1 박막 및 제2 박막은 반도체 소자 커패시터(capacitor)의 하부 전극과 상부 전극 사이에 형성되는 유전막일 수 있다. 이때, 상기 하부 전극은 폴리실리콘막이며, 상기 상부 전극은 폴리실리콘막 또는 TiN막으로 구성할 수 있다. 또한, 상기 제1 박막 및 제2 박막은 반도체 소자의 게이트(gate) 절연막일 수 있다.
이상과 같은 본 발명은 제1 박막 형성 및 제2 박막 형성의 두 단계(step)로 단일 박막을 형성하여 제2 온도의 고온에서 안정하게 할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1은 본 발명의 박막 형성 방법에 이용된 박막 형성 장치를 설명하기 위하여 도시한 개략도이다.
구체적으로, 본 발명의 박막 형성 방법에 이용되는 박막 형성 장치는 외부의 히터(도시 안함)에 의하여 가열될 수 있는 반응 챔버(11)와, 기판(15), 예컨대 실리콘 기판이 놓이도록 상기 반응 챔버(11)의 바닥에 설치된 서셉터(susceptor; 13)와, 반응 가스들이 상기 반응 챔버(11) 내부로 주입되도록 상기 서셉터(13) 상부에 설치된 샤워 헤드(shower head; 17)와, 상기 반응 챔버(11) 내부의 압력을 조절하기 위하여 상기 반응 챔버(11)와 연결된 진공펌프(19)를 구비한다. 여기서, 상기 샤워 헤드(17)는 서로 분리된 2개의 가스주입관(gas inlet; A 및 B)을 구비한다. 그리고, 제1 반응물 및 불활성 가스(inert gas)는 상기 가스주입관(A)을 통하여 반응 챔버(11) 내부로 주입되고, 제2 반응물은 상기 가스주입관(B)을 통하여 반응 챔버(11) 내부로 주입된다. 상기 제1 반응물과 제2 반응물의 가스관을 다르게 한 것은 하나의 가스관(A 또는 B) 내에서 반응하는 것을 억제시키기 위함이다. 상기 제1 반응물 및 상기 불활성 가스는 각각 제1 밸브(V1) 및 제2 밸브(V2)에 의하여 반응 챔버(11) 내부로의 주입이 제어되고, 상기 제2 반응물은 제3 밸브(V3)에 의하여 상기 반응 챔버(11) 내부로의 주입이 제어된다.
도 2는 도 1의 박막 형성 장치를 이용한 본 발명의 박막 형성 방법을 설명하기 위하여 도시한 흐름도이다. 특히, 본 발명의 박막 형성 방법을 알루미늄 산화막의 형성과정을 예로 들어 설명한다.
구체적으로, 기판, 예컨대 실리콘 기판 상에 원자층 증착법에 의하여 제1 온도, 예컨대 100∼400℃, 바람직하게는 300℃의 저온에서 안정한 제1 박막, 예컨대 제1 알루미늄 산화막을 형성한다(단계 20).
여기서, 원자층 증착법에 의한 제1 알루미늄 산화막의 형성과정을 자세히 살펴본다. 도 1과 같은 박막 형성장치에 기판이 로딩된 챔버를 100∼400℃의 공정 온도와 1∼10,000mTorr의 공정 압력으로 유지시킨다. 이어서, 상기 반응 챔버에 제1 반응물인 트리 메틸 알루미늄(TMA: Al(CH3)3)를 제1 밸브(V1), 가스관(A) 및 샤워 헤드(17)를 통하여 주입한 후 불활성 가스, 예컨대 아르곤 가스를 제1 밸브(V1), 가스관(A) 및 샤워 헤드(17)를 통하여 주입 및 퍼징(purging)하여 기판 상에 트리 메틸 알루미늄을 흡착시킨다. 다음에, 상기 반응 챔버(11)에 제2 반응물인 제1 밸브(V3), 가스관(B) 및 샤워 헤드(17)를 통하여 제2 반응물, 예컨대 H2O를 주입한 후 아르곤 가스로 퍼징한다. 이렇게 되면, 흡착된 제1 반응물과 제2 반응물이 반응하고 화학치환방법에 의해 제1 알루미늄 산화막이 형성된다.
이어서, 상기 제1 박막을 상기 제1 온도보다 높은 제2 온도, 예컨대 450℃ 이상, 바람직하게는 450∼1200℃의 고온에서 열처리하여 제2 온도에서 안정한 제1 박막으로 변환시킨다(단계 22). 즉, 제1 알루미늄 산화막은 고온에서 안정한 알루미늄 산화막으로 변경된다. 상기 열처리는 노 또는 급속 열처리 장비에서 수행한다. 또한, 상기 열처리는 플라즈마 분위기에서 수행할 수 있다.
다음에, 상기 제2 온도에서 안정한 제1 박막 상에 원자층 증착법에 의해 상기 제2 온도에서 안정한 제2 박막, 예컨대 제2 알루미늄 산화막을 형성한다(단계 24). 이때, 제1 박막이 고온에서 안정하기 때문에 제1 박막 상에 형성되는 제2 박막도 고온에서 안정하다. 상기 제2 박막의 형성조건은 상술한 제1 박막의 형성조건과 동일하게 구성한다.
결과적으로, 본 발명은 제1 박막을 고온에서 안정화시키기 위하여 열처리를 실시한 후 고온에서 안정화된 제1 박막 상에 원자층 증착법에 의하여 제2 박막을 형성한다. 이렇게 되면, 제1 박막과 제2 박막을 포함하는 단일 박막도 제2 온도의 고온에서 안정하다. 다시 말하면, 제1 박막 형성 및 제2 박막 형성의 두 단계로 단일 박막을 형성하여 제2 온도의 고온에서 단일 박막을 안정하게 할 수 있다. 이렇게 고온에서 안정된 단일 박막을 반도체 소자의 제조에 이용할 경우 후술하는 바와 같이 누설 전류 특성 등이 향상된다.
이하에서는 본 발명의 박막 형성 방법을 반도체 소자의 제조에 적용한 다양한 예를 도시한다.
삭제
도 3a 및 도 3b는 본 발명의 박막 형성 방법을 반도체 소자의 커패시터 제조방법에 적용한 예를 도시한 반도체 소자의 단면도이다.
구체적으로, 반도체 기판(31), 예컨대 실리콘 기판 상에 커패시터(capacitor)의 하부 전극(33)을 형성한다. 상기 하부 전극(33)은 폴리실리콘막으로 형성한다. 이어서, 상기 하부 전극 상에 도 2에 설명한 바와 같이 원자층 증착법을 이용하여 두 단계로 유전막을 형성한다. 즉, 도 3a에 도시한 바와 같이 하부 전극(33) 상에 제1 온도, 예컨대 100∼400℃, 바람직하게는 300℃의 저온에서 안정한 제1 유전막(35), 예컨대 제1 알루미늄 산화막(Al2O3)을 형성한다. 이어서, 상기 제1 유전막(35)을 상기 제1 온도보다 높은 제2 온도, 예컨대 450℃ 이상, 바람직하게는 450∼1200℃의 고온에서 열처리하여 제1 유전막(35)을 제2 온도의 고온에서 안정한 제1 유전막(35)으로 변환시킨다. 상기 열처리는 노 또는 급속 열처리 장비에서 수행한다. 또한, 상기 열처리는 플라즈마 분위기에서 수행할 수 있다.
다음에, 도 3b에 도시한 바와 같이 상기 제2 온도의 고온에서 안정한 제1 유전막(35) 상에 원자층 증착법에 의해 상기 제2 온도에서 안정한 제2 유전막(37), 예컨대 제2 알루미늄 산화막을 형성한다. 이때, 상기 제1 유전막(35)가 고온에서 안정하기 때문에 그 위에 형성되는 제2 유전막도 고온에서 안정하다. 결과적으로, 제1 유전막(35) 및 제2 유전막(37)으로 커패시터의 유전막(40)을 구성한다. 특히, 본 발명은 제1 유전막(35) 형성 및 제2 유전막(37) 형성의 두 단계로 유전막(40)을 형성하기 때문에 제2 온도의 고온에서도 유전막을 안정하게 할 수 있다.
다음에, 상기 유전막(40) 상에 상부 전극을 형성하여 커패시터를 완성한다. 상부 전극은 폴리실리콘막 또는 TiN막으로 형성한다.
삭제
도 4는 본 발명의 박막 형성방법을 반도체 소자에 전체적으로 적용한 예를 도시한 도면이다. 도 4에서, 참조부호 A는 메모리 셀 어레이(memory cell array) 영역을 나타내고, 참조부호 B는 주변회로 영역을 나타낸다.
구체적으로, 반도체 기판(41), 예컨대 실리콘 기판 상에 필드(field) 절연막(43)이 형성되어 활성 영역이 한정되어 있다. 상기 활성 영역에 소오스(source) 영역(45), 드레인(drain) 영역(47), 게이트 절연막(49) 및 게이트(gate) 전극(51)으로 구성된 트랜지스터가 형성되어 있다. 상기 게이트 절연막(49) 및 게이트 전극(51)은 도 2에서 설명한 바와 같은 원자층 증착법을 이용하여 2 단계(step)로 형성할 수 있다. 상기 게이트 절연막(49)의 예로는 Al2O3, TiO2, ZrO2, HfO2, Ta2O5, Nb2O5, SrTiO3, (Ba,Sr)TiO3, PbTiO3, Pb(Zr,Ti)O3, (Pb,La)(Zr,Ti)O3등을 들 수 있고, 게이트 전극(51)의 예로는 TiN, TiSiN, TaSiN, TaN 등을 들 수 있다.
그리고, 상기 드레인 영역(47)에는 비트라인(53, bitline)이 연결되어 있다. 또, 기판(41)의 전면에 상기 소오스 영역(45)을 노출하는 제1 접촉홀(55, contact hole)을 갖는 제1 층간 절연막(57)이 형성되어 있다. 상기 제1 접촉홀(55)의 내벽에는 제1 오믹층(59, ohmic layer) 및 제1 장벽층(barrier layer, 61)이 형성되어 있다. 상기 제1 장벽층(61)은 도 2에서 설명한 바와 같은 원자층 증착법을 이용하여 두 단계로 형성할 수 있다. 상기 제1 오믹층(59)의 예로는 TiSi, CoSi 등을 들 수 있고, 상기 제1 장벽층(61)의 예로는 TiN, TaN 등을 을 들 수 있다.
상기 소오스 영역(45)에는 도 3a 및 도 3b에서 설명한 바와 같은 방법으로 하부 전극(63), 유전막(65), 및 상부 전극(67)으로 구성된 커패시터가 형성되어 연결된다. 물론, 상기 유전막(65)은 도 2, 도 3a 및 도 3b에서 설명한 바와 같이 원자층 증착법을 이용하여 두 단계로 형성한다.
상기 상부 전극(67)이 형성된 반도체 기판(41)의 전면에는 제2 층간 절연막(69)이 형성되어 있다. 그리고, 상기 제2 층간 절연막(69) 내에는 제2 접촉홀(70)이 형성되어 있고, 상기 제2 접촉홀(70) 내벽에는 제2 오믹층(71) 및 제2 장벽층(72)이 형성되어 있다. 상기 제2 오믹층(71) 및 제2 장벽층(72)은 상기 제1 오믹층(59) 및 제1 장벽층(61)과 같은 물질을 이용한다. 그리고, 상기 제2 장벽층(72)은 도 2에서 설명한 바와 같은 원자층 증착법을 이용하여 두 단계로 형성할 수 있다. 그리고, 제2 접촉홀(70)에는 도전층(73)이 매몰 형성되어 있다. 상기 도전층(73)이 형성된 반도체 기판(41)의 전면에는 제3 층간 절연막(75)이 형성되어 있다.
도 5 및 도 6은 각각 본 발명의 박막 형성 방법을 반도체 소자의 커패시터에 적용했을 때 인가전압에 따른 정전용량(capacitance) 및 누설 전류 밀도를 나타낸 그래프이다.
구체적으로, 하기 표 1과 같은 조건을 갖는 샘플을 이용하여 실험을 수행하였고, 본 발명의 박막 형성 방법을 이용한 커패시터 형성방법은 도 3a 및 도 3b에 설명한 바와 같다.
샘플 하부전극 물질 알루미늄 산화막 증착 방법 상부 전극
1차 알루미늄 산화막 두께 (Å) 열처리 조건 2차 알루미늄 산화막 두께 (Å)
1 폴리실리콘막 10 750℃, 1분 20 폴리실리콘막
2 폴리실리콘막 10 750℃, 1분 20 TiN막
3 폴리실리콘막 50 X X 폴리실리콘막
4 폴리실리콘막 50 X X TiN막
상기 표 1에서 열처리 조건은 산화 질소 가스(N2O) 분위기에서 급속 열처리 장비에서 수행하였으며, X 표시는 열처리를 수행하지 않거나 2차 알루미늄 산화막을 형성하지 않은 경우이다. 그리고, 상기 샘플 1 및 2의 커패시터의 유전막은 본 발명에 따라 두 단계로 알루미늄 산화막을 형성하였으며, 샘플 3 및 샘플 4는 종래의 원자층 증착법, 즉 일 단계로 알루미늄 산화막을 형성하였다.
도 5의 □ 및 ■은 각각 샘플 1 및 샘플 2에 대한 정전용량을 도시한 것이고, ○ 및 ●은 각각 샘플 3 및 샘플 4에 대한 정전용량을 도시한 것이다. 그리고, 도 6의 □ 및 ■은 각각 샘플 1 및 샘플 2에 대한 누설 전류 밀도를 도시한 것이고, △ 및 ▲은 각각 샘플 3 및 샘플 4에 대한 누설 전류 밀도를 도시한 것이다.
도 5에 보듯이 폴리실리콘막을 상하부 전극으로 사용한 샘플 1 및 샘플 3를 비교해보면, 본 발명의 샘플 1의 경우가 종래의 샘플 3의 경우 보다 정전용량이 작은 값으로 나타났다. 이것은 본 발명의 두 단계 증착시의 급속 열처리 과정에서 N2O 가스에 의해 폴리실리콘이 산화되어 SiO2가 형성되었기 때문으로 판단된다.
그러나, 도 6의 누설 전류 밀도를 살표보면, 본 발명의 샘플 1 및 2가 각각 종래의 샘플 3 및 4에 비하여 누설 전류 밀도가 훨씬 작게 나타남을 알 수 있다. 특히, 유전막와 상부 전극 계면 간의 특성을 나타내는 음(-)의 인가전압에서 본 발명의 샘플 1 및 2가 각각 종래의 샘플 3 및 4에 비하여 누설 전류가 훨씬 작음을 알 수 있다. 이는 급속 열처리에 의해 제1 알루미늄 산화막이 고온에서 안정된 상으로 변화하고 두 번째 증착되는 제2 알루미늄 산화막이 고온에서 안정된 상으로 증착되어 유전막과 상부 전극간의 계면 특성이 우수해진 결과로 해석된다.
또한, 본 발명의 두 단계에 의해 증착된 알루미늄 산화막을 갖는 커패시터의 누설 전류 특성은 상부 전극을 TiN으로 할 경우 더욱 크게 나타난다. 즉, 도 5에 보듯이 본 발명의 샘플 2와 종래의 샘플 4는 거의 동일한 정전용량을 나타내지만, 도 6에 보듯이 본 발명의 샘플 2의 누설 전류 밀도는 종래의 샘플 4에 비하여 양의 인가 전압인 2.5V 이상에서는 1 차수, 음의 인가전압인 3.5V 이상에서는 2-3 차수 작게 나타난다.
또한, 도 5에 보듯이 상부 전극을 폴리실리콘막에서 TiN막으로 바꾸는 경우에 두 단계로 증착한 도 3의 샘플 2는 샘플 1에 비하여 정전용량은 증가하지만 일 단계로 증착한 샘플 4는 샘플 3과 거의 동일한 정전용량값을 보인다. 이러한 현상은 상부 전극을 폴리실리콘막에서 TiN막으로 바꾸는 경우에 폴리실리콘막에서 발생하는 결핍층(depletion layer)이 TiN막에서는 발생하지 않아 정전용량이 증가해야 하지만 1 단계로 증착한 박막은 TiN막을 증착하는 과정에서 상부 계면이 유전막인 알루미늄 산화막과 반응하여 저유전자층이 생성되기 때문이다. 그러나, 두 단계로 증착한 유전막은 고온에서 안정된 상으로 전이가 된 박막이기 때문에 상부 전극인 TiN막과 반응이 일어나지 않아 디플리션막이 없어지는 만큼 정전용량 증가가 나타난다.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식으로 그 변형이나 개량이 가능하다.
상술한 바와 같이 본 발명의 박막 형성 방법은 단일 박막을 두 단계에 의하여 형성한다. 즉, 기판 상에 원자층 증착법을 이용하여 제1 박막을 형성한 후 제1 박막을 고온에서 안정화시키기 위하여 열처리를 실시한다, 그리고, 고온에서 안정화된 제1 박막 상에 원자층 증착법에 의하여 제2 박막을 형성함으로써 고온에서 안정화된 제1 박막과 제2 박막으로 이루어진 단일 박막을 형성한다. 이렇게 두 단계로 형성된 단일 박막을 반도체 소자의 커패시터에 적용할 경우 누설 전류 밀도를 크게 줄일 수 있다.

Claims (6)

  1. 기판 상에 원자층 증착법에 의하여 제1 온도에서 안정한 제1 박막을 형성하는 단계;
    상기 제1 박막이 형성된 기판을 상기 제1 온도보다 높은 제2 온도에서 열처리하여 제2 온도에서 안정한 제1 박막으로 변환시키는 단계; 및
    상기 제2 온도에서 안정한 제1 박막 상에 원자층 증착법에 의해 상기 제2 온도에서 안정한 제2 박막을 형성하는 단계를 포함하여 제1 박막 및 제2 박막으로 이루어진 단일막을 형성하는 것을 특징으로 하는 박막 형성 방법.
  2. 제1항에 있어서, 상기 열처리는 노 또는 급속 열처리 장비에서 수행하거나 플라즈마 분위기에서 수행하는 것을 특징으로 하는 박막 형성 방법.
  3. 제1항에 있어서, 상기 제1 박막 및 제2 박막은 알루미늄 산화막인 것을 특징으로 하는 박막 형성 방법.
  4. 제1항에 있어서, 상기 제1 박막 및 제2 박막은 반도체 소자 커패시터의 하부 전극과 상부 전극 사이에 형성되는 유전막인 것을 특징으로 하는 박막 형성 방법.
  5. 제4항에 있어서, 상기 하부 전극은 폴리실리콘막이며, 상기 상부 전극은 폴리실리콘막 또는 TiN막인 것을 특징으로 하는 박막 형성 방법.
  6. 제1항에 있어서, 상기 제1 박막 및 제2 박막은 반도체 소자의 게이트 절연막인 것을 특징으로 하는 박막 형성 방법.
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