JPH1140753A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH1140753A
JPH1140753A JP19224397A JP19224397A JPH1140753A JP H1140753 A JPH1140753 A JP H1140753A JP 19224397 A JP19224397 A JP 19224397A JP 19224397 A JP19224397 A JP 19224397A JP H1140753 A JPH1140753 A JP H1140753A
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forming
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Abstract

(57)【要約】 【課題】素子の信頼性に優れ、比誘電率を確保して容量
を大きくでき、生産性を低下させずに形成できる誘電体
膜を有する容量素子を有する半導体装置およびその製造
方法を提供する。 【解決手段】膜質の異なる窒化シリコンの積層体22
a、22bを有する誘電体膜22と、誘電体膜を挟んで
形成された1対の電極11、30とを有し、誘電体膜2
2と1対の電極11、30により容量素子を形成する構
成とする。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に容量素子を有する半導体装置お
よびその製造方法に関する。
【0002】
【従来の技術】容量素子は誘電体に両側に1対の電極を
有し、電荷を蓄積および放出する素子であり、半導体装
置における基本的な素子として広く用いられている。例
えばA−Dコンバータなどにおいては、大容量で高耐圧
性の容量素子を必要としている。また、半導体装置の縮
小化に伴い、容量素子の占有面積も縮小化する必要があ
る。このような状況から、容量素子に用いられる誘電体
膜としては、比誘電率が高く、かつ高耐圧性であること
が好ましい。
【0003】図5は、上記の容量素子を有する従来例の
半導体装置の断面図である。LOCOS法などにより形
成された素子分離絶縁膜20により分離された領域のシ
リコン基板10中に、導電性不純物の拡散層である下部
電極11が形成されており、その上層に例えば酸化シリ
コンの層間絶縁膜21が形成されている。層間絶縁膜2
1には下部電極11に達する開口部が2つ形成されてお
り、一方の開口部においては、例えば窒化シリコンより
形成されている誘電体膜22を挟んでその上層に例えば
ポリシリコンからなる上部電極30が形成されている。
また、他方の開口部においては、下部電極11に接続す
る取り出し電極31が形成されている。下部電極11と
上部電極30とその間の誘電体膜22とから容量素子を
構成している。
【0004】上記のような容量素子の誘電体膜として、
減圧化学的気相成長法により形成した窒化シリコン薄膜
を用いる場合、窒化シリコン薄膜中の窒素とシリコンの
組成比率が容量素子の特性に大きな影響を与えることが
知られている。この膜の組成比率は、成膜条件に大きく
依存する。一般に、減圧CVD法で窒化シリコン薄膜を
形成する場合には、その原料ガスとして、NH3 とSiH2Cl
2 が用いられれる。上記の窒化シリコン薄膜中の窒素と
シリコンの組成比率を変えるには、上記原料ガスの流量
比(NH3 流量/SiH2Cl2 流量)、または成膜基板温度を
変化させることで実現できる。
【0005】
【発明が解決しようとする課題】しかしながら、上記の
窒化シリコン薄膜において、窒素の組成比率を低くする
と、比誘電率は大きくなるので容量を大きくすることが
できるが、同時に電気的ストレスに対する耐性が劣化
し、絶縁破壊が生じやすくなってくるので、素子の信頼
性が低下するという問題がある。
【0006】また、絶縁破壊の発生が抑制され、電気的
ストレスに対する耐性が高く、信頼性が高い容量素子を
形成するためには、窒化シリコン薄膜の組成比率として
窒素の組成比率を高める必要が生じるが、この場合、比
誘電率が低下してしまうので、容量が小さくなってしま
う問題がある。また、窒素の組成比率を高めた窒化シリ
コン薄膜を形成するためには、成膜基板温度を下げる
か、原料ガスの流量比(NH3 流量/SiH2Cl2 流量)を大
きくすることで実現できる。しかし、これは窒化シリコ
ン膜の成膜速度を低下させる方向であり、生産性が著し
く低下してしまうという問題が発生する。
【0007】本発明は上記の問題点に鑑みてなされたも
のであり、従って、本発明は、素子の信頼性に優れ、比
誘電率を確保して容量を大きくでき、生産性を低下させ
ずに形成できる誘電体膜を有する容量素子を有する半導
体装置およびその製造方法を提供することを目的とす
る。
【0008】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置は、容量素子を備えた半導体装
置であって、膜質の異なる窒化シリコンの積層体を有す
る誘電体膜と、前記誘電体膜を挟んで形成された1対の
電極とを有し、前記容量素子が前記誘電体膜と前記1対
の電極により形成されている。
【0009】上記の本発明の半導体装置は、膜質の異な
る窒化シリコンの積層体を有する誘電体膜を1対の電極
で挟み、容量素子を形成する。例えば、成膜速度が速
く、比誘電率が大きく容量を大きくすることができる窒
素の組成比率の低い窒化シリコン層と、電気的ストレス
に対する耐性が高く、信頼性が高い窒素の組成比率の高
い窒化シリコン層とを積層させた窒素とシリコンの組成
比率の異なる層の積層体を誘電体膜とすることにより、
比誘電率を確保して容量を大きくでき、さらに電気的ス
トレスに対する耐性が高く、信頼性が高い窒化シリコン
の積層体を誘電体膜とする容量素子を有する半導体装置
とすることができる。窒素の組成比率の高い窒化シリコ
ン層は成膜速度が遅くなるが、誘電体膜の一部について
のみ窒素の組成比率を高くするので、生産性を低下させ
ないで形成することができる。
【0010】上記の本発明の半導体装置は、好適には、
前記膜質の異なる窒化シリコンの積層体が、窒素とシリ
コンの組成比率の異なる層の積層体である。これによ
り、生産性を低下させずに形成でき、比誘電率を確保し
て容量を大きくでき、さらに電気的ストレスに対する耐
性が高く、信頼性が高い窒化シリコンの積層体を有する
誘電体膜を有する容量素子を有する半導体装置とするこ
とができる。
【0011】また、上記の目的を達成するため、本発明
の半導体装置の製造方法は、容量素子を備えた半導体装
置の製造方法であって、前記容量素子の形成工程にあっ
ては、基板に第1電極を形成する工程と、前記第1電極
の上層に膜質の異なる窒化シリコンの積層体を有する誘
電体膜を形成する工程と、前記誘電体膜の上層に第2電
極を形成する工程とを有する。
【0012】上記の本発明の半導体装置の製造方法は、
基板に第1電極を形成し、次に第1電極の上層に膜質の
異なる窒化シリコンの積層体を有する誘電体膜を形成す
る。次に、誘電体膜の上層に第2電極を形成する。これ
により、第1電極と第2電極で誘電体膜を挟んだ容量素
子を形成することができる。
【0013】上記の本発明の半導体装置の製造方法によ
れば、膜質の異なる窒化シリコンの積層体を有する誘電
体膜を形成することから、例えば、成膜速度が速く、比
誘電率が大きく容量を大きくすることができるシリコン
の組成比率の高い窒化シリコン層と、電気的ストレスに
対する耐性が高く、信頼性が高い窒素の組成比率の高い
窒化シリコン層とを積層させて誘電体膜を形成すること
により、比誘電率を確保して容量を大きくでき、さらに
電気的ストレスに対する耐性が高く、信頼性が高い誘電
体膜を有する容量素子を形成することができる。窒素の
組成比率の高い窒化シリコン層は成膜速度が遅くなる
が、誘電体膜の一部についてのみ窒素の組成比率を高く
するので、生産性を低下させないで形成できる。
【0014】上記の本発明の半導体装置の製造方法は、
好適には、前記膜質の異なる窒化シリコンの積層体を有
する誘電体膜を形成する工程が、窒素とシリコンの組成
比率の異なる層の積層体を形成する工程を含む。これに
より、生産性を低下させずに形成でき、比誘電率を確保
して容量を大きくでき、さらに電気的ストレスに対する
耐性が高く、信頼性が高い誘電体膜を有する容量素子を
形成することができる。
【0015】上記の本発明の半導体装置の製造方法は、
好適には、前記膜質の異なる窒化シリコンの積層体を有
する誘電体膜を形成する工程が、同一装置内で連続して
前記膜質の異なる窒化シリコンの積層体を形成する工程
を含む。これにより、装置を変えることによる工程上の
ロスを省いて膜質の異なる窒化シリコンの積層体を有す
る誘電体膜を形成することができ、生産性を向上するこ
とができる。
【0016】上記の本発明の半導体装置の製造方法は、
好適には、前記膜質の異なる窒化シリコンの積層体を有
する誘電体膜を形成する工程が、2種類以上の原料ガス
を用いる減圧化学的気相成長法によって、前記2種類以
上の原料ガスの流量比を異ならせて前記膜質の異なる窒
化シリコンの積層体を形成する工程を含む。これによ
り、減圧化学的気相成長法を用いて窒素とシリコンの組
成比率の異なる層の積層体を形成することができる。例
えば、NH3 とSiH2Cl2 を原料ガスとした場合には、(NH
3 流量/SiH2Cl2 流量)を小さくすることで窒素の組成
比率の低い窒化シリコン層を、(NH3 流量/SiH2Cl2
量)を大きくすることで窒素の組成比率の高い窒化シリ
コン層を堆積させ、積層させて形成できる。
【0017】上記の本発明の半導体装置の製造方法は、
さらに好適には、前記2種類以上の原料ガスの流量比を
異ならせて前記膜質の異なる窒化シリコンの積層体を形
成する工程が、前記2種類以上の原料ガスの各原料ガス
の流量をともに変更して流量比を異ならせて、前記窒化
シリコンの積層体の形成を行う炉内の各部における窒化
シリコン膜の成長速度の均一性を維持して前記窒化シリ
コンの積層体を形成する工程である。あるいは、さらに
好適には、前記2種類以上の原料ガスの流量比を異なら
せて前記膜質の異なる窒化シリコンの積層体を形成する
工程が、前記流量比を異ならせるときに同時に前記窒化
シリコンの積層体の形成を行う炉内の真空度を変えて、
前記炉内の各部における窒化シリコン膜の成長速度の均
一性を維持して前記窒化シリコンの積層体を形成する工
程である。窒化シリコンの積層体の形成を行う炉内の各
部においては、窒化シリコン膜の成膜速度を揃えるため
に場所ごとに異なる成膜基板温度を設定し、成膜基板の
温度勾配を設定している。この温度勾配は原料ガスの流
量比を変えることにより最適な設定からずれてしまうた
めに、成膜基板の温度勾配を設定し直す必要が生じる
が、温度条件変更後の成膜基板の温度の追従性が悪く、
温度が安定するまで大幅な工程時間の増加が必要とな
る。しかし、各原料ガスの流量をともに変更して流量比
を異ならせる、あるいは、炉内の真空度を変えることに
より、最初に設定した温度勾配を設定し直すことなく、
窒化シリコン膜の成長速度の炉内均一性を維持したま
ま、窒化シリコンの積層体を形成でき、工程時間の短縮
およびコスト削減が可能となる。
【0018】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図面を参照して説明する。
【0019】第1実施形態 図1は、本実施形態の半導体装置の断面図である。例え
ばLOCOS法などにより形成された素子分離絶縁膜2
0により分離された領域のシリコン基板10中に、導電
性不純物の拡散層である下部電極11が形成されてお
り、その上層に例えば酸化シリコンの層間絶縁膜21が
形成されている。層間絶縁膜21には下部電極11に達
する開口部が2つ形成されており、一方の開口部におい
ては、窒化シリコンより形成されている誘電体膜22を
挟んでその上層に例えばポリシリコンからなる上部電極
30が形成されている。また、他方の開口部において
は、下部電極11に接続する取り出し電極31が形成さ
れている。下部電極11と上部電極30とその間の誘電
体膜22とから容量素子を構成している。
【0020】上記の誘電体膜22は、膜質の異なる窒化
シリコンの積層体を有し、例えば窒素とシリコンの組成
比率の異なる層の積層体であり、窒素の組成比率の低い
窒化シリコン層22aと、窒素の組成比率の高い窒化シ
リコン層22bとの積層体である。このように、成膜速
度が速く、比誘電率が大きく容量を大きくすることがで
きる窒素の組成比率の低い窒化シリコン層22aと、電
気的ストレスに対する耐性が高く、信頼性が高い窒素の
組成比率の高い窒化シリコン層22bとの積層体を誘電
体膜22とすることにより、比誘電率を確保して容量を
大きくでき、さらに電気的ストレスに対する耐性が高
く、信頼性が高い窒化シリコンの積層体を誘電体膜とす
ることができ、誘電体膜の一部についてのみ窒素の組成
比率を高くするので、生産性を低下させないで形成する
ことができる。この場合、窒素の組成比率の低い窒化シ
リコン層22aと窒素の組成比率の高い窒化シリコン層
22bの上下関係は入れ替えることもできる。
【0021】上記の構造の半導体装置の製造方法につい
て、以下に説明する。まず、図2(a)に示すように、
シリコン半導体基板10に、例えばLOCOS法により
酸化シリコンからなる素子分離絶縁膜20を形成する。
次に、導電性不純物をイオン注入して、下部電極11を
形成する。次に、例えば化学的気相成長(Chemical Vap
or Deposition ;CVD)法により酸化シリコンを堆積
させ、層間絶縁膜を形成し、フォトリソグラフィー工程
によりパターニングして、下部電極11に達する2つの
開口部を形成する。一方の開口部は誘電体膜と上部電極
を積層させて容量素子構成とするための開口部であり、
容量形成に寄与する面積であって、広いほど容量を大き
くすることができるので、できるだけ広く開口すること
が好ましい。他方の開口部は下部電極に接続する取り出
し電極を形成するための開口部であり、取り出し電極が
接続できる程度の大きさで十分である。
【0022】次に、図2(b)に示すように、例えば、
窒素の供給源としてNH3 を、シリコンの供給源としてSi
H2Cl2 を用い、基板温度を760℃、ガス圧力を50P
a、SiH2Cl2 流量を50SCCM、NH3 流量を200〜
1000SCCMとした減圧CVD法により、窒素の組
成比率の低い窒化シリコン層22aと、窒素の組成比率
の高い窒化シリコン層22bとを積層させ、2つの開口
部を被覆して全面に誘電体膜22を形成する。誘電体膜
22の近傍の拡大図を図2(c)に示す。この誘電体膜
22の形成においては、原料ガスの流量比(NH3 流量/
SiH2Cl2 流量)を4〜20の範囲で変えて、(NH3 流量
/SiH2Cl2 流量)を小さくすることで窒素の組成比率の
低い窒化シリコン層22aを、(NH3 流量/SiH2Cl2
量)を大きくすることで窒素の組成比率の高い窒化シリ
コン層22bを堆積させる。CVD工程の途中でガス流
量比を変えて窒素の組成比率を制御することにより、同
一CVD装置内で連続的に形成、積層させることができ
る。
【0023】上記の誘電体膜22の形成においては、原
料ガスの流量比を変えて窒化シリコン膜中の窒素の組成
比率の高低を制御する代わりに、成膜基板温度を変える
ことで、窒素の組成比率の高い窒化シリコン層22aと
低い窒化シリコン層22bとを連続的に形成することも
できる。この場合、温度条件変更後の成膜基板の温度が
安定するまでの工程時間が必要である。
【0024】次に、上部電極を形成するほうの開口部近
傍の誘電体膜22を残してRIE(反応性イオンエッチ
ング)などのエッチングを施し、下部電極の取り出し口
の誘電体膜22を除去する。次に、誘電体膜22を被覆
して全面に、例えば導電性不純物を含有するポリシリコ
ンを堆積させ、フォトリソグラフィー工程により上部電
極30、下部電極の取り出し電極31をそれぞれ形成
し、図1に示す半導体装置に至る。これにより、下部電
極11と上部電極30の間に、窒素の組成比率の低い窒
化シリコン層22aと、窒素の組成比率の高い窒化シリ
コン層22bとの積層体である誘電体膜22を有する容
量素子を有する半導体装置を形成することができる。
【0025】上記の誘電体膜22の形成工程において、
バッチ炉式成膜装置により形成する場合の装置の模式図
を図3に示す。炉内に誘電体膜22を形成する基板が、
原料ガスの供給口側Sから排気口側Eへ順に並べられ
る。原料ガスは、排気口側Eに近づくにつれて、誘電体
膜22の形成により消費されて、その濃度が次第に低下
していき、反応速度が低下していく。そこで、形成する
膜厚の炉内における均一性を確保するために、原料ガス
の濃度勾配による反応速度の低下を相殺するように、成
膜基板温度に温度勾配を設定し、反応速度を炉内で均一
化し、形成する膜厚の均一化を図る。例えば、図3にお
いては、供給口側Sから排気口側Eへ並べられた基板を
大きく3つの領域A、B、Cに分け、それぞれの領域の
基板の温度がtA <tB <tC となるように設定する。
このときの最適な温度勾配は、ガス流量や真空度などの
他の要因によって決定される。従って、本実施形態にお
いて、炉内ガス圧力を50Paとして一定とし、原料ガ
スの流量比を変えて窒化シリコン膜中の窒素の組成比率
の高低を制御する際には、原料ガスの流量比を変える前
後において最適な成膜基板の温度勾配が変わってしまう
ので、原料ガスの流量比を変えるときに温度勾配を最適
値に設定し直すことが必要である。以下、「温度の設
定」は装置の入力値ではなく、成膜基板温度そのものの
設定を意味する。
【0026】実施例 上記のようにして形成した誘電体膜22およびそれを有
する容量素子について、窒化シリコン膜を形成する原料
ガスの流量を、SiH2Cl2 流量は50SCCMで固定し、
NH3 流量を200〜1000SCCMと変えて、ガス流
量比(NH3 流量/SiH2Cl2 流量)を4〜20の範囲で変
えたときの、容量特性および生産性への影響を調べた結
果について、図4に示す。
【0027】図4(a)は、原料ガスの流量比(NH3
量/SiH2Cl2 流量)に対して累積故障確率50%時のQ
BD値の相対値をプロットした図である。累積故障確率5
0%時のQBD値とは、経時絶縁破壊(Time Dependent D
ielectric Breakdown ;TDDB)試験において、容量
素子に徐々に電荷を注入していき、誘電体膜の絶縁が破
壊されたときの電気容量値であって、容量素子の累積故
障確率が50%となったときの値を示している。この値
が高いほど絶縁破壊が発生しにくく、電気的ストレスに
対する耐性が高く、信頼性が高い容量素子となり、逆に
この値が低いほど信頼性は低くなる。原料ガスの流量比
(NH3 流量/SiH2Cl2 流量)を高くすると窒化シリコン
膜中の窒素の組成比率が高くなり、信頼性が高い容量素
子となる。
【0028】図4(b)は、原料ガスの流量比(NH3
量/SiH2Cl2 流量)に対して比誘電率の相対値をプロッ
トした図である。比誘電率が高いほど容量を大きくする
ことができる。原料ガスの流量比(NH3 流量/SiH2Cl2
流量)を低くすると窒化シリコン膜中の窒素の組成比率
が低くなり、容量が大きい容量素子となる。
【0029】図4(c)は、原料ガスの流量比(NH3
量/SiH2Cl2 流量)に対して成膜速度の相対値をプロッ
トした図である。成膜速度が速いほど生産性を高めるこ
とができる。原料ガスの流量比(NH3 流量/SiH2Cl2
量)を低くすると窒化シリコン膜中の窒素の組成比率が
低くなり、成膜速度が速くなる。
【0030】上記のように、本実施形態の半導体装置の
製造方法によれば、窒化シリコンの誘電体膜の形成工程
において、その原料ガスの流量比を成膜途中で変えるこ
となどにより、上記のように窒素の組成比の高い窒化シ
リコン膜と低い窒化シリコン膜とを連続的に形成して積
層させ、比誘電率を確保して容量を大きくでき、さらに
電気的ストレスに対する耐性が高く、信頼性が高い窒化
シリコンの積層体を誘電体膜とする容量素子を形成する
ことができる。窒素の組成比率の高い窒化シリコン層は
成膜速度が遅くなるが、誘電体膜の一部についてのみ窒
素の組成比率を高くするので、生産性を低下させないで
形成できる。
【0031】第2実施形態 本実施形態にかかる半導体装置は、第1実施形態の半導
体装置と実質的に同一である。ただし、その製造方法に
おいて、バッチ炉式成膜装置により誘電体膜22を形成
するときに、3つの領域A、B、Cの各成膜基板に対し
て設定される温度勾配(tA <tB <tC )の最適値が
原料ガスの流量比を変える前後において変化しないよう
に、2種類以上の原料ガスの各原料ガスの流量をともに
変更して流量比を異ならせるか、あるいは、原料ガスの
流量比を変更するときに同時に炉内の真空度を変える。
【0032】3つの領域A、B、Cの各成膜基板に対し
て設定される温度勾配(tA <tB<tC )の設定値を
変えないで、例えば前記実施例のように、SiH2Cl2 流量
を固定し、NH3 流量を変える場合、窒化シリコン膜の成
長速度は炉内で不均一となり、供給口側S、あるいは排
気口側Eで厚くなったりするが、SiH2Cl2 流量およびNH
3 流量をともに変化させて原料ガスの流量比を変えるこ
と、あるいは、炉内の圧力(真空度)を変えることによ
り温度勾配の最適値からのずれを相殺でき、温度勾配の
最適値が変化しないので、原料ガスの流量比を変えると
きに温度勾配を最適値に設定し直す必要なく、炉内の各
部における窒化シリコン膜の成長速度の均一性を維持し
て、窒素の組成比率の異なる窒化シリコン膜の積層体を
形成することができる。これにより、温度条件変更後の
成膜基板の温度の追従性が悪く、温度が安定するまで大
幅な工程時間の増加が必要となっている成膜基板の設定
温度の変更が不必要となり、工程時間の短縮およびコス
ト削減が可能となる。
【0033】本実施形態の半導体装置の製造方法によれ
ば、窒化シリコンの誘電体膜の形成工程において、その
原料ガスの流量比を成膜途中で変えることなどにより、
上記のように窒素の組成比の高い窒化シリコン膜と低い
窒化シリコン膜とを連続的に形成して積層させ、比誘電
率を確保して容量を大きくでき、さらに電気的ストレス
に対する耐性が高く、信頼性が高い窒化シリコンの積層
体を誘電体膜とする容量素子を形成することができる。
窒素の組成比率の高い窒化シリコン層は成膜速度が遅く
なるが、誘電体膜の一部についてのみ窒素の組成比率を
高くするので、生産性を低下させず、さらに、成膜温度
についてバッチ炉内の温度勾配を設定し直す必要がなく
なるので、成膜基板の設定温度の変更が不必要となり、
工程時間の短縮およびコスト削減が可能である。
【0034】本発明は、上記の実施形態に限定されな
い。例えば、誘電体膜は窒素の組成比率の高い窒化シリ
コン膜と低い窒化シリコン膜の積層体としているが、3
層以上の積層体とすることもできる。窒素の組成比率の
高い窒化シリコン膜と低い窒化シリコン膜の上下関係は
どちらでもよい。膜質を変えるためには、原料ガス流量
比を制御して変える他に、成膜基板温度を制御すること
によってもよい。原料ガスとしては、SiH2Cl2 およびお
よびNH3 に限定するものではなく、その他の様々な原料
ガスを使用できる。また、上部電極および下部電極は1
層構造でも、2層以上の構成でもよい。また、その他、
本発明の要旨を逸脱しない範囲で、種々の変更を行うこ
とができる。
【0035】
【発明の効果】本発明の半導体装置によれば、素子の信
頼性に優れ、比誘電率を確保して容量を大きくでき、生
産性を低下させずに形成できる誘電体膜を有する容量素
子を有する半導体装置を提供できる。
【0036】また、本発明の半導体装置の製造方法によ
れば、上記の本発明の半導体装置を容易に製造可能であ
り、素子の信頼性に優れ、比誘電率を確保して容量を大
きくできる誘電体膜を有する容量素子を有する半導体装
置を、生産性を低下させずに製造することができる。
【図面の簡単な説明】
【図1】図1は本発明の半導体装置の断面図である。
【図2】図2は本発明の半導体装置の製造方法の製造工
程を示す断面図であり、(a)は層間絶縁膜に開口部を
形成する工程まで、(b)は誘電体膜の形成工程までを
示し、(c)は(b)の誘電体膜近傍の拡大図である。
【図3】図3はバッチ炉式成膜装置の模式図である。
【図4】図4はガス流量比(NH3 流量/SiH2Cl2 流量)
の容量特性および生産性への影響を調べた結果を示す図
であり、原料ガスの流量比(NH3 流量/SiH2Cl2 流量)
に対して(a)累積故障確率50%時のQBD値の相対値
をプロットした図、(b)比誘電率の相対値をプロット
した図、(c)成膜速度の相対値をプロットした図であ
る。
【図5】図5は従来例の半導体装置の断面図である。
【符号の説明】
10…半導体基板、11…下部電極、20…素子分離絶
縁膜、21…層間絶縁膜、22、22a、22b…誘電
体膜、30…上部電極、31…取り出し電極、S…原料
ガス供給口、E…原料ガス排気口。

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】容量素子を備えた半導体装置であって、 膜質の異なる窒化シリコンの積層体を有する誘電体膜
    と、 前記誘電体膜を挟んで形成された1対の電極とを有し、 前記容量素子が前記誘電体膜と前記1対の電極により形
    成されている半導体装置。
  2. 【請求項2】前記膜質の異なる窒化シリコンの積層体
    が、窒素とシリコンの組成比率の異なる層の積層体であ
    る請求項1記載の半導体装置。
  3. 【請求項3】容量素子を備えた半導体装置の製造方法で
    あって、前記容量素子の形成工程にあっては、 基板に第1電極を形成する工程と、 前記第1電極の上層に膜質の異なる窒化シリコンの積層
    体を有する誘電体膜を形成する工程と、 前記誘電体膜の上層に第2電極を形成する工程とを有す
    る半導体装置の製造方法。
  4. 【請求項4】前記膜質の異なる窒化シリコンの積層体を
    有する誘電体膜を形成する工程が、窒素とシリコンの組
    成比率の異なる層の積層体を形成する工程を含む請求項
    3記載の半導体装置の製造方法。
  5. 【請求項5】前記膜質の異なる窒化シリコンの積層体を
    有する誘電体膜を形成する工程が、同一装置内で連続し
    て前記膜質の異なる窒化シリコンの積層体を形成する工
    程を含む請求項3記載の半導体装置の製造方法。
  6. 【請求項6】前記膜質の異なる窒化シリコンの積層体を
    有する誘電体膜を形成する工程が、2種類以上の原料ガ
    スを用いる減圧化学的気相成長法によって、前記2種類
    以上の原料ガスの流量比を異ならせて前記膜質の異なる
    窒化シリコンの積層体を形成する工程を含む請求項3記
    載の半導体装置の製造方法。
  7. 【請求項7】前記2種類以上の原料ガスの流量比を異な
    らせて前記膜質の異なる窒化シリコンの積層体を形成す
    る工程が、前記2種類以上の原料ガスの各原料ガスの流
    量をともに変更して流量比を異ならせて、前記窒化シリ
    コンの積層体の形成を行う炉内の各部における窒化シリ
    コン膜の成長速度の均一性を維持して前記窒化シリコン
    の積層体を形成する工程である請求項6記載の半導体装
    置の製造方法。
  8. 【請求項8】前記2種類以上の原料ガスの流量比を異な
    らせて前記膜質の異なる窒化シリコンの積層体を形成す
    る工程が、前記流量比を異ならせるときに同時に前記窒
    化シリコンの積層体の形成を行う炉内の真空度を変え
    て、前記炉内の各部における窒化シリコン膜の成長速度
    の均一性を維持して前記窒化シリコンの積層体を形成す
    る工程である請求項6記載の半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
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WO2001054199A1 (fr) * 2000-01-24 2001-07-26 Sony Corporation Dispositif a semiconducteur et procede de fabrication correspondant
JP2009267391A (ja) * 2008-03-31 2009-11-12 Tokyo Electron Ltd 窒化珪素膜の製造方法、窒化珪素膜積層体の製造方法、コンピュータ読み取り可能な記憶媒体およびプラズマcvd装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001054199A1 (fr) * 2000-01-24 2001-07-26 Sony Corporation Dispositif a semiconducteur et procede de fabrication correspondant
US6649958B2 (en) 2000-01-24 2003-11-18 Sony Corporation Semiconductor device with MIS capacitors sharing dielectric film
US6858513B2 (en) 2000-01-24 2005-02-22 Sony Corporation Method for manufacturing a semiconductor device with MIS capacitors with dielectric film in common
JP2009267391A (ja) * 2008-03-31 2009-11-12 Tokyo Electron Ltd 窒化珪素膜の製造方法、窒化珪素膜積層体の製造方法、コンピュータ読み取り可能な記憶媒体およびプラズマcvd装置

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