TWI425609B

TWI425609B - 具有嵌入式高密度電容之矽基座

Info

Publication number: TWI425609B
Application number: TW99116559A
Authority: TW
Inventors: Jin Shown Shie; Chen Tang Huang
Original assignee: Oriental System Technology Inc
Priority date: 2010-05-24
Filing date: 2010-05-24
Publication date: 2014-02-01
Also published as: TW201143014A

Description

具有嵌入式高密度電容之矽基座

本發明係關於一種電容性基座，尤其係關於一種用於玻璃光纖(GOF)接收器中之光二極體之非接地絕緣的電容性基座。

光纖通訊總是需要兩種關鍵零組件，一為傳送器，而另一為接收器。在玻璃光纖(GOF)通訊中，此接收器一般具有TO-46金屬罐封裝結構，其目前幾乎已成為標準封裝結構。圖1顯示光接收器之標準TO-46金屬罐封裝結構。如圖1所示，在此封裝結構內，光接收器包含四個設置在金屬罐頭部1上的晶片：PIN光二極體3、轉阻放大器(TLA，trans-impedance amplifier)5、用於偏壓穩定化的陶瓷電容器7、以及用於非接地安裝的矽基座9(由於轉阻放大器5為差動式浮點輸入)。吾人可在圖1中觀察到，矽基座9的頂部具有隔開的兩個電極11。矽基座9係由矽基板所製造，此矽基板的上表面經過氧化處理而形成氧化層(未顯示)，然後在此氧化層上形成隔開的兩個電極11。此氧化層用以使電極與矽基板電絕緣。矽基座9的面積必須足夠大，以使陶瓷電容器7以及PIN光二極體3能夠設置在其上。吾人可清楚地觀察到，位於TO罐平台上用以容納此四個晶片的空間係相當擁擠的。此外，在這些晶片之間的許多交叉配線13(在圖1中顯示有7條)不僅會增加封裝的成本，而且必定會引起非預期的漏電感(stray inductance)以及寄生電容(parasitic capacitance)，此會因為封裝失誤而妨礙光接收器的性能。現今，當GOF頻率逐漸進入10GHz波段時，此種問題尤其明顯。再者，若在此封裝結構中需要另一個電容器時(例如為了精確控制共振頻率或其他目的)，TO-46封裝結構中的空間將無法輕易被安排。

因此，找出克服此封裝結構中之空間可用性係極為重要的課題。

為克服上述封裝結構中的空間可用性，本發明揭露一種將絕緣基座與陶瓷電容器共同整合成一小型單一晶片的元件，而其能夠藉由一般IC製造廠的製程而被製造在矽基板上。因此，不僅可達到小型化，而且能夠大幅降低元件與封裝生產的成本。

依照本發明之一實施例，提供一種電容性基座，其包含：一重摻雜矽基板；溝槽陣列，形成在矽基板的上表面；一介電層，形成在溝槽陣列的表面上；一上電極，沉積覆蓋在介電層上；以及一下電極，沉積在矽基板的下表面上。

本發明之其他實施樣態以及優點可從以下與用以例示本發明原理範例之隨附圖式相結合的詳細說明而更顯明白。

圖2顯示圖1之GOF接收器的等效電路。吾人可注意到PIN光二極體3的其中一端子211係透過1.5千歐姆(kΩ)的電阻而連接至偏壓V_CC ；而另一端子212則連接至差動轉阻放大器5的輸入端。因此，光二極體3的兩端子必須與接地保持浮動並且保持低散射雜訊(shot noise)的反向偏壓狀態。就此而言，設計者總是希望電容器與其中一光二極體端子連接，而繞過(bypassing)偏壓變動，俾能使光二極體的性能不受到此變動的妨礙，此變動極常在前置放大器環形電路中引起非預期的振盪。換言之，電容器7與1.5kΩ的串聯電阻可構成一低通濾波器，其可阻擋來自偏壓源的高頻率變動。因此可改善前置放大器電路的電源拒斥比(PSRR，power-supply-rejection ratio)。在此種構造中，PIN光二極體3與旁通電容器7具有共同的節點211並且一起構成3-端子元件，其為本發明之核心。

圖3顯示習知用於GOF之矽晶片電容器31的剖面圖，於其中，此表面為平坦。電容器31具有上電極311、下電極312、矽基板314、以及位在矽基板314與上電極311之間的薄介電層313。電容器31為一種金屬絕緣體半導體(MIS，metal insulator semiconductor)二極體，而此MIS二極體的總電容可藉由下列等式(1)加以計算：

C=kε_o A_o /d　(1)

其中，C為總電容，k為介電層313的相對介電常數，ε_o 為真空磁導率(permeability of vacuum)，d為介電層313的厚度，以及A_o 為兩電極(311、312)之間的重疊表面積。於是，吾人可瞭解表面積A_o 愈大，電容量愈大，即表面積A_o 係與電容量成正比。又，電容量係與介電層313的厚度成反比。

傳統上，旁通電容較佳係具有上至400微微法拉(pF，pico-farad)的值。然而，就較佳的PSRR而言，目前的電容需求已增加數倍而到達1000pF以上。此將大幅增加矽電容器的晶片尺寸，而TO-46封裝結構中的空間則必須考量到容納能力。除了需要更大電容以外，亦存在此元件之最小崩潰電壓(breakdown voltage)的限制(約數十伏特)，因此無法完全為了增加電容而任意降低厚度。舉例而言，50伏特的崩潰電壓需要具有50奈米之理想厚度的最純淨原生氧化層(native oxide)，此原生氧化層係藉由IC製造廠的標準CMOS製程，自矽基板進行熱成長而得。在本發明中，此介電層可為具有50埃到數千埃厚度的原生氧化層。或者，為了增加介電常數並且降低存在於介電層的殘留應力，吾人可藉由低壓化學氣相沉積(LPCVD，low pressure chemical vapor deposition)法，將氮化矽或氧氮化矽(SiON)保角地(conformally)沉積在溝槽表面上。以kε_o =3.9×8.85×10^-14 法拉/cm～0.36pF/cm，2000pF的電容則需要上至2.8mm² 的最小面積，此面積比目前的客戶需求(小於1mm² )要來得大。因此，在不增加晶片面積的情況下增加電容係必須的，而其亦為本發明之目的。

圖4顯示依照本發明之一實施例之電容性基座(capacitive submount)41的剖面圖。矽基板414的上表面被選擇性蝕刻成指定的圖案，俾能在此表面上產生一群溝槽，因此使其表面積增加。然後，進行氧化或任何鈍化處理，以在矽基板414的挖溝表面上形成氧化層(介電層)413。接著，在氧化層413上沉積導電金屬層以作為電容性基座41的上電極411。最後，在電容性基座41的下表面沉積背側金屬以作為電容性基座41的下電極412，即完成具有高密度溝槽之電容性基座的製作。矽基板414係一種重摻雜矽基板。重摻雜矽基板414係以10¹⁸ /cm³ 以上的濃度進行N型重摻雜(即，此矽基板可為N⁺⁺ 型重摻雜矽基板)。溝槽的寬度係窄於2～3微米；而其深度係小於此寬度的10倍。

圖4所示之電容性基座41係屬於淺溝型電容性基座。對於淺溝槽而言，具有適當厚度的金屬層(上電極411)係足以使其直接與挖溝表面接觸。然而，對於具有窄溝槽開口的深溝型電容性基座而言，吾人難以利用沉積方式使金屬層與挖溝表面直接接觸。因此，吾人可利用圖5所示之實施例來改善金屬層與挖溝表面接觸的問題。圖5係依照本發明之另一實施例之電容性基座51的剖面圖。圖5所示之電容性基座51係屬於深溝型電容性基座。電容性基座51係利用金屬插栓(metal plug)(例如鎢插栓，tungsten plug)及/或多晶矽再填物515來進行平坦化，具體來說，即在形成氧化層(介電層)513之後並且在沉積上電極511之前，將金屬插栓及/或多晶矽再填物515置入矽基板514的深溝槽內。最後，在矽基板514的下表面沉積下電極512，即完成具有高密度溝槽之電容性基座的製作。然而，此種再填充處理並不會影響與違反本發明的精神。矽基板514亦係一種重摻雜矽基板。重摻雜矽基板514係以10¹⁸ /cm³ 以上的濃度進行N型重摻雜。

為了說明藉由溝槽來增加表面積的效果，吾人假設這些溝槽具有如圖6A與6B所示的矩形，其長度為L，而寬度為W。如圖6A與6B所示，兩相鄰溝槽61之間的間隔以S表示，而溝槽的深度則以D表示。當L係極大於W時，可忽略長度方向的邊緣效應，為了簡化，假設S=W，於是可藉由下列等式(2)獲得表面積A_R ：

A_R =A_o ×[1+(D/W)]　(2)

其中，D/W一般稱為縱橫比(aspect ratio)。其係指縱橫比為1的溝槽可相較於平坦的原始表面而使有效面積增為兩倍。

圖7係依照本發明之一實施例之方形溝槽陣列的俯視圖。如圖7所示，方形溝槽陣列包含方形溝槽71、以及未蝕刻區塊72，於其中方形溝槽71與未蝕刻區塊72被交錯排列，並且藉由未蝕刻部分73將方形溝槽陣列劃分成複數個陣列區域。

圖7之方形溝槽71的面積可藉由下列等式(3)加以計算：

A_S =A_o ×[1+2(D/W)]　(3)

表面積的倍增更為顯著，即，當縱橫比為1時，表面積會增為原始表面積的三倍。

除了圖7所示之具有棋盤式排列的方形溝槽陣列以外，為了改善溝槽陣列的易碎性(fragility)，圖8顯示依照本發明之另一實施例之矩形溝槽陣列的俯視圖。如圖8所示，矩形溝槽陣列係由第一子群陣列81以及第二子群陣列82交錯而成，藉由未蝕刻部分83將第一子群陣列81與第二子群陣列82隔開。第一子群陣列81以及第二子群陣列82各自包含複數個相互平行的溝槽84，以及這些平行溝槽係藉由未蝕刻區塊85而隔開。又，相鄰的第一子群陣列81與第二子群陣列82之間係以相互垂直的方式加以排列。以此種構造，可防止應力累積在晶圓或晶片內而造成晶圓或晶片產生碎裂。因此，可改善溝槽陣列的易碎性。

D、S、以及W的尺寸皆為製程相依。較佳的技術與設施可產生較細的溝槽開口與淺溝槽標準，並且更易於製造。若在一般6吋晶圓製程中使用0.5微米的標準，0.5微米寬以及1微米深的溝槽不會造成製程困難，因此增加3到5倍的表面積以及電容就整體而言係可行的。此可將上述2.8mm² 的面積分別降低至0.9mm² 的矩形溝槽以及0.56mm² 的方形溝槽。此面積係足夠使電容性基座能夠裝設在TO-46罐頭部上。

所製造之電容性基座的下電極可用於接地目的；而上電極可被使用作為浮動電極，於其上可安裝光二極體。此二極體係N側向下而與浮動電極接觸，而其P側係連接至TIA，此連接關係可參考圖9。圖9顯示將圖5之電容性基座51應用在TO封裝結構上的示意圖以及其等效電路。如圖9所示，在TO金屬罐頭部(接地)1上設置電容性基座51，然後在電容性基座51上設置光二極體3。

圖10顯示圖9之封裝結構的俯視圖。吾人可從圖10瞭解到：依照本發明之實施例，電容性基座係將電容器與基座兩者整合在一起，並且在不增加晶片尺寸的情況下，利用溝槽來增加表面積進而增加電容量，並藉以降低晶片在TO封裝結構內所占據的面積。

實際上，電容性基座即為一種MIS二極體。當矽基板為N⁺⁺ 型重摻雜(濃度為10¹⁸ /cm³ 以上的重摻雜)時，此二極體會一直處於空乏模式(depletion mode)，此意指其不論施加在其上之偏壓的極性而具有固定的電容(即，不受偏壓大小影響)，並且由於重摻雜，矽基板整體的串聯電阻亦可被降至最低，因此能夠大幅降低RC時間常數而獲得較佳的RF性能。另一方面，若基板為P型摻雜時，此MIS二極體在到達基板接地之前亦會與PN接面電容器串聯。此將使MIS電容變成會受偏壓與頻率大小影響。若P型基板被重摻雜而達到高簡併條件(degenerate condition)時，其仍適用於本發明之目的。然而，簡併P型基板的使用仍落入本發明之範圍。

吾人亦可注意到本發明係無關於矽基板的結晶度(crystallinity)，因此多晶基板亦適用於製備電容性基座，只要其被重摻雜即可。亦即，矽基板可為重摻雜的單晶矽或多晶矽基板。

雖然本發明已參考較佳實施例及圖式詳加說明，但熟習本項技藝者可瞭解在不離開本發明之精神與範疇的情況下，可進行各種修改、變化以及等效替代，然而這些修改、變化以及等效替代仍落入本發明所附的申請專利範圍內。

1．．．金屬罐頭部

3．．．光二極體

5．．．轉阻放大器

7．．．陶瓷電容器

9．．．矽基座

11．．．電極

13．．．配線

31．．．矽晶片電容器

41．．．電容性基座

51．．．電容性基座

61．．．溝槽

71．．．溝槽

72．．．未蝕刻區塊

73．．．未蝕刻部分

81．．．第一子群陣列

82．．．第二子群陣列

83．．．未蝕刻部分

84．．．溝槽

85．．．未蝕刻區塊

211‧‧‧端子

212‧‧‧端子

311‧‧‧上電極

312‧‧‧下電極

313‧‧‧介電層

314‧‧‧矽基板

411‧‧‧上電極

412‧‧‧下電極

413‧‧‧介電層

414‧‧‧矽基板

511‧‧‧上電極

512‧‧‧下電極

513‧‧‧介電層

514‧‧‧矽基板

515‧‧‧金屬插栓及/或多晶矽再填物

在本發明之隨附圖式中，相同的元件以相同的元件符號加以表示，於其中：

圖1顯示光接收器之標準TO-46金屬罐封裝結構；

圖2顯示圖1之GOF接收器的等效電路；

圖3顯示習知用於GOF之矽晶片電容器的剖面圖；

圖4顯示依照本發明之一實施例之電容性基座的剖面圖；

圖5係依照本發明之另一實施例之電容性基座的剖面圖；

圖6A係溝槽的俯視圖；

圖6B係沿著圖6A之線A-A的橫剖面圖；

圖7係依照本發明之一實施例之方形溝槽陣列的俯視圖；

圖8顯示依照本發明之另一實施例之矩形溝槽陣列的俯視圖；

圖9顯示將圖5之電容性基座應用在TO封裝結構上的示意圖以及等效電路；及

圖10顯示圖9之封裝結構的俯視圖。

51．．．電容性基座

511．．．上電極

512．．．下電極

513．．．介電層

514．．．矽基板

515．．．金屬插栓及/或多晶矽再填物

Claims

一種電容性基座，用於玻璃光纖(GOF，glass optical fiber)接收器中之光二極體的非接地絕緣，該基座包含：一重摻雜矽基板；溝槽陣列，形成在該重摻雜矽基板的上表面，該溝槽陣列具有不同方向之子群陣列的佈局，其中該子群陣列各自包含複數個相互平行的溝槽，以及相鄰的該子群陣列之間係以相互垂直的方式加以排列並由其間的未蝕刻部分加以隔開，以改善該溝槽陣列的易碎性；一介電層，形成在該溝槽陣列的表面上；一上電極，沉積覆蓋在該介電層上；及一下電極，沉積在該重摻雜矽基板的下表面上。
如申請專利範圍第1項所述之電容性基座，其中該重摻雜矽基板為N⁺⁺ 型重摻雜單晶矽基板。
如申請專利範圍第1項所述之電容性基座，其中該重摻雜矽基板為P型重摻雜單晶矽基板。
如申請專利範圍第2項所述之電容性基座，其中該N⁺⁺ 型重摻雜單晶矽基板係以10¹⁸ /cm³ 以上的濃度進行重摻雜。
如申請專利範圍第1項所述之電容性基座，其中該溝槽的寬度係窄於2~3微米；而該溝槽的深度係小於該寬度的10倍。
如申請專利範圍第1項所述之電容性基座，其中該介電層為具有50埃到數千埃厚度的一原生氧化層。
如申請專利範圍第1項所述之電容性基座，其中該介電層為氮化矽或氧氮化矽。
如申請專利範圍第1項所述之電容性基座，更包含：多晶矽再填物，置入該溝槽內。
如申請專利範圍第1項所述之電容性基座，更包含：金屬插栓，置入該溝槽內。
如申請專利範圍第9項所述之電容性基座，其中該金屬插栓為鎢插栓。