JP3952752B2

JP3952752B2 - 半導体装置の製造方法

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Publication number: JP3952752B2
Application number: JP2001360006A
Authority: JP
Inventors: 保篠原
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2001-11-26
Filing date: 2001-11-26
Publication date: 2007-08-01
Anticipated expiration: 2021-11-26
Also published as: JP2003163344A

Description

【０００１】
【発明の属する技術分野】
この発明は、光信号を電気信号に光電変換する受光素子と、その他の素子（例えばトランジスタ・容量素子・抵抗素子）とを同一半導体基板に備えた受光素子混載型の半導体集積回路等に適用して好適な半導体装置の製造方法に関するものである。
【０００２】
詳しくは、受光素子用の不純物拡散層を形成した半導体基板面に反射防止用の膜と、保護用の膜を積層した後、この保護用の膜を形成した半導体基板に不純物拡散層に至る電極部を形成し、次に、この電極部を形成した半導体基板に絶縁性の膜を形成し、この絶縁性の膜を選択的に開口し保護用の膜を露出させて開口部を形成することによって、反射防止用の膜を保護用の膜で保護した状態で、電極部と開口部を形成できるようにし、エッチング処理による当該反射防止用の膜への加工ダメージを阻止できるようにしたものである。
【０００３】
【従来の技術】
近年、光信号を電気信号に光電変換する受光素子の動作領域は、ますます短波長化が進みつつあり、これに伴って、受光素子と他の素子とを混載した半導体集積回路においては、如何に光電変換効率が良い受光素子を設計するかが課題となっている。
【０００４】
そして、近年主流となりつつある高容量情報記憶媒体である光ディスク装置等においては、波長λ＝４００［ｎｍ］程度の短波長レーザに対応した受光素子の設計が要求されている。
【０００５】
受光素子の一つの特性として、レーザの入射光のパワー［Ｗ］に対する光電流［Ａ］を表わす受光感度特性［Ａ／Ｗ］がある。この受光感度特性は、レーザ光の波長が短くなるにつれて低くなる。また、レーザ光の波長が短くなるにつれて、出力側の出力向上は技術的に困難となる。例えば、波長λ＝７８０［ｎｍ］程度の赤色レーザと比べて、短波長レーザは出力の小さい物しか作成できていない。
【０００６】
つまり、レーザ光の短波長化に伴って、受光感度特性とレーザ出力は共に低下してしまうので、受光感度（光電流）は内因かつ外因により必然的に低くなってしまうというという現状がある。そこで、短波長レーザに対応した受光素子を製造できるようにするために、受光素子のＰＩＮ構造の最適化と、入射光の反射を防止する反射防止膜の改善が進められている。
【０００７】
図８〜図１１は従来例に係る半導体装置９０の製造方法（その１〜４）を示す工程図である。この半導体装置９０は、受光素子とＭＩＳ（Metal Insulator Semiconductor Structure）型の容量素子等を混載した受光素子混載型半導体集積回路である。
【０００８】
図８Ａに示すように、まず、半導体基板７６に第１のシリコン酸化膜７７を形成する。そして、このシリコン酸化膜７７上に第１のシリコン窒化膜７８を形成する。次に、容量素子形成領域のシリコン窒化膜７８とシリコン酸化膜７７をドライエッチングによって除去する。
【０００９】
そして、図８Ｂに示すように、半導体基板７６の上方全面に第２のシリコン窒化膜７９を形成する。このシリコン窒化膜７９は、ＭＩＳ容量素子の絶縁膜（誘電体膜）であり、受光素子の反射防止膜でもある。このように、受光素子の反射防止膜と容量素子の絶縁膜とを同時に形成することにより、工程数の削減を果たしている。図８Ｂに示すシリコン酸化膜７７と、シリコン窒化膜７８と、シリコン窒化膜７９とから、受光素子の反射防止膜８７は構成される。次に、図８Ｃに示すように、受光素子形成領域と容量素子形成領域以外のシリコン窒化膜７９及び７８をドライエッチングにより除去する。
【００１０】
そして、図９Ａに示すように、受光素子のアノード用電極部を形成する領域にあるシリコン酸化膜７７を除去する。そして、半導体基板７６の上方全面にポリシリコン膜８０を形成する。このポリシリコン膜８０は、受光素子のアノード用電極部の他に、トランジスタ（図示せず）や容量素子の電極部、抵抗素子（図示せず）自体等に使用するものである。
【００１１】
次に、図９Ｂに示すように、ポリシリコン膜８０に選択的にドライエッチング（プラズマエッチング、又はリアクティブイオンエッチング等）を施して、当該ポリシリコン膜８０を電極形状にする。このとき、反射防止膜上のポリシリコン膜８０を除去する。これは、ポリシリコン膜の高反射率が、受光素子の受光感度低下を招くからである。
【００１２】
ポリシリコン膜８０を電極形状に加工した後、図９Ｃに示すように、第２のシリコン酸化膜８１を形成する。これは、半導体基板７６にダブルポリシリコン構造を持つトランジスタ（図示せず）を形成する際に、ファーストポリシリコンとセカンドポリシリコン膜との絶縁を保つためである。次に、シリコン酸化膜８１及び７７を選択的に除去して、受光素子と、容量素子等の電極部用の開口部を形成する。
【００１３】
次に、図１０Ａに示す半導体基板７６の上方全面にＡｌ化合物８２を形成し、当該Ａｌ化合物８２に選択的にエッチング処理を施す。これにより、受光素子のカソード電極等を形成する。
【００１４】
Ａｌ化合物８２を形成した後、図１０Ｂに示すように、上層配線との配線層間膜として第３のシリコン酸化膜８３を形成する。図１０Ｂにおいて、反射防止膜８７上のシリコン酸化膜８１及び８３の膜厚は、合わせて１μｍ程度である。
【００１５】
次に、図１０Ｃに示すように、パシベーション膜となる第３のシリコン窒化膜８４を形成する。そして、図１１Ａに示すように、このシリコン窒化膜８４を選択的にドライエッチングして下地のシリコン酸化膜８３を露出させ、受光素子の受光領域に開口部８５を形成する。
【００１６】
次に、図１１Ｂに示すように、受光素子の受光領域を開口するようにして、シリコン窒化膜８４上にレジストパターン８６を形成する。このとき、受光領域に形成した開口部８５の内壁をレジストパターン８６で覆う。図１１Ｂにおいて、開口部８５の内壁からその中心方向へ延出するレジストパターン８６の幅ｈ’は、数μｍ程度である。この幅ｈ’は、後工程でシリコン酸化膜８３及び８１をウエットエッチングして受光窓部８８（図１１Ｃ参照）を形成する際の、サイドエッチング量に応じて設定する。
【００１７】
そして、このレジストパターン８６をマスクにして、図１１Ｃに示すように、１μｍ程度のシリコン酸化膜８３及び８１をエッチングして除去する。このシリコン酸化膜８３及び８１のエッチングは、ドライエッチングではなく、ウエットエッチングで行う。これは、下地の反射防止膜８７へのエッチングダメージを回避するためである。
【００１８】
また、ウエットエッチングを採用したことにより、シリコン酸化膜８３及び８１は、図１１Ｃの実線矢印で示すように、数μｍ程度サイドエッチングされてしまう。しかしながら、このサイドエッチング量に応じて、レジストパターン８６の幅ｈ’（図１１Ｂ参照）の値を予め設定しておくことにより、シリコン窒化膜８４下方までのサイドエッチングの進行を防止できる。
【００１９】
このようにして、受光素子の受光領域に受光窓部（受光部）８８を形成する。受光窓部８８を形成した後、レジストパターン８６を除去して、受光素子と、ＭＩＳ型の容量素子等を混載した半導体装置９０を完成する。
【００２０】
【発明が解決しようとする課題】
ところで、従来方式に係る半導体装置９０の製造方法によれば、図１２Ａに示すように、受光素子形成領域の反射防止膜８７上にポリシリコン膜８０を形成した後、当該ポリシリコン膜８０を選択的にドライエッチングして除去していた。
【００２１】
このため、ポリシリコン膜８０を除去する際に、下地の反射防止膜８７がオーバエッチングされてしまい、当該反射防止膜８７の膜厚が半導体基板（ウェハ）の面内やロット内で不均一になってしまうおそれがあった。
【００２２】
例えば、シリコン窒化膜８４等を成膜する減圧ＣＶＤ（Chemical Vapor Deposition）装置の成膜ばらつきはウェハ面内で３％程度であるのに対し、ドライエッチング装置のエッチング量のばらつきはウェハ面内で数１０％もある。
【００２３】
このように、反射防止膜８７の膜厚が不均一になってしまうと、受光窓部８８へ入射する光の反射率、屈折率、吸収率等が異なってしまい、ウェハ面内やロット内のチップ（集積回路）間で、受光素子の受光感度が異なってしまうという問題があった。
【００２４】
また、上述した反射防止膜（以下で、反射防止用の膜ともいう）８７へのドライエッチングを回避するために、図１１Ｃに示す受光窓部８８を形成する際には、シリコン酸化膜８３及び８１をウエットエッチングして除去していた。このため、図１２Ｂに示すように、受光窓部８８には数μｍ程度の幅を有するテーパ部８９Ａ及び８９Ｂが形成されてしまい、チップ面積のさらなる縮小化が困難であるという問題があった。
【００２５】
そこで、この発明はこのような問題を解決したものであって、エッチング処理による反射防止用の膜への加工ダメージを阻止できるようにすると共に、膜厚の均一な反射防止用の膜を有した受光窓部を形成できるようにした半導体装置の製造方法の提供を目的とする。
【００２６】
削除
【００２７】
【課題を解決するための手段】
上述した課題は、半導体基板に受光素子を含む半導体装置を製造する方法であって、この半導体基板に受光素子用の不純物拡散層を形成する工程と、この不純物拡散層を形成した半導体基板面に反射防止用の膜を形成する工程と、この反射防止用の膜上に保護用の膜を形成する工程と、この保護用の膜を形成した半導体基板に不純物拡散層に至る電極部を形成する工程と、この電極部を形成した半導体基板に絶縁性の膜を形成する工程と、この絶縁性の膜を選択的に開口して保護用の膜を露出させた受光窓部用の開口部を形成する工程と、保護用の膜に対するエッチング速度が下地膜に対するエッチング速度よりも高いエッチング条件で、開口部から露出した保護用の膜を除去して下地膜を露出させる工程と、露出した下地膜にウエットエッチング処理を施し当該下地膜を除去して受光窓部を形成する工程とを有することを特徴とする半導体装置の製造方法によって解決される。
【００２８】
本発明に係る半導体装置の製造方法によれば、反射防止用の膜を保護用の膜で保護した状態で、電極部と開口部を形成できるので、エッチング処理による当該反射防止用の膜への加工ダメージを阻止できる。
従って、この開口部から露出した保護用の膜を除去することにより、膜厚の均一な反射防止用の膜を有した受光窓部を形成することができる。
【００２９】
【発明の実施の形態】
以下図面を参照しながら、この発明の実施形態に係る半導体装置の製造方法について説明する。図１は本発明の実施形態に係る半導体装置１００の構成例を示す断面図である。
【００３０】
この実施形態では、受光素子用の不純物拡散層を形成した半導体基板面に反射防止用の膜と、保護用の膜を積層した後、この保護用の膜を形成した半導体基板に不純物拡散層に至る電極部を形成し、次に、この電極部を形成した半導体基板に絶縁性の膜を形成し、この絶縁性の膜を選択的に開口し保護用の膜を露出させて開口部を形成し、反射防止用の膜を保護用の膜で保護した状態で、電極部と開口部を形成できるようにし、エッチング処理による当該反射防止用の膜への加工ダメージを阻止できるようにすると共に、この開口部から露出した保護用の膜を除去して、膜厚の均一な反射防止用の膜を有した受光窓部を形成できるようにしたものである。
【００３１】
始めに、この半導体装置１００について説明する。図１に示すように、この半導体装置１００は、受光信号を電気信号に光電変換する受光素子（フォトダイオード）６０と、ＭＩＳ型の容量素子（以下で、容量素子ともいう）７０と、バイポーラ素子（図示せず）と、抵抗素子（図示せず）等を同一半導体基板に混載した受光素子混載型の半導体集積回路である。
【００３２】
まず、この半導体装置１００は、半導体基板１を備えている。この半導体基板１は、例えばＰ型シリコン等からなる半導体ウェハであるである。
この半導体基板１の受光素子６０を含む一方の領域には、図１に示すような不純物拡散層の一例となるＰＩＮ構造、即ち、受光領域の表面を占めるｐ⁺（ｐ型不純物）拡散層６と、このｐ⁺拡散層６を囲むｉ（低不純物）層７と、このｉ層をさらに囲むｎ⁺（ｎ型不純物）拡散層８とが設けられている。また、この半導体基板１の容量素子を含む他方の領域には、ｎ⁺拡散層１２が設けられている。このｎ⁺拡散層１２は、容量素子７０の下部電極として機能するものである。
【００３３】
この半導体基板１には、上述したｐ⁺拡散層６を覆うようにして反射防止用の膜（以下で、反射防止膜ともいう）が設けられている。この反射防止膜は、第１のシリコン酸化膜１８と、この第１のシリコン酸化膜１８上に設けられた第１のシリコン窒化膜１９とからなる積層構造を有している。この反射防止膜は、受光素子の受光窓部（受光部）へ入射した光の反射を抑えて、当該光をｐ⁺拡散層６まで到達させる機能を有するものである。
【００３４】
図１において、シリコン酸化膜１８の厚さは、例えば、５０ｎｍ程度であり、シリコン窒化膜１９の厚さは、例えば、３０ｎｍ程度である。また、反射防止膜を構成する膜の種類と、各々の膜厚等は、受光窓部へ入射する光の波長と、光量等に応じて任意に設定可能である。
【００３５】
次に、受光窓部を除くシリコン窒化膜１９上には、下地膜の一例となる第２のシリコン酸化膜２０が設けられている。このシリコン酸化膜２０の膜厚は、例えば、１００ｎｍ程度である。さらに、このシリコン酸化膜２０上には保護用の膜の一例となる第２のシリコン窒化膜２１が設けられている。このシリコン窒化膜２１の膜厚は、例えば、５０ｎｍ程度である。これらのシリコン酸化膜２０及びシリコン窒化膜２１については、後で説明する。
【００３６】
そして、このシリコン窒化膜２１上には、第３のシリコン酸化膜２２が設けられている。このシリコン酸化膜２２は、ダブルポリシリコン構造を持つトランジスタ（図示せず）のファーストポリシリコンとセカンドポリシリコン間を絶縁する機能を有する膜である。従って、ダブルポリシリコン構造を持つトランジスタ等を半導体基板１に混載しない場合には、当該シリコン酸化膜２２を省略することもできる。
【００３７】
また、半導体基板１のｐ⁺拡散層６上と、ｎ⁺拡散層８上には、上述した反射防止膜と、シリコン酸化膜２０と、シリコン窒化膜２１と、シリコン酸化膜２２を貫くコンタクトホールが設けられている。
【００３８】
このｐ⁺拡散層６上のコンタクトホールには、例えば、カソード用の電極部１１が設けられている。この電極部１１は、Ａｌ化合物膜からなるものである。また、ｎ⁺拡散層８上のコンタクトホールには、例えば、アノード用の電極部１０が設けられている。この電極部１０は、例えば、ポリシリコン膜と、Ａｌ化合物膜とからなる積層構造を有している。
【００３９】
図１において、電極部１１に負電圧（−）を印加してｉ層７を空乏層化させ、この状態で受光窓部へ光信号を入射させると、入射した光信号は該空乏層で電気信号（正孔と電子）に光電変換される。そして、発生した電子は電極部１０に流れ、正孔は電極部１１に流れる。
【００４０】
一方、半導体基板１のｎ⁺拡散層１２上にも、反射防止膜と、シリコン酸化膜２０と、シリコン窒化膜２１と、シリコン酸化膜２２を貫くコンタクトホールが設けられており、当該コンタクトホールには下部電極（ｎ⁺拡散層）と接続された電極部２７が設けられている。この電極部２７は、Ａｌ化合物膜からなるものである。
【００４１】
また、ｎ⁺拡散層１２上の反射防止膜には所定面積の開口部が設けられており、当該開口部には絶縁性のシリコン窒化膜２１が設けられている。容量素子７０では、このシリコン窒化膜２１が誘電体膜となる。さらに、この誘電体膜としてのシリコン窒化膜２１上には、上部電極となる電極部２９が設けられている。この電極部２９は、例えば、ポリシリコン膜と、Ａｌ化合物膜とからなる積層構造を有している。
【００４２】
図１において、上部電極となる電極部２９に正電圧（＋）を印加し、かつ、ｎ⁺拡散層１２と接続する電極部２７に負電圧（−）を印加することによって、印加電圧に応じた電荷を容量素子７０に蓄積できる。
【００４３】
そして、これらの電極部２７及び２９等を覆うようにして、受光窓部を除く半導体基板１の上方には、絶縁性の膜の一例となる第４のシリコン酸化膜２３が設けられている。このシリコン酸化膜２３によって、上述した電極や、配線パターン間は十分に絶縁されている。このシリコン酸化膜２３の膜厚は、例えば、９００ｎｍ程度である。
【００４４】
また、このシリコン酸化膜２３には、第３のシリコン窒化膜２４が設けられている。このシリコン窒化膜２４は、いわゆるパシベーション膜であり、当該半導体装置１００を水分、パッケージ（図示せず）による応力等から保護するためのものである。このシリコン窒化膜２４の膜厚は、例えば、１μｍ程度である。
また、図１に示す半導体装置１００では、上述したシリコン酸化膜１８、２０、２２、２３とシリコン窒化膜１９、２１、２４に囲まれたｐ⁺拡散層６上に受光窓部１７が設けられている。
【００４５】
ところで、この半導体装置１００では、図７Ｂに示すシリコン窒化膜２１とｎ⁺拡散層１２間には、実線矢印で示すように、第１のシリコン酸化膜１８と、第１のシリコン窒化膜１９と、第２のシリコン酸化膜２０とが設けられている。即ち、従来方式の半導体装置９０と比べて、当該間に１００ｎｍ程度の厚さを有したシリコン酸化膜２０が追加されている。
従って、誘電体膜として使用部分以外のシリコン窒化膜２１とｎ⁺拡散層１２間の離隔距離を増大できるので、容量素子７０の寄生容量を確実に低減できる。
【００４６】
次に、本発明に係る半導体装置の製造方法について説明する。図２〜図６は半導体装置１００の製造方法（その１〜５）を示す工程図である。ここでは、上述した半導体装置１００を製造する場合を想定する。
【００４７】
まず、図２Ａに示すように、上述したｐ⁺拡散層６、ｉ層７、ｎ⁺拡散層８、ｎ⁺拡散層１２等の不純物拡散層を半導体基板１に形成する。これらの形成は、イオン注入や、熱拡散等の周知の製造技術によって行う。
【００４８】
次に、この半導体基板１上に、反射防止用の膜の一例となる、第１のシリコン酸化膜１８と第１のシリコン窒化膜１９を順次形成する。このシリコン酸化膜１８の形成は、例えば、半導体基板１を熱酸化して行う。また、シリコン窒化膜１９の形成は、ＬＰ（Low Pressure）ＣＶＤ等によって行う。反射防止膜を形成した後、当該膜上に下地膜の一例となる第２のシリコン酸化膜２０を形成する。このシリコン酸化膜２０の形成方法は、例えば、ＣＶＤ法である。
【００４９】
次に、ＭＩＳ型の容量素子７０（図１参照）を形成する領域（以下で、容量素子形成領域ともいう）を開口するレジストパターン（図示せず）を、シリコン酸化膜２０上に形成する。このレジストパターンの形成は、例えば、フォトリソグラフィによって行う。
【００５０】
そして、このレジストパターンをマスクにして、シリコン酸化膜２０と、シリコン窒化膜１９と、シリコン酸化膜１８とを順次エッチングして除去する。このエッチング処理は、例えば、ＣＦ₄等のＦ系ガスを用いたドライエッチングによって行う。上述したエッチング処理を完了した後、周知の製造技術であるアッシングによって、レジストパターンを除去する。
【００５１】
そして、図２Ｂに示すように、容量素子形成領域のｎ⁺拡散層１２と接するようにして、保護用の膜の一例となる第２のシリコン窒化膜２１を半導体基板１の上方全面に形成する。このシリコン窒化膜２１は、容量素子の誘電体膜として機能するものである。
【００５２】
次に、受光素子を形成する領域（以下で、受光素子形成領域ともいう）のｐ⁺拡散層６上と、容量素子形成領域を覆うレジストパターン（図示せず）をシリコン窒化膜２１上に形成する。そして、このレジストパターンをマスクにして、第２シリコン窒化膜にドライエッチング処理を施す。これにより、図２Ｃに示すよう、ｎ⁺拡散層６上と容量素子形成領域を除いて、シリコン窒化膜２１を除去する。
【００５３】
このレジストパターンをアッシングして除去した後、図３Ａに示すように、電極部１１（図１参照）形成する領域を開口したレジストパターン３５を形成する。そして、このレジストパターン３５をマスクにして、シリコン酸化膜２０と、シリコン窒化膜１９と、シリコン酸化膜１８を順次エッチングして除去し、ｎ⁺拡散層８を露出させる。このエッチング処理は、ドライエッチングによって行う。
【００５４】
次に、レジストパターン３５をアッシングして除去する。そして、図３Ｂに示すように、半導体基板１の上方全面にポリシリコン膜３２を形成する。このポリシリコン膜３２は、上述した受光素子６０の電極部や、容量素子７０の電極部に使用すると共に、トランジスタ（図示せず）の電極部や、抵抗素子（図示せず）本体としても使用するものである。このポリシリコン膜３２の形成は、例えば、ＬＰＣＶＤ等によって行う。
【００５５】
ポリシリコン膜３２を形成した後、ＰＯＣｌ₃ガス等を使用して、当該ポリシリコン膜３２にリンをドーピングする。これにより、ポリシリコン膜３２に導電性を持たせることができる。
【００５６】
次に、受光素子の電極部１０（図１参照）を形成する領域、及び容量素子形成領域を覆うレジストパターン（図示せず）を、ポリシリコン膜３２上に形成する。
【００５７】
そして、このレジストパターンをマスクにして、ポリシリコン膜３２をドライエッチングする。これにより、図３Ｃに示すように、受光素子の電極部１１（図１参照）下層部と、容量素子の電極部２９（図１参照）下層部とを形成できる。また、このレジストパターンの形状を、上述したトランジスタ等のゲート電極や、抵抗素子本体等の形状と、形成領域にも対応させておく。これにより、ポリシリコン膜３２から、トランジスタの電極部や、抵抗素子本体等を形成できる。このドライエッチングには、例えば、ＣＦ₄や、ＣＦ₄−Ｏ₂等のエッチングガスを使用する。
【００５８】
ところで、受光素子においては、ポリシリコン膜の高反射率が受光感度の低下を招くので、ｐ⁺拡散層６上方のポリシリコン膜３２を除去する必要がある。このとき、反射防止膜を構成するシリコン窒化膜１９上には、シリコン酸化膜２０と、シリコン窒化膜２１が設けられている。
【００５９】
従って、ポリシリコン膜３２をオーバーエッチングしても、反射防止膜をシリコン窒化膜２１で保護できるので、該反射防止膜へのエッチングダメージを阻止できる。これにより、反射防止膜の膜減りを回避できるので、半導体基板（ウェハ）面内、もしくはロット内での反射防止膜の膜厚変動を阻止できる。それゆえ、従来方式と比べて、反射防止膜の品質を確実に向上できる。
【００６０】
次に、図４Ａに示すように、半導体基板１の上方全面に第３のシリコン酸化膜２２を１００ｎｍ程度の厚さに形成する。そして、このシリコン酸化膜２２と、シリコン窒化膜２１と、シリコン酸化膜２０と、シリコン窒化膜１９と、シリコン酸化膜１８を順次選択的にエッチングして、半導体基板１に形成したｐ⁺拡散層６に至るコンタクトホールを形成する。また、このコンタクトホールの形成と平行して、ポリシリコン膜３２に至るヴィアホールを形成する。
【００６１】
そして、コンタクトホール及びヴィアホールを形成した半導体基板１の上方全面にＡｌ化合物膜１４を堆積し、当該Ａｌ化合物膜１４をパターニングする。これにより、図４Ｂに示す電極部１０及び１１、及びＭＩＳ型の容量素子７０の電極部２９（図１参照）等を形成できる。
【００６２】
次に、電極を形成した半導体基板１の上方全面に絶縁性の膜の一例となる第４のシリコン酸化膜２３を形成する。このシリコン酸化膜２３は、電極部や、配線パターン間を絶縁するための配線層間絶縁膜である。このシリコン酸化膜２３の堆積は、例えばＯ₃−ＴＥＯＳによって行う。
【００６３】
さらに、このシリコン酸化膜上に第３のシリコン窒化膜２４を形成する。このシリコン窒化膜は、半導体装置１００を水分・パッケージ応力等から保護する機能を有するものである。このシリコン窒化膜２４の形成は、例えば、Ｐ（Plasma）−ＣＶＤによって行う。
【００６４】
次に、図４Ｃに示すように、ｐ⁺拡散層６の上方を選択的に開口するレジストパターン３７をシリコン窒化膜２４上に形成する。そして、このレジストパターン３７をマスクにして、シリコン窒化膜２４をドライエッチングする。これにより、シリコン窒化膜２４に受光用の開口部を形成できる。また、各電極部上にレジストパターン３７の開口部（図示せず）を設けておくことにより、当該電極上に外部の端子と電荷の授受を行うパッド部を画定することもできる。
【００６５】
次に、レジストパターン３７をアッシングして除去する。そして、図５Ａに示すように、シリコン窒化膜２４に設けられた開口部の内壁を覆い、かつ、ｐ⁺拡散層６の上方を選択的に開口するレジストパターン３９を当該シリコン窒化膜２４上に形成する。
【００６６】
そして、図５Ｂに示すように、このレジストパターン３９をマスクにして、シリコン酸化膜２３と、シリコン酸化膜２２とをドライエッチングして除去して、受光用の開口部を形成する。
【００６７】
このドライエッチングには、シリコン酸化膜に対するエッチング速度が、シリコン窒化膜に対するエッチング速度よりも高いエッチング条件を選択する。このエッチング条件は、例えば、シリコン酸化膜とシリコン窒化膜とのエッチングの選択比が高いＣＦ₄−Ｈ₂等を使用したリアクティブイオンエッチングである。これにより、シリコン窒化膜２１上のシリコン酸化膜を高選択に除去できる。
【００６８】
次に、図５Ｃに示すように、シリコン酸化膜２３及び２２から露出したシリコン窒化膜２１をドライエッチングして除去する。このドライエッチングには、シリコン窒化膜に対するエッチング速度が、シリコン酸化膜に対するエッチング速度よりも高いエッチング条件、例えば、ＣＦ₄−Ｏ₂等を使用したプラズマエッチングを選択する。これにより、シリコン酸化膜２０上のシリコン窒化膜２１を高選択に除去できる。
【００６９】
次に、図６Ａに示すように、シリコン酸化膜２３及び２２と、シリコン窒化膜２１をドライエッチングした際に、マスクとして使用したレジストパターンをアッシングして除去する。
次に、図６Ｂに示すように、シリコン酸化膜２３及び２２と、シリコン窒化膜２１に設けられた開口部４３の内壁を覆い、かつ、ｐ⁺拡散層６の上方を選択的に開口するレジストパターン４１を半導体基板１の上方に形成する。このとき、開口部４３の内壁からその中心方向へ延出するレジストパターン４１の幅ｈは、例えば、数百ｎｍ程度である。この幅ｈは、後工程でシリコン酸化膜２０をウエットエッチングして受光窓部１７（図６Ｃ参照）を形成する際の、サイドエッチング量に応じて設定する。
【００７０】
そして、図６Ｃに示すように、このレジストパターン４１をマスクにして、シリコン酸化膜２０をウエットエッチングして除去し、受光窓部１７を形成する。このウエットエッチングに使用する薬液は、例えば、フッ酸水溶液である。
【００７１】
シリコン酸化膜２０をウエットエッチングで除去するので、下地のシリコン窒化膜１９に結晶構造を損傷させるようなエッチングダメージを与えずに済む。また、このフッ酸水溶液のシリコン酸化膜２０に対するエッチング速度は、シリコン窒化膜１９に対するエッチング速度よりも大きいので、シリコン窒化膜１９を膜減りさせることもない。
【００７２】
さらに、図７Ａに示すように、従来方式と比べて、ウエットエッチングするシリコン酸化膜の膜厚は薄いので、この膜厚差に応じてサイドエッチング量も減少させることができる。例えば、図７Ａに示す受光窓部１７のテーパ部４５Ａ及び４５Ｂの幅は数百μｍ程度である。従って、チップ面積をより一層縮小できる。
【００７３】
このように、本発明に係る半導体装置の製造方法によれば、受光素子６０を半導体基板１に形成する際に、ｐ⁺拡散層６と、ｉ層７と、ｎ⁺拡散層８とを形成した半導体基板１にシリコン酸化膜１８及びシリコン窒化膜１９と、シリコン酸化膜２０と、シリコン窒化膜２１を積層した後、このシリコン窒化膜２１を形成した半導体基板１にｎ⁺拡散層８と、ｐ⁺拡散層６にそれぞれ至る電極部１０及び１１を形成し、次に、この電極部１０及び１１を形成した半導体基板１にシリコン酸化膜２２及び２３を形成し、これらのシリコン酸化膜２３及び２２を選択的に開口しシリコン窒化膜２１を露出させて開口部４３を形成するようになされる。
【００７４】
従って、シリコン窒化膜１９をシリコン酸化膜２０及びシリコン窒化膜２１で保護した状態で、電極部１０及び１１と開口部４３を形成できるので、ドライエッチング処理等による当該シリコン窒化膜１９への加工ダメージを阻止できる。
【００７５】
さらに、開口部４３から露出したシリコン窒化膜２１をドライエッチングで除去し、その後、シリコン酸化膜２０をウエットエッチングで除去することにより、膜厚の均一なシリコン窒化膜１９を有した受光窓部１７を形成することができる。
【００７６】
それゆえ、半導体基板（ウェハ）面内やロット内のチップ間で、受光窓部１７へ入射する光の反射率、屈折率、吸収率等を略均一にすることができ、受光素子６０の受光感度を安定化させることができる。
【００７７】
削除
【００７８】
削除
【００７９】
【発明の効果】
本発明に係る半導体装置の製造方法によれば、受光素子を半導体基板に形成する際に、受光素子用の不純物拡散層を形成した半導体基板面に反射防止用の膜と、保護用の膜を積層した後、この保護用の膜を形成した半導体基板に不純物拡散層に至る電極部を形成し、次に、この電極部を形成した半導体基板に絶縁性の膜を形成し、この絶縁性の膜を選択的に開口し保護用の膜を露出させて開口部を形成するようになされる。このとき、保護用の膜に対するエッチング速度が下地膜に対するエッチング速度よりも高いエッチング条件で、受光窓部用の開口部から露出した保護用の膜を除去して下地膜を露出させるようにした。
【００８０】
この構成によって、反射防止用の膜を保護用の膜で保護した状態で、電極部と開口部を形成できるので、エッチング処理による当該反射防止用の膜への加工ダメージを阻止できる。
【００８１】
従って、この開口部から露出した保護用の膜を除去することにより、膜厚の均一な反射防止用の膜を有した受光窓部を形成することができる。しかも、反射防止用の膜の膜厚を均一化できるので、受光特性の安定した受光素子を半導体基板に信頼性高く、かつ再現性良く形成できる。
【００８２】
この発明は、光信号を電気信号に光電変換する受光素子と、容量素子等を同一半導体基板に備えた受光素子混載型の半導体集積回路等に適用して極めて好適である。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置１００の構成例を示す断面図である。
【図２】Ａ〜Ｃは半導体装置１００の製造方法（その１）を示す工程図である。
【図３】Ａ〜Ｃは半導体装置１００の製造方法（その２）を示す工程図である。
【図４】Ａ〜Ｃは半導体装置１００の製造方法（その３）を示す工程図である。
【図５】Ａ〜Ｃは半導体装置１００の製造方法（その４）を示す工程図である。
【図６】Ａ〜Ｃは半導体装置１００の製造方法（その５）を示す工程図である。
【図７】Ａ及びＢは受光素子６０及び容量素子７０の構成例を示す断面図である。
【図８】Ａ〜Ｃは従来例に係る半導体装置９０の製造方法（その１）を示す工程図である。
【図９】Ａ〜Ｃは半導体装置９０の製造方法（その２）を示す工程図である。
【図１０】Ａ〜Ｃは半導体装置９０の製造方法（その３）を示す工程図である。
【図１１】Ａ〜Ｃは半導体装置９０の製造方法（その４）を示す工程図である。
【図１２】Ａ及びＢは半導体装置９０の問題点を示す断面図である。
【符号の説明】
１・・・半導体基板、１７・・・受光窓部、１８，２０，２２，２３・・・シリコン酸化膜、１９，２１，２４・・・シリコン窒化膜、３２・・・ポリシリコン膜、６０・・・受光素子、７０・・・容量素子、１００・・・半導体装置

Claims

半導体基板に受光素子を含む半導体装置を製造する方法であって、
前記半導体基板に受光素子用の不純物拡散層を形成する工程と、
前記不純物拡散層を形成した半導体基板面に反射防止用の膜を形成する工程と、
前記反射防止用の膜上に下地膜を形成する工程と、
前記下地膜上に保護用の膜を形成する工程と、
前記保護用の膜を形成した半導体基板に前記不純物拡散層に至る電極部を形成する工程と、
前記電極部を形成した半導体基板に絶縁性の膜を形成する工程と、
前記絶縁性の膜を選択的に開口して前記保護用の膜を露出させた受光窓部用の開口部を形成する工程と、
前記保護用の膜に対するエッチング速度が前記下地膜に対するエッチング速度よりも高いエッチング条件で、前記開口部から露出した保護用の膜を除去して前記下地膜を露出させる工程と、
露出した前記下地膜にウエットエッチング処理を施し当該下地膜を除去して受光窓部を形成する工程とを有することを特徴とする半導体装置の製造方法。
前記受光素子を含む前記半導体基板に容量素子を混載して半導体装置を製造する際に、
前記保護用の膜を前記容量素子の誘電体膜に使用することを特徴とする請求項１に記載の半導体装置の製造方法。