KR100292899B1 - 플라즈마에의한열화의방지가가능한반도체장치및그제조방법 - Google Patents

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Abstract

게이트 산화막상에 형성된 게이트 전극을 갖도록 반도체 기판에 MOS 트랜지스터가 형성된다. 상기 반도체 기판 및 MOS 트랜지스터를 덮도록 제 1 절연층이 형성된다. 상기 제 1 절연층을 덮도록 제 2 절연층이 형성된다. 상기 제 1 절연층상에 제 1 배선 구조체가 형성된다. 이 제 1 배선 구조체의 일부는 상기 제 2 절연층을 관통한다. 상기 제 1 배선 구조체에 접속하지 않는 제 2 배선 구조체가 형성된다. 이 제 2 배선 구조체는 상기 제 1 및 제 2 절연층을 통하여 상기 게이트 전극에 접속된다. 상기 제 2 배선 구조체의 안테나비는 1000 과 동일하거나 또는 그보다 작다. 상기 제 2 절연층상에 상기 제 1 및 제 2 배선 구조체와 접속하는 제 3 배선 구조체가 형성된다. 제 3 배선 구조체의 안테나비는 1000 과 동일하거나 또는 그보다 작다. 여기서, 상기 안테나비는 게이트 산화막의 표면적에 대한 배선 구조체의 표면적의 비로서 정의된다.

Description

플라즈마에 의한 열화의 방지가 가능한 반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME IN WHICH DEGRADATION DUE TO PLASMA CAN BE PREVENTED}
본 발명은 게이트 산화막의 차아징 손상을 저감하기 위한 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 제조 프로세스에서는 플라즈마를 사용한 많은 프로세스가 존재한다.이들 플라즈마 사용 프로세스에서는, MOS (metal oxide semiconductor) 트랜지스터의 게이트 산화막에 손상을 발생시키거나 LSI (large-scale integrated circuits) 의 양품률을 저감시키거나 하는 문제가 일어난다. 디바이스가 미세화되고 게이트 산화막이 얇아짐으로써 열화 정도는 커지고 또한 신뢰성이 감소된다. 게이트 산화막의 손상이 생기는 기구를 도면을 참조하여 이하에 설명한다.
도 1a 및 1b 는 종래예 1 에 관한 반도체 장치를 나타낸 도면으로, 도 1a 는 반도체 장치의 평면도, 도 1b 는 반도체 장치의 단면도이다. 반도체 기판 (10) 의 표면상에는 소자분리용 필드 산화막 (20) 에 의해 둘러싸인 영역에 확산층 (30) 이 존재한다. 또한, 반도체 기판 (10) 의 게이트 산화막 (40) 상에는 게이트 전극 (50) 이 설치된다. 게이트 전극 (50) 과 필드 산화막 (20) 을 포함한 전체 부분상에 제 1 절연막 (60) 이 형성된다. 게이트 전극 (50) 은 제 1 절연막 (60)을 관통하도록 설치된 콘택트 (70) 에 접속하고 있고, 이 콘택트 (70) 는 제 1 절연막 (60) 상에 설치된 제 1 배선 (80) 에 접속하고 있다.
도 1a 및 1b 에 나타낸 반도체 장치를 제조하는 공정중, 제 1 배선 (80) 의 형성공정과 그 이후의 공정에는 전형적으로 플라즈마를 사용하는 공정들이 많다. 예컨대, 이러한 공정들로서는, 배선의 형성을 위한 플라즈마 에칭법, 레지스트 제거를 위한 플라즈마 애싱법, 층간절연막의 형성을 위한 플라즈마 CVD 법, 층간절연막을 통하는 관통공의 형성을 위한 플라즈마 에칭법 등을 들 수 있다.
플라즈마중에는 전리된 이온과 전자가 존재한다. 양전하와 음전하간의 균형이 무너진 플라즈마중에 도 1a 및 1b 와 같은 소자를 갖는 반도체 기판을 노출시키면, 플라즈마에 노출된 도체 (도 1a 및 1b 의 경우에는 제 1 배선 (80)) 의 표면으로부터 전하가 들어가, 게이트 전극 (50), 게이트 산화막 (40) 을 경유하여 반도체 기판 (10) 내에 흘러 들어가게 된다. 전하에 의한 전류가 게이트 산화막 (40) 의 절연파괴를 일으켜, 장기간의 사용에 있어 신뢰성이 열화되는 등의 문제점이 발생한다. 이와 같은 손상은 플라즈마에 의한 전기적인 손상으로, 이하에서는 플라즈마 손상 (plasma damage) 이라 부르는 것으로 한다.
따라서, 플라즈마에 직접 노출되는 도체가 전하 집전용의 안테나가 된다. 그러므로, 이 안테나가 클수록 플라즈마 손상도 심해진다. 플라즈마 손상의 정도를 정량적으로 나타내는 지표로서 "안테나비 (antenna ratio)" 가 사용된다. 여기에서는 게이트 산화막의 표면적에 대하여 플라즈마에 노출된 도체의 표면적의 비를 안테나비로서 정의한다. 따라서, 플라즈마 손상의 저감을 위해서는, 안테나비를 될 수 있는한 작게 하는 것이 필요하다. 즉, 게이트 전극에 접속되는 배선의 면적 또는 길이를 될 수 있는한 작게 하는 것이 필요하다.
플라즈마 손상의 원인이 될 수 있는 공정이 복수로 존재한다. 예컨대, 배선의 에칭을 위한 에칭공정, 배선 에칭 이후의 레지스트의 박리를 위한 애싱공정, 배선 형성 이후의 플라즈마 CVD법에 의한 층간절연막 형성공정, 절연막에의 개구부의 형성을 위한 관통공 에칭공정 등을 들 수 있다. 본 발명자가 시험한 바에 의하면, 배선의 형성을 위한 에칭시에 발생하는 플라즈마 손상이 가장 심각하고, 이것 이외의 플라즈마 공정에서 기인하는 플라즈마 손상은 배선 에칭공정에서의 플라즈마 손상보다는 실제적으로 훨씬 덜했다.
이하에서는, 배선의 형성을 위한 플라즈마 에칭시의 손상에 주목하여, 이러한 손상을 저감시키는 예에 대해 설명한다.
도 2a 및 2b 는 손상을 저감시키도록 구성된 종래예 2 의 반도체 장치를 나타내는 도면이다. 이 예는 일본 공개특허공보 평6-204467 호에 개시되어 있다. 도 2a 는 반도체 장치의 평면도이고, 도 2b 는 반도체 장치의 단면도이다.
도 2a 및 2b 에 나타낸 반도체 장치는, 콘택트 (70) 가 형성되는 것 까지는 도 1a 및 1b 에서 나타낸 종래예 1 과 동일하게 설치되어 있다. 단, 제 1 배선 (80) 은 게이트 전극 (50) 에 접속되는 배선 부분 (81) 과, 게이트 전극 (50) 에 접속되지 않은 배선 부분 (82) 으로 이루어진다. 제 1 배선 (80) 과 제 1 절연막 (60) 을 포함한 전면에 제 2 절연막 (90) 이 형성된다. 제 2 절연막 (90) 에는 제 1 배선 부분 (81,82) 에 이르는 제 1 관통공 (101,102) 이 각각 설치되어 있다. 제 2 절연막 (90) 상에는, 제 1 관통공 (101,102) 을 통해 제 1 배선 부분 (81,82) 에 제 2 배선 (110) 이 접속되어 있다.
도 2a 및 2b 에 나타낸 종래예 2 에서는, 제 1 배선 (80) 이, 게이트 전극 (50) 에 접속되는 배선 부분 (81) 과, 게이트 전극 (50) 에 접속되지 않은 배선 부분 (82) 으로 이루어진 점이 중요하다. 제 1 배선 (80) 의 형성을 위한 에칭시에는, 게이트 전극 (50) 에 접속된 배선 부분 (81) 만이 전하 집전용의 차아징 안테나가 되기 때문에, 종래예 2 에서는 안테나비를 작게 할 수 있다.
예컨대, 배선 부분 (81) 의 길이를 배선 부분 (82) 의 길이보다 10 분의 1 로 짧게 하면, 안테나비도 10 분의 1 로 줄일 수 있다. 제 1 배선 부분 (81,82)간의 전기적인 접속은 제 1 배선 (80) 상층의 제 2 배선 (110) 에 의해서 행하고 있다. 더욱이, 제 2 배선 (110) 의 면적도 충분히 작게 할 수 있기 때문에, 제 2 배선 (110) 에 의한 플라즈마 손상도 작게 할 수 있다. 결과적으로, 에칭공정에 의한 게이트 산화막 (40) 의 플라즈마 손상은 충분히 작게 할 수 있다.
도 2a 및 2b 에 나타낸 종래예 2 에서는, 제 1 배선 (80)을 위한 에칭공정 및 애싱공정, 제 2 절연막 (90)을 위한 형성공정에서의 플라즈마 손상으로부터 게이트 산화막을 보호할 수 있다.
본딩 와이어 또는 프로브용의 대면적의 패드를 형성할 때의 손상을 저감하는 방법이 일본 공개특허공보 평7-235541 호 및 USP-5393701 호에 개시되어 있다. 이하에서는, 일본 공개특허공보 평7-235541 호를 예로 설명한다.
도 3a 및 3b 는 일본 공개특허공보 평7-235541 호에 개시된 반도체 장치를 나타낸 도면으로, 도 3a 는 반도체 장치의 평면도이고, 도 3b 는 반도체 장치의 단면도이다.
도 3a 및 3b 에 나타낸 반도체 장치를 설명하면 다음과 같다. 반도체 기판 (10) 표면상의 제 1 절연막 (60) 상에 제 1 배선 (80) 이 설치되어 있다. 제 1 배선 (80) 은, 패드 전극 (200) 의 일부가 되는 대면적의 배선 부분 (82) 과, 이 배선 부분 (82) 과 접속되지 않은 소면적의 배선 부분 (81) 으로 이루어진다. 제 1 배선 (80) 에 이르는 2개의 개구부를 갖도록 제 2 절연막 (90) 이 형성된다. 2 개의 개구부중의 하나는 패드 전극 (200) 의 크기와 동일한 크기를 갖는 패드 개구부 (190) 이고, 다른 하나는 제 2 절연막 (90)을 통해 배선 부분 (81) 의 일부와배선 부분 (82) 의 일부에 연장하는 관통공 (100) 이다. 이들 2 개의 개구부에는 제 2 배선 (110) 이 설치된다. 배선 부분 (81) 및 배선 부분 (82)을 접속하기 위해 관통공 (100) 에는 제 2 배선 (110) 의 제 2 배선 부분 (111) 이 설치된다. 패드 개구부 (190) 에서는, 배선 부분 (82) 의 노출부를 덮는 제 2 배선 (110) 의 제 2 배선 부분 (112) 이 설치된다.
도 3a 및 3b 에 나타낸 종래예 3 에서는, 소면적의 배선 부분 (81) 에 게이트 전극 (도시 생략) 이 접속하게 된다. 이 경우, 안테나비를 작게 할 수 있기 때문에, 도 2a 및 2b 에서 설명한 종래예 2 와 동일한 방법으로, 제 1 배선 (80) 의 형성을 위한 에칭시의 손상을 저감할 수 있다. 또한, 제 1 배선 (80) 상의 패드 개구부 (190) 의 형성시에도 플라즈마 손상을 저감할 수 있다.
도 2a 및 2b, 도 3a 및 3b 에 나타낸 종래예들은, 제 1 배선 (80) 의 형성을 위한 에칭시, 애싱시, 제 2 절연막 (90) 형성시, 그리고 제 1 관통공 (100) 형성시 등에 발생하는 플라즈마 손상을 저감하기에는 유효하다. 그러나, 제 2 배선 (110) 을 형성하기 위한 플라즈마 에칭공정에서 발생하는 손상으로부터 반도체 장치를 보호할 수는 없다. 특히, 도 3a 및 3b 에 나타낸 바와 같이, 본딩 와이어 또는 프로브 접속용의 패드 전극을 제 2 배선 (110) 에 설치할 때에는 패드 전극의 면적이 통상 100×100 평방 미크론 정도로 크기 때문에, 패드 전극의 안테나비도 크다. 결과적으로, 제 2 배선 (110) 의 형성공정중에는 게이트 산화막에 심각한 손상이 발생한다.
본 발명은, 전술한 문제점들을 해결하기 위한 것으로서, 패드 전극과 같이 안테나비가 큰 것에 기인하는 플라즈마 손상을 방지할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은, 게이트 산화막의 플라즈마 손상을 저감할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
도 1a 및 1b 는 종래예 1 의 반도체 장치를 나타낸 평면도 및 단면도;
도 2a 및 2b 는 종래예 2 의 반도체 장치를 나타낸 평면도 및 단면도;
도 3a 및 3b 는 종래예 3 의 반도체 장치를 나타낸 평면도 및 단면도;
도 4a 및 4b 는 본 발명의 실시예 1 에 관한 반도체 장치를 나타낸 평면도 및 단면도;
도 5 는 본 발명의 실시예 2 에 관한 반도체 장치의 구조를 나타낸 단면도;
도 6 은 본 발명의 실시예 3 에 관한 반도체 장치의 구조를 나타낸 단면도;
도 7 은 본 발명의 실시예 3 에 관한 반도체 장치의 변형예 1 을 나타낸 다이어그램;
도 8 은 본 발명의 실시예 3 에 관한 반도체 장치의 변형예 2 를 나타낸 다이어그램;
도 9a 및 9g 는 본 발명의 실시예 1 에 관한 반도체 장치의 제조 방법을 나타낸 다이어그램;
도 10a 및 10f 는 본 발명의 실시예 3 에 관한 반도체 장치의 제조 방법을나타낸 다이어그램;
도 11a 및 11f 는 본 발명의 실시예 3 에 관한 반도체 장치의 변형예의 제조 방법을 나타낸 다이어그램.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 반도체 기판 20 : 필드 산화막
30 : 확산층 40 : 게이트 산화막
50 : 게이트 전극 60 : 제 1 절연막
70 : 콘택트 80 : 제 1 배선
90 : 제 2 절연막 100 : 제 1 콘택트
110 : 제 2 배선 120 : 제 3 절연막
130 : 제 2 콘택트 140 : 제 3 배선
150 : 제 4 절연막 160 : 제 3 콘택트
170 : 제 4 배선 180 : 패시베이션막
190 : 패드 개구부 200 : 패드 전극
상기 목적을 달성하기 위해, 본 발명의 반도체 장치는, 게이트 산화막상에 형성된 게이트 전극을 갖도록 반도체 기판에 형성된 MOS 트랜지스터와, 상기 반도체 기판 및 MOS 트랜지스터를 덮는 제 1 절연층과, 상기 제 1 절연층을 덮는 제 2 절연층과, 상기 제 1 절연층상에 형성되고, 또한 그의 일부가 상기 제 2 절연층을 관통하는 제 1 배선 구조체와, 상기 제 1 배선 구조체와는 접속하지 않고, 상기 제 1 및 제 2 절연층을 통하여 상기 게이트 전극에 접속되며, 또한 안테나비가 1000 과 동일하거나 또는 그보다 작은 제 2 배선 구조체와, 상기 제 1 및 제 2 배선 구조체와 접속하고, 상기 제 2 절연층상에 형성되며, 또한 안테나비가 1000 과 동일하거나 또는 그보다 작은 제 3 배선 구조체를 포함한다. 여기서, 상기 안테나비는 게이트 산화막의 표면적에 대한 배선 구조체의 표면적의 비로서 정의된다.
이 반도체 장치는, 제 3 배선 구조체와 제 2 절연층을 덮는 패시베이션막 (passivation film) 과, 제 2 절연층 및 패시베이션막을 관통하여 제 1 배선 구조체와 접속하는 제 1 개구부를 더 포함할 수도 있다. 각각의 제 1 및 제 2 배선 구조체의 일부는 제 2 절연층을 관통하여 상방으로 수직하게 연장할 수도 있다.
제 1 절연층은, 제 3 절연층과, 이 제 3 절연층상에 형성된 제 4 절연층을 포함한다. 이 경우, 상기 반도체 장치는, 제 2 배선 구조체에는 접속하지 않고서 제 3 절연층상에 형성된 제 4 배선 구조체와, 이 제 4 배선 구조체상에 형성되어 제 4 절연층을 관통하는 제 2 개구부를 더 포함할 수도 있으며, 제 1 절연층상의 제 1 배선 구조체의 일부분은 제 2 개구부를 통해 제 4 배선 구조체와 겹치게 된다.
제 2 절연층은, 제 5 절연층과, 이 제 5 절연층상에 형성된 제 6 절연층을 포함할 수도 있다. 이 경우, 상기 반도체 장치는, 제 1 배선 구조체상에 형성되어 제 5 절연층을 관통하는 제 3 개구부와, 제 5 절연층과 제 3 개구부상에 형성된 제 5 배선 구조체를 더 포함할 수도 있다. 제 5 배선 구조체의 일부분은 제 2 배선 구조체와는 접속하지 않고서 제 3 개구부를 통해 제 1 배선 구조체의 일부분과 겹치게 된다. 제 2 절연층은 제 7 절연층과, 이 제 7 절연층상에 형성된 제 8 절연층을 포함할 수도 있다. 이 경우, 제 1 배선 구조체의 일부분은, 제 1 절연층상에 형성된 제 1 배선 부분과, 제 7 절연층상에 형성된 제 2 배선 부분과, 제 7 절연층을 관통하여 제 1 배선 부분 및 제 2 배선 부분을 접속시키는 제 1 콘택트와, 제 8 절연층을 관통하여 제 2 배선 부분에 접속되는 제 2 콘택트를 포함한다. 마찬가지로, 제 2 배선 구조체의 일부분은, 제 1 절연층상에 형성된 제 3 배선 부분과, 제 7 절연층상에 형성된 제 4 배선 부분과, 제 7 절연층을 관통하여 제 3 배선 부분 및 제 4 배선 부분을 접속시키도록 형성된 제 3 콘택트와, 제 8 절연층을 관통하여 제 4 배선 부분에 접속되도록 형성된 제 4 콘택트를 포함한다.
제 1 절연층은, 제 3 절연층과, 이 제 3 절연층상에 형성된 제 4 절연층을 포함할 수도 있다. 이 경우, 제 1 배선 구조체의 일부분은 제 4 절연층 및 제 2 절연층을 관통하여 상방으로 수직하게 연장한다. 바람직하게는, 제 1 내지 제 4 콘택트 각각이 텅스텐 플러그를 포함한다.
또한, 본 발명의 반도체 장치의 제조 방법은,
게이트 산화막상에 형성된 게이트 전극을 갖는 MOS 트랜지스터를 반도체 기판상에 형성하는 공정과;
상기 반도체 기판 및 MOS 트랜지스터를 덮는 제 1 절연층을 형성하는 공정과;
상기 제 1 절연층을 덮는 제 2 절연층을 형성하는 공정과;
그의 일부분이 상기 제 2 절연층을 관통하도록 상기 제 1 절연층상에 제 1 배선 구조체를 형성하는 공정과;
상기 제 1 배선 구조체와는 접속하지 않고서 상기 게이트 전극에 접속하고, 상기 제 1 및 제 2 절연층을 관통하며, 또한 안테나비가 1000 과 동일하거나 또는 그보다 작은 제 2 배선 구조체를 형성하는 공정과; 및
상기 제 1 및 제 2 배선 구조체와 접속하고 또한 안테나비가 1000 과 동일하거나 또는 그보다 작은 제 3 배선 구조체를 상기 제 2 절연층상에 형성하는 공정들을 포함하고,
상기 안테나비는 게이트 산화막의 표면적에 대한 배선 구조체의 표면적의 비로서 정의된다.
이하, 본 발명의 반도체 장치 및 그 제조 방법을 첨부도면에 의거하여 상세히 설명한다. 먼저, 본 발명의 실시예 1 에 관한 반도체 장치 및 그 제조 방법에 대해 설명한다.
도 4a 및 4b 는 본 발명의 실시예 1 에 관한 반도체 장치의 구조를 나타낸 도면으로, 도 4a 는 반도체 장치의 평면도이고, 도 4b 는 반도체 장치의 단면도이다. 이하, 도 4a 및 4b 에 의거하여 본 발명의 실시예 1 에 관한 반도체 장치의 구조에 대해 설명한다.
반도체 기판 (10) 의 표면상에서 소자분리용 필드 산화막 (20) 에 의해 둘러싸인 영역에 확산층 (30) 이 존재한다. 또한, 반도체 기판 (10) 상에 형성된 게이트 산화막 (40)을 통해 게이트 전극 (50) 이 설치된다. 게이트 전극 (50) 과 필드 산화막 (20) 을 포함한 기판의 전면에 제 1 절연막 (60) 이 형성되어 있다. 게이트 전극 (50) 에 접속된 콘택트 (70) 가 제 1 절연막 (60)을 관통하도록 설치되어 있다. 콘택트 (70) 와 제 1 절연막 (60) 상에는 제 1 배선 (80) 이 설치되어 있다. 제 1 배선 (80) 은, 게이트 전극 (50) 에 접속되는 배선 부분 (81) 과, 게이트 전극 (50) 에 접속되지 않는 배선 부분 (82) 으로 이루어진다. 배선 부분 (82) 의 일부분은 패드 전극 (200) 으로서 기능한다. 제 1 절연막 (60) 과 제 1 배선 (80) 을 덮도록 제 2 절연막 (90) 이 형성된다. 이 제 2 절연막 (90) 에는 제 1 관통공 (101,102) 이 제 1 배선 부분 (81,82) 에 달하여 각각 설치되어 있다.
제 2 절연막 (90) 상에는 제 2 배선 (110) 이 설치되고, 제 2 절연막 (90)을 통해 제 1 배선 부분 (81,82) 에 접속된다. 제 2 절연막 (90) 과 제 2 배선 (110) 을 포함한 기판의 전면에는, 소자 보호용으로 실리콘 질화막 (SiN 막), SiON 막, SiO2막, 폴리이미드막 등으로 이루어진 패시베이션막 (180) 이 형성된다. 패드전극 (200) 에 이르는 패드 개구부 (190) 가 패시베이션막 (180) 과 제 2 절연막 (90) 내에 형성되어 있다.
이어서, 본 발명의 실시예 1 에 관한 반도체 장치의 제조 방법을 도 9a ∼ 도 9g 를 이용하여 설명한다.
먼저, 도 9a 에 나타낸 바와 같이, 소자 분리를 위한 필드 산화막 (20) 을 잘 알려진 국부 산화법에 의해 300 ㎚ 정도의 두께를 갖는 소정 형태로 하여 반도체 기판 (10) 상에 형성한다. 그 결과, 반도체 기판 (10) 에 있어 필드 산화막 (20) 이 형성되지 않은 영역에서, 트랜지스터의 활성영역이 되는 확산층 (30) 이 얻어진다. 이어서, 반도체 기판 (10) 상의 확산층 (30) 의 표면에 게이트 산화막 (40) 을 6 ㎚ 의 두께로 형성한다. 필드 산화막 (20) 과 게이트 산화막 (40) 상에 걸쳐 폴리실리콘막을 200 ㎚ 의 두께로 형성한다. 이어서, 통상적인 포토리소그래피 기술에 의해 소정의 형상으로 형성된 포토-레지스트를 마스크로 하고 폴리실리콘막을 이방성 에칭하여 게이트 전극 (50) 을 형성한다.
이어서, 도 9b 에 나타낸 바와 같이, 전체면을 피복하여 제 1 절연막 (60) 을 1000 ㎚ 의 두께로 형성한다. 예컨대, 제 1 절연막 (60) 의 재료로서 BPSG 를 사용할 수도 있다. 그 후, 필요에 따라, 제 1 절연막 (60) 의 표면을 화학적기계적 연마법에 의해 평탄화시켜도 된다.
이어서, 통상적인 포토리소그래피 기술에 의해 소정의 형상으로 형성된 포토-레지스트를 마스크로 하여 제 1 절연막 (60) 을 관통하는 콘택트 개구부를 게이트 전극 (50) 상에 형성한다. 이어서, 이 개구부를 포함한 제 1 절연막 (60) 의 전체면상에 CVD 법으로 텅스텐막을 성장시킨다. 계속해서, 텅스텐층의 에칭 백을 행하여 제 1 절연막 (60) 상의 전체면으로부터 평탄부의 텅스텐막을 제거하고, 콘택트 개구부에만 텅스텐막을 남기도록 하여 콘택트 (70)를 형성한다. 여기에서, 에칭 백 (etching-back) 방법 대신에 화학적 기계적 연마방법을 사용해도 된다.
이어서, 도 9c 에 나타낸 바와 같이, 콘택트 (70) 를 포함한 제 1 절연막 (60) 상에 제 1 배선 (80) 용으로 두께 500 ㎚ 의 도전막을 스퍼터법에 의해 형성한다. 이 경우, 도전막은 제 1 배선 (80) 의 재료로서 AlCu 로 형성한다. 이어서, 소정의 형상으로 형성된 포토-레지스트 패턴을 마스크로 하고 도전막을 이방성 에칭하여 제 1 배선 (80) 을 수득한다. 제 1 배선 (80) 은, 콘택트 (70) 에 접속하는 배선부분 (81) 과, 콘택트 (70) 에 접속하지 않는 배선부분 (82) 으로 이루어진다. 배선부분 (82) 은 나중에 패드전극 (200) 이 되는 부분을 포함한다.
이어서, 도 9d 에 나타낸 바와 같이, 제 1 절연막 (60) 및 제 1 배선 (80)을 전체적으로 피복하여 플라즈마법에 의해 두께 800 ㎚ 의 실리콘 산화막을 제 2 절연막 (90) 으로서 형성한다. 필요에 따라, 제 2 절연막 (90) 표면은 화학적 기계적 연마법으로 평탄화시켜도 된다. 계속해서, 소정의 형상으로 형성된 포토-레지스트를 마스크로 하여 제 2 절연막 (90)을 통해 각각 제 1 배선 부분 (81,82) 까지 콘택트 개구부를 형성한다. 이어서, 콘택트 (70) 의 형성방법과 동일한 방법으로 이 개구부를 텅스텐으로 매립하여 제 1 콘택트 (101,102) 를 형성한다.
이어서, 도 9e 에 나타낸 바와 같이, 제 1 콘택트 (101,102) 를 포함한 제 2 절연막 (90) 상에 제 2 배선 (110) 용으로 두께 500 ㎚ 의 막을 스퍼터법에 의해 형성한다. 이 경우, 예컨대 제 2 배선 (110) 용의 막의 재료는 AlCu 이다. 계속해서, 소정의 형상으로 형성된 포토-레지스트를 마스크로 하고 AlCu 막을 이방성 에칭하여 제 2 배선 (110) 을 얻는다. 제 2 배선 (110) 은 제 1 콘택트 (101,102) 에 의해 제 1 배선 부분 (81,82) 을 서로 접속시키기 위한 것이므로 그 면적은 작아도 된다.
이어서, 도 9f 에 나타낸 바와 같이, 제 2 배선 (110) 을 포함한 전체에 보호용의 패시베이션막 (180) 을 예컨대, SiN 막, SiON 막, SiO2막 및/또는 폴리이미드막의 단독 또는 복수를 사용하여 형성한다.
이어서, 도 9g 에 나타낸 바와 같이, 패드 전극 (200) 상의 패시베이션막 (180) 부분 및 제 2 절연막 (90) 부분을 제거하여 패드 전극 (200) 상에 패드 개구부 (190) 를 형성한다. 패드 개구부의 형성방법은 다음과 같다.
패드 개구부 (190) 의 사이즈는 통상 100×100 평방 미크론 정도로 크기 때문에, 에칭 조건의 선택의 폭은 비교적 넓다. 예컨대, 패시베이션막 (180) 및 제 2 절연막 (110) 이 SiO2막으로 이루어진 경우에도, 불화수소산 (HF) 을 주성분으로 하는 용액을 사용하여 웨트 에칭 (wet etching)을 행하면 플라즈마 손상은 발생하지 않는다. 패시베이션막 (180) 이 SiN 막, SiON 막 또는 SiO2막을 포함한 경우에는, 에칭 가스로서 CHF3가스와 O2가스, 또는 CF4가스를 사용한 플라즈마 에칭을 행하고 그 후에 불화수소산 (HF) 을 주성분으로 하는 용액을 사용한 웨트 에칭을 행하면, 공정중에 게이트 산화막 (40) 에 대한 플라즈마 손상의 문제는 없다.
또한, 패드 개구부 (190) 를 플라즈마 에칭으로 형성하는 경우에도, 플라즈마 손상이 발생하지 않는 에칭 조건을 선택하는 것은 용이하다. 본 발명자가 시험한 결과에 따르면, 패시베이션막 (180) 이 SiN 막, SiON 막 또는 SiO2막으로 이루어지고 제 2 절연막 (110) 이 SiO2막으로 이루어진 경우에, 패드 개구부 (190) 의 형성에 에칭 가스로서 CHF3가스와 O2가스, 또는 CF4가스를 사용한 플라즈마 에칭을 적용한 바, 플라즈마 손상은 발생하지 않았다.
그 이유는 이하와 같이 생각할 수 있다. 콘택트와 같이 미세한 개구부 (예컨대 지름이 0.5 미크론 이하) 를 에칭할 때에는, 지름이 작으면 개구부내의 에칭 레이트가 저하된다는 문제 (미크로 로딩 효과 (micro loading effect) 라 함) 가 쉽게 발생된다. 이러한 문제를 해결하기 위해서는 플라즈마의 밀도를 높게 하는 방법이 유효하다. 또한, 미세한 개구부를 고도로 정밀하게 형성하기 위해서는 에칭의 이방성을 강하게 할 필요가 있다. 하지만, 이들 에칭 조건은 플라즈마 손상이 잘 생기는 조건이다. 한편, 패드 개구부의 형성의 경우와 같이 대면적의 개구부의 에칭에서는 미크로 로딩 효과가 잘 생기지 않기 때문에, 플라즈마의 밀도를 높게 할 필요가 없다. 또한, 에칭의 이방성도 낮아도 되기 때문에, 플라즈마 손상이 잘 생기지 않는 조건을 선택하는 것이 용이해진다.
본 발명의 실시예 1 에서 손상의 저감효과를 얻을 수 있는 정도에 대해 고찰한다. 트랜지스터의 게이트 길이와 게이트 폭을 각각 0.25 미크론과 5 미크론으로 하면, 게이트 산화막 (40) 의 면적은 0.25×5＝1.25 평방 미크론이 된다. 만일 게이트 전극 (50) 에 면적이 100×100 평방 미크론인 패드 전극 (200) 이 접속하고 있는 것으로 하면, 안테나비는 100×100/1.25＝8000 이 된다. 이 값은 통상적인 플라즈마 프로세스에서 게이트 산화막 (40) 의 신뢰성을 저감시키는 데에 충분한 안테나비이다.
본 발명자의 실험에 따르면, 안테나비가 1000 이거나 그보다 작은 경우에는, 배선의 에칭시에 손상이 발생하지 않는다.
본 발명의 실시예 1 에서는, 패드 전극 (200) 의 형성시에도 플라즈마 손상이 발생하지 않는다. 그 이유는, 패드 전극 (200) 의 형성시에는 패드 전극 (200) 이 게이트 전극 (50) 과 전기적으로 접속하지 않기 때문이다.
본 발명의 실시예 1 을 적용한 경우에는, 예컨대 제 1 배선 부분 (81) 의 사이즈를 폭 0.4 미크론으로, 길이 100 미크론으로 하면, 안테나비는 0.4×100/1.25＝32 가 된다. 따라서, 종래기술의 안테나비의 250 분의 1 로 대폭 저감할 수 있게 된다.
또한, 배선형성후의 애싱 (ashing) 공정 및 배선형성후의 플라즈마 CVD법에의한 층간절연막의 형성 공정시의 손상 저감에 대해서도 동일한 효과를 얻을 수 있다.
각 콘택트는 텅스텐 플러그로 형성된다.
이어서, 본 발명의 실시예 2 에 따른 반도체 장치 및 그 제조 방법을 설명한다.
도 5 는 본 발명의 실시예 2 에 따른 반도체 장치의 구조를 나타낸 단면도이다.
도 5 를 참조하면, 반도체 기판 (10) 의 표면상에서 반도체 소자 분리용 필드 산화막 (20) 에 의해 둘러싸인 영역에 확산층 (30) 이 존재한다. 또한, 확산층 (30) 상에 형성된 게이트 산화막 (40) 상에 게이트 전극 (50) 이 설치된다. 게이트 전극 (50) 과 필드 산화막 (20) 을 포함한 전체면상에 제 1 절연막 (60) 이 형성되어 있다. 게이트 전극 (50) 에 접속된 콘택트 (70) 가 제 1 절연막 (60)을 관통하여 설치되어 있다.
콘택트 (70) 의 표면을 포함한 제 1 절연막 (60) 상에는 게이트 전극 (50) 에 접속된 제 1 배선 (80) 이 설치되어 있다. 제 1 절연막 (60) 과 제 1 배선 (80) 을 포함한 전체면상에 제 2 절연막 (90) 이 형성된다. 제 2 절연막 (90)을 통해서는 제 1 배선 (80) 에 접속하도록 제 1 콘택트 (100) 가 설치되어 있다.
제 2 절연막 (90) 상에는 제 2 배선 (110) 이 설치된다. 제 2 배선 (110) 은, 게이트 전극 (50) 에 접속된 배선 부분 (111) 과, 패드 전극 (200) 용으로 게이트 전극 (50) 에 접속되지 않은 배선 부분 (112) 으로 이루어진다. 제 2 배선부분 (111,112) 및 제 2 절연막 (90)을 포함한 전체면상에 제 3 절연막 (120) 이 설치된다. 제 3 절연막 (120)을 통해서는 제 2 배선 부분 (111,112) 에 접속되도록 제 2 콘택트 (131,132) 가 각각 배치된다. 제 3 절연막 (120) 상에는 제 2 콘택트 (131,132)를 통하여 제 2 배선 부분 (111,112) 에 접속되도록 제 3 배선 (140) 이 설치되어 있다.
제 2 절연막 (90) 과 제 2 배선 (110) 을 포함한 전체면에는 소자 보호용으로서 실리콘 질화막 (SiN 막), SiON 막, SiO2막, 폴리이미드막 등으로 이루어진 패시베이션막 (180) 이 형성된다. 패드전극 (200) 에 이르는 패드 개구부 (190) 가 패시베이션막 (180) 과 제 2 절연막 (90)을 통해 형성되어 있다.
이어서, 본 발명의 실시예 2 에 관한 반도체 장치의 제조 방법을 도 9a ∼ 도 9g 를 이용하여 설명한다.
먼저, 실시예 1 의 도 9a 및 9b 에서와 동일한 공정으로, 반도체 기판 (10) 상에 필드 산화막 (20), 확산층 (30), 게이트 산화막 (40), 게이트 전극 (50), 제 1 절연막 (60) 및 콘택트 (70)를 형성한다.
이어서, 제 1 배선 (80), 제 2 절연막 (90) 및 제 1 콘택트 (100)를 형성한다. 이들의 형성공정은 실시예 1 에서와 같다.
계속해서, 실시예 1 의 도 9c 및 9g 에서와 동일한 공정을 이용하여, 제 2 배선 (110), 제 3 절연막 (120), 제 2 콘택트 (130), 제 3 배선 (140), 패시베이션막 (180), 패드 개구부 (190) 및 패드 전극 (200)을 형성한다. 하지만, 실시예1 의 콘택트 (70) 의 형성공정은 제 1 콘택트 (100) 의 형성공정으로서 채택한다. 또한, 제 1 배선 부분 (81,82) 의 형성공정은 제 2 배선 부분 (111,112) 의 형성공정으로서 채택한다. 제 2 절연막 (90) 의 형성공정은 제 3 절연막 (120) 의 형성공정으로서 채택한다. 또한, 제 2 배선 (110) 의 형성공정은 제 3 배선 (140) 의 형성공정으로서 채택한다.
본 발명의 실시예 2 에서도 실시예 1 에서와 동일한 효과를 얻을 수 있어서, 패드 전극 (200) 의 형성시에 플라즈마 손상이 발생하지 않는다. 또한, 배선형성후의 애싱 공정 및 배선형성후의 플라즈마 CVD법에 의한 층간절연막의 형성 공정시의 손상 저감에 대해서도 동일한 효과를 얻을 수 있다.
이어서, 본 발명의 실시예 3 에 따른 반도체 장치 및 그 제조 방법을 설명한다.
도 6 은 본 발명의 실시예 3 에 따른 반도체 장치의 구조를 나타낸 단면도이다. 본 발명의 실시예 3 에 따른 반도체 장치의 형상을 도 6 에 의거하여 설명한다.
반도체 기판 (10) 의 표면상에서 소자분리용 필드 산화막 (20) 에 의해 둘러싸인 영역에 확산층 (30) 이 존재한다. 또한, 확산층 (30) 상에 형성된 게이트 산화막 (40)을 통해 게이트 전극 (50) 이 설치된다. 게이트 전극 (50) 과 필드 산화막 (20) 을 포함한 전체면상에 제 1 절연막 (60) 이 형성되어 있다. 게이트 전극 (50) 에 접속된 콘택트 (70) 가 제 1 절연막 (60)을 관통하여 설치되어 있다. 콘택트 (70) 의 표면을 포함한 제 1 절연막 (60) 상에는 제 1 배선 (80) 이 설치되어 있다. 제 1 배선 (80) 은, 게이트 전극 (50) 에 접속된 배선 부분 (81) 과, 게이트 전극 (50) 에 접속되지 않은 배선 부분 (82) 으로 이루어진다. 배선 부분 (82) 의 일부가 패드 전극 (200) 용으로 사용된다. 제 1 절연막 (60) 과 제 1 배선 (80) 을 포함한 전체면상에 제 2 절연막 (90) 이 형성된다. 제 1 배선 부분 (81,82) 에 접속된 제 1 콘택트 (101,102) 가 제 2 절연막 (90)을 통해 각각 설치된다. 콘택트 (101,102) 에 부가하여, 제 2 절연막 (90)을 통해 개구부 (192) 가 형성된다.
제 2 절연막 (90) 상에는 제 2 배선 (110) 이 설치된다. 제 2 배선 (110) 은, 게이트 전극 (50) 에 접속된 배선 부분 (111) 과, 배선 부분 (112) 및 배선 부분 (113) 으로 이루어진다. 배선 부분 (112) 은 게이트 전극 (50) 에 접속하지 않고서 패드 전극 (200) 으로서 기능하고, 배선 부분 (113) 은 게이트 전극 (50) 에 접속하지 않고 제 1 콘택트 (102) 에 접속한다.
배선 부분 (112) 은 개구부 (192) 에서 제 1 배선 부분 (82) 의 일부와 겹친다. 제 2 배선 부분 (111,112,113) 및 제 2 절연막 (90)을 포함한 전체면상에 제 3 절연막 (120) 이 설치된다. 제 3 절연막 (120)을 통해서는 제 2 배선 부분 (111,113) 에 접속되도록 제 2 콘택트 (131,132) 가 각각 배치된다. 제 3 절연막 (120) 상에는 제 2 콘택트 (131,132)를 통하여 제 2 배선 부분 (111,113) 에 접속되도록 제 3 배선 (140) 이 설치되어 있다.
제 3 절연막 (120) 과 제 3 배선 (140) 을 포함한 전체면에는 소자 보호용으로서 실리콘 질화막 (SiN 막), SiON 막, SiO2막, 폴리이미드막 등으로 이루어진 패시베이션막 (180) 이 형성된다. 패드전극 (200) 에 이르는 패드 개구부 (190) 가 패시베이션막 (180) 과 제 2 절연막 (90) 내에 형성된다.
이어서, 본 발명의 실시예 3 에 관한 반도체 장치의 제조 방법을 도 9a∼도 9c 및 도 10a∼10f 에 의거하여 설명한다.
먼저, 실시예 1 의 도 9a 및 9b 에서와 동일한 공정으로, 반도체 기판 (10) 상에 필드 산화막 (20), 확산층 (30), 게이트 산화막 (40), 게이트 전극 (50), 제 1 절연막 (60) 및 콘택트 (70)를 형성한다.
이어서, 도 10a 에 나타낸 바와 같이, 소정의 형상으로 형성된 포토-레지스트 패턴을 마스크로 하여 제 1 배선 부분 (82) 상에 제 2 절연막 (90)을 관통하는 개구부 (192)를 형성한다.
이어서, 도 10b 에 나타낸 바와 같이, 제 1 콘택트 (101,102) 및 개구부 (192)를 통해 노출된 제 1 배선 부분 (82) 을 포함한 제 2 절연막 (90) 상에 제 1 배선방법과 동일하게 제 2 배선 (110)을 형성한다. 제 2 배선 (110) 은, 게이트 전극 (50) 에 접속된 배선부분 (111) 과, 배선부분 (112) 및 배선부분 (113) 으로 이루어진다. 배선 부분 (112) 은, 게이트 전극 (50) 에 접속하지 않으며, 또한 개구부 (192) 의 전체면상에서 제 1 배선 부분 (82) 의 일부와 겹친다. 배선 부분 (113) 은 게이트 전극 (50) 에 접속하지 않고 제 1 콘택트 (102) 에 접속한다.
이어서, 도 10c 에 나타낸 바와 같이, 제 1 콘택트의 형성공정과 동일한 공정으로 제 2 콘택트 (130)를 형성한다. 제 2 콘택트 (130) 는 콘택트 (131) 및 콘택트 (132) 로 이루어진다. 콘택트 (131) 는 제 3 절연막 (120)을 관통하며, 또한 게이트 전극 (50) 에 접속된다. 콘택트 (132) 는 게이트 전극에 접속되지 않는다.
이어서, 도 10d 에 나타낸 바와 같이, 제 2 콘택트 (131,132)를 포함한 제 3 절연막 (120) 상에 제 1 배선 (80) 의 형성공정과 동일한 공정으로 제 3 배선 (140)을 형성한다. 제 3 배선 (140) 은 제 2 콘택트 (131,132)를 서로 접속시키기 위한 것이므로 그 면적이 작아도 된다.
이어서, 도 10e 에 나타낸 바와 같이, 제 3 배선 (140) 을 포함한 전체를 보호하기 위한 패시베이션막 (180) 을 예컨대, SiN 막, SiON 막, SiO2막 및/또는 폴리이미드막의 단독 또는 복수를 사용하여 형성한다.
이어서, 도 10f 에 나타낸 바와 같이, 패드 전극 (200) 상의 패시베이션막 (180) 및 제 3 절연막 (120) 을 제거하여 패드 전극 (200) 에 접속되는 패드 개구부 (190) 를 형성한다. 패드 개구부 (190) 의 형성방법은 본 발명의 실시예 1 의 방법과 동일하다.
본 발명의 실시예 3 에서도 실시예 1 에서와 동일한 효과를 얻을 수 있어서, 패드 전극 (200) 의 형성시에 플라즈마 손상이 발생하지 않는다. 또한, 배선형성후의 애싱 공정 및 배선형성후의 플라즈마 CVD법에 의한 층간절연막의 형성 공정시의 손상 저감에 대해서도 동일한 효과를 얻을 수 있다.
본딩용 패드 전극에서는, 본딩시의 기계적인 충격을 견디도록 패드 전극의 막두께가 두꺼운 것이 바람직하다. 하지만, 배선의 막두께는 제조 프로세스의 용이함이나 배선들간의 용량 등에 기초하여 결정되기 때문에, 단일막 만으로는 필요한 두께의 배선을 확보할 수 없다. 이런 이유로, 복수의 배선층을 겹치게 배치함으로써 패드 전극을 두껍게 하는 방법이 알려져 있다. 본 발명의 실시예 3 은 이와 같이 패드 전극 (200) 을 두껍게 하는 경우에 적용한 예이다.
도 7 은 본 발명의 실시예 3 에 따른 반도체 장치의 변형예 1 을 나타낸 단면도이다. 본 발명의 실시예 3 에 따른 반도체 장치의 변형예 1 을 도 7 에 의거하여 설명한다.
반도체 기판 (10) 의 표면상에서 소자분리용 필드 산화막 (20) 에 의해 둘러싸인 영역에 확산층 (30) 이 존재한다. 또한, 반도체 기판 (10) 상에 형성된 게이트 산화막 (40)을 통해 게이트 전극 (50) 이 설치된다. 게이트 전극 (50) 과 필드 산화막 (20) 을 포함한 전체면상에 제 1 절연막 (60) 이 형성되어 있다. 게이트 전극 (50) 에 접속된 콘택트 (70) 가 제 1 절연막 (60)을 관통하여 설치되어 있다. 콘택트 (70) 의 표면을 포함한 제 1 절연막 (60) 상에는 제 1 배선 (80) 이 설치되어 있다. 제 1 배선 (80) 은, 배선 부분 (81) 과 배선 부분 (82) 으로 이루어진다. 배선 부분 (81) 은 게이트 전극 (50) 에 접속되고, 배선 부분 (82) 은 게이트 전극 (50) 에 접속되지 않는다. 배선 부분 (82) 의 일부는 패드 전극 (200) 으로서 기능한다. 제 1 절연막 (60) 과 제 1 배선 (80) 을 포함한 전체면상에 제 2 절연막 (90) 이 형성된다. 게이트 전극 (50) 에 접속된 배선 부분 (81) 에 접속되는 제 1 콘택트 (101) 가 제 2 절연막 (90)을 통해 형성된다. 또한, 콘택트 (101) 에 부가하여, 배선 부분 (82) 에 접속되는 개구부 (192) 가 제 2 절연막 (90)을 통해 형성된다.
제 2 절연막 (90) 상에는 제 2 배선 (110) 이 설치된다. 제 2 배선 (110) 은 배선 부분 (111) 과 배선 부분 (112) 으로 이루어진다. 배선 부분 (111) 은 게이트 전극 (50) 에 접속되고, 배선 부분 (112) 은 게이트 전극 (50) 에 접속되지 않는다. 배선 부분 (112) 의 일부는 패드 전극 (200) 으로서 기능한다. 배선 부분 (112) 의 일부는 개구부 (192) 에서 제 1 배선 부분 (82) 과 겹친다. 제 2 배선 부분 (111,112) 및 제 2 절연막 (90)을 포함한 전체면상에 제 3 절연막 (120) 이 설치된다. 제 3 절연막 (120)을 통해서는 제 2 배선 부분 (111,112) 에 접속되는 제 2 콘택트 (131,132) 가 각각 배치된다. 제 3 절연막 (120) 상에는 제 2 콘택트 (131,132)를 통하여 제 2 배선 부분 (111,112) 에 접속되는 제 3 배선 (140) 이 설치된다. 제 3 절연막 (120) 과 제 3 배선 (140) 을 포함한 전체면에는 소자 보호용으로서 실리콘 질화막 (SiN 막), SiON 막, SiO2막, 폴리이미드막 등으로 이루어진 패시베이션막 (180) 이 형성된다. 패드전극 (200) 에 이르는 패드 개구부 (190) 가 패시베이션막 (180) 과 제 2 절연막 (90)을 통해 형성된다.
이어서, 변형예 1 에 따른 반도체 장치의 제조 방법을 도 9a 및 도 9b, 도 11a∼11f, 도 10e 및 도 10f 에 의거하여 설명한다.
먼저, 실시예 1 의 도 9a 및 9b 에서와 동일한 공정으로, 반도체 기판 (10)상에 필드 산화막 (20), 확산층 (30), 게이트 산화막 (40), 게이트 전극 (50), 제 1 절연막 (60) 및 콘택트 (70)를 형성한다.
이어서, 도 11a 에 나타낸 바와 같이, 본 발명의 실시예 1 의 제 1 배선 (80) 의 형성공정과 동일하게 제 1 배선 (80)을 형성한다. 제 1 배선은, 콘택트 (70)를 통해 게이트 전극 (50) 에 접속된 제 1 배선 부분 (81) 과, 게이트 전극 (50) 에 접속되지 않은 제 1 배선 부분 (82) 으로 이루어진다.
이어서, 도 11b 에 나타낸 바와 같이, 제 1 절연막 (60) 및 제 1 배선 (80)을 포함한 전체면상에 제 2 절연막 (90)을 형성한다. 제 2 절연막 (90) 의 형성공정은 본 발명의 실시예 1 의 제 2 절연막의 형성공정과 동일하다.
이어서, 본 발명의 실시예 1 의 제 1 콘택트의 형성공정과 동일하게, 게이트 전극 (50) 에 접속되는 제 1 콘택트 (100)를 형성한다.
이어서, 도 11c 에 나타낸 바와 같이, 소정의 형상으로 형성된 포토-레지스트를 마스크로 하여 제 1 배선 부분 (82) 상에 제 2 절연막 (90)을 관통하는 개구부 (192)를 형성한다.
이어서, 도 11d 에 나타낸 바와 같이, 제 1 콘택트 (101,102) 및 개구부 (192)를 통하는 제 1 배선 (80) 의 일부를 포함한 제 2 절연막 (90) 상에 제 1 배선 (80) 의 생성방법과 동일하게 제 2 배선 (110)을 형성한다. 제 2 배선 (110) 은, 게이트 전극 (50) 에 접속된 배선 부분 (111) 과, 게이트 전극 (50) 에 접속되지 않은 배선 부분 (112) 으로 이루어진다. 배선 부분 (112) 의 일부는 개구부 (192)를 통해 제 1 배선 (80) 의 일부와 겹친다.
이어서, 도 11e 에 나타낸 바와 같이, 제 2 절연막 (90) 의 형성공정과 유사하게 제 3 절연막 (120)을 형성한다.
이어서, 제 1 콘택트 (100) 의 형성방법과 동일하게 제 2 콘택트 (131,132)를 형성한다. 제 2 콘택트 (131) 는 제 3 절연막 (120)을 관통하여 게이트 전극 (50) 에 접속되고, 제 2 콘택트 (132) 는 게이트 전극 (50) 에 접속되지 않는다.
이어서, 도 11f 에 나타낸 바와 같이, 제 2 콘택트 (131,132)를 포함한 제 3 절연막 (120) 상에 제 1 배선 (80) 의 형성공정과 동일하게 제 3 배선 (140)을 형성한다. 제 3 배선 (140) 은 제 2 콘택트 (131,132)를 서로 접속시키기 위한 것이므로 그 면적이 작아도 된다.
이어서, 도 10e ∼ 도 10f 에 나타낸 바와 같이, 패시베이션막 (180) 및 패드 개구부 (190) 를 형성한다. 이들의 형성방법은 본 발명의 실시예 3 의 방법과 동일하다.
본 발명의 변형예 1 에서도 실시예 1 에서와 동일한 효과를 얻을 수 있어서, 패드 전극 (200) 의 형성시에 플라즈마 손상이 발생하지 않는다. 또한, 배선형성후의 애싱 공정 및 배선형성후의 플라즈마 CVD법에 의한 층간절연막의 형성 공정시의 손상 저감에 대해서도 동일한 효과를 얻을 수 있다.
본 변형예 1 은, 실시예 3 과 동일하게, 패드 전극 (200) 을 두껍게 하는 경우에 적용해도 좋다.
실시예 3 과 변형예 1 의 다른 점은, 패드 전극 (200) 이 제 1 배선 부분 (82) 및 제 2 배선 부분 (112) 을 통해 게이트 전극 (50) 에 접속된다는 점이다.회로 전체의 레이아웃에 따라서는, 패드 전극 (200) 으로부터 게이트 전극 (50) 까지의 접속이 여러 가지의 배선층을 경유하여 형성될 필요가 있다. 도 6 및 도 7 에 따르면, 게이트 전극 (50) 에의 접속을 제 1 배선 부분 (82) 과 제 2 배선 부분 (112) 중의 어느 것을 통해서나 행할 수 있기 때문에, 레이아웃의 자유도를 증가시키게 된다는 이점이 있다.
도 8 은 본 발명의 실시예 3 에 따른 반도체 장치의 구조 변형예 2 를 나타낸 단면도이다. 반도체 장치의 구조 변형예 2 를 도 8 에 의거하여 설명한다.
반도체 기판 (10) 의 표면상에서 소자분리용 필드 산화막 (20) 에 의해 둘러싸인 영역에 확산층 (30) 이 존재한다. 또한, 반도체 기판 (10) 상에 형성된 게이트 산화막 (40)을 통해 게이트 전극 (50) 이 설치된다. 게이트 전극 (50) 과 필드 산화막 (20) 을 포함한 전체면상에 제 1 절연막 (60) 이 형성되어 있다. 게이트 전극 (50) 에 접속된 콘택트 (70) 가 제 1 절연막 (60)을 관통하여 설치되어 있다. 콘택트 (70) 의 표면을 포함한 제 1 절연막 (60) 상에는 게이트 전극 (50) 에 접속되는 제 1 배선 (80) 이 설치되어 있다. 제 1 절연막 (60) 과 제 1 배선 (80) 을 포함한 전체면상에 제 2 절연막 (90) 이 형성된다. 제 1 배선 (80) 에 접속되는 제 1 콘택트 (100) 가 제 2 절연막 (90)을 통해 형성된다.
제 2 절연막 (90) 상에는 제 2 배선 (110) 이 설치된다. 제 2 배선 (110) 은 배선 부분 (111) 과 배선 부분 (112) 으로 이루어진다. 배선 부분 (111) 은 게이트 전극 (50) 에 접속되고, 패드 전극 (200) 용 배선 부분 (112) 은 게이트 전극 (50) 에 접속되지 않는다. 제 2 배선 부분 (111,112) 및 제 2 절연막 (90)을포함한 전체면상에 제 3 절연막 (120) 이 설치된다. 제 3 절연막 (120)을 통해서는 제 2 배선 부분 (111,112) 에 접속되는 제 2 콘택트 (131,132) 가 각각 배치된다. 제 2 콘택트 (131,132) 에 부가하여, 제 3 절연막 (120)을 관통하는 개구부 (192) 가 형성된다.
제 3 절연막 (120) 상에는 제 3 배선 (140) 이 설치된다. 제 3 배선 (140) 은 제 3 배선 부분 (141), 제 3 배선 부분 (142), 및 제 3 배선 부분 (143) 으로 이루어진다. 제 3 배선 부분 (141) 은 게이트 전극 (50) 에 접속되고, 제 3 배선 부분 (142) 은 게이트 전극 (50) 에 접속되지 않는다. 제 3 배선 부분의 일부는 패드 전극 (200) 으로서 기능한다. 제 3 배선 부분 (143) 은 게이트 전극 (50) 에 접속되지 않으며, 제 2 콘택트 (132) 상에 위치한다. 제 3 배선 부분 (142) 의 일부는 개구부 (192) 의 전면적에 있어 제 2 배선 부분 (112) 의 일부와 겹친다. 제 3 배선 부분 (141,142,143) 및 제 3 절연막 (120)을 포함한 전체면상에 제 4 절연막 (150) 이 형성된다. 제 3 배선 부분 (141,143) 에는 각각 제 3 콘택트 (161,162) 가 제 4 절연막 (150)을 통해 접속된다. 제 4 절연막 (150) 상에는 제 3 콘택트 (161,162)를 통하여 제 3 배선 부분 (141,143) 에 접속되는 제 4 배선 (170) 이 설치된다. 제 4 절연막 (150) 과 제 4 배선 (170) 을 포함한 전체면에는 소자 보호용으로서 실리콘 질화막 (SiN 막), SiON 막, SiO2막, 폴리이미드막 등으로 이루어진 패시베이션막 (180) 이 형성된다. 패드 전극 (200) 에 이르는 패드 개구부 (190) 가 패시베이션막 (180) 과 제 4 절연막 (150)을 통해 형성된다.
이어서, 변형예 2 에 따른 반도체 장치의 제조 방법을 도 9a 및 도 9b, 도 10a ∼ 도 10f 에 의거하여 설명한다.
먼저, 실시예 1 의 도 9a 및 9b 에서와 동일한 공정으로, 반도체 기판 (10) 상에 필드 산화막 (20), 확산층 (30), 게이트 산화막 (40), 게이트 전극 (50), 제 1 절연막 (60) 및 콘택트 (70)를 형성한다.
이어서, 제 1 배선 (80), 제 2 절연막 (90) 및 제 1 콘택트 (100)를 형성한다. 제 1 배선 (80), 제 2 절연막 (90) 및 제 1 콘택트 (100) 의 형성공정은, 각각, 실시예 1 의 제 1 배선 (80), 제 2 절연막 (90) 및 제 1 콘택트 (100) 의 형성공정과 동일하다.
이어서, 제 2 배선 (110), 제 3 절연막 (120), 제 2 콘택트 (130), 제 3 배선 (140), 제 4 절연막 (150), 제 3 콘택트 (160), 제 4 배선 (170), 패시베이션막 (180), 패드 개구부 (190) 및 패드 전극 (200)을 형성한다. 제 2 배선 (110), 제 3 절연막 (120), 제 2 콘택트 (130), 제 3 배선 (140), 제 4 절연막 (150), 제 3 콘택트 (160), 제 4 배선 (170), 패시베이션막 (180), 패드 개구부 (190) 및 패드 전극 (200) 의 형성공정은 실시예 3 의 도 10a ∼ 도 10f 에 따른 반도체 장치의 제조공정과 동일하다. 하지만, 콘택트 (70) 의 형성공정은 제 1 콘택트 (100) 의 형성공정으로서 채택한다. 또한, 제 1 배선 부분 (81,82) 의 형성공정은 제 2 배선 부분 (111,112) 의 형성공정으로서 채택한다. 제 2 절연막 (90) 의 형성공정은 제 3 절연막 (120) 의 형성공정으로서 채택한다. 제 1 콘택트(101,102) 의 형성공정은 제 2 콘택트 (131,132) 의 형성공정으로서 채택한다. 제 2 배선 부분 (111,112,113) 의 형성공정은 제 3 배선 부분 (141,142,143) 의 형성공정으로서 채택한다. 제 3 절연막 (120) 의 형성공정은 제 3 절연막 (150) 의 형성공정으로서 채택한다. 제 2 콘택트 (131,132) 의 형성공정은 제 3 콘택트 (161,162) 의 형성공정으로서 채택한다. 제 3 배선 (140) 의 형성공정은 제 4 배선 (170) 의 형성공정으로서 채택한다.
본 발명의 변형예 2 에서도 실시예 1 에서와 동일한 효과를 얻을 수 있어서, 패드 전극 (200) 의 형성시에 플라즈마 손상이 발생하지 않는다. 또한, 배선형성후의 애싱 공정 및 배선형성후의 플라즈마 CVD법에 의한 층간절연막의 형성 공정시의 손상 저감에 대해서도 동일한 효과를 얻을 수 있다.
본 변형예 2 는, 실시예 3 과 동일하게, 패드 전극 (200) 을 두껍게 하는 경우에 적용된다.
실시예 3 은 3 개의 배선층으로 이루어지지만, 변형예 2 는 4 개의 배선층으로 이루어진다. 더욱이, 실시예 3 에서는 패드 전극 (200) 이 제 2 배선 부분 (112)을 통해 게이트 전극 (50) 에 접속되고, 변형예 2 에서는 패드 전극 (200) 이 제 1 배선 부분 (82)을 통해 게이트 전극 (50) 에 접속된다.
실시예 3 은, 도 6, 7 및 8 에 나타낸 바와 같이, 회로 전체의 레이아웃의 변형도를 증가시키게 되는 이점을 제공한다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 패드 전극의 에칭시의 플라즈마 손상을 방지할 수 있는 효과가 있다. 그 이유는, 패드 전극의 에칭시에는 패드 전극이 게이트 전극과는 떨어져 설치되어 있기 때문이다. 따라서, 게이트 전극에 직접 접속되는 배선 부분의 면적을 충분히 작게 할 수 있으며, 안테나비를 종래의 경우에 비해 수백분의 1 로 저감할 수가 있다. 결과적으로, 종래기술에 비해 게이트 산화막의 신뢰성을 현저하게 향상시킬 수가 있다.
본 발명의 실시예의 설명에서는 배선의 에칭시에 발생하는 플라즈마 손상의 저감에 대해서 서술하였으나, 배선 형성후의 애싱 공정 및 배선 형성후의 플라즈마 CVD법에 의한 층간절연막의 형성 공정시의 손상 저감에 대해서도 동일한 효과를 얻을 수가 있다.
더욱이, 본 발명에서는 최후의 배선층을 제외한 배선층을 사용하여 패드 전극을 형성하기 때문에, 배선층이 2 층 이상이면 본 발명을 적용시킬 수가 있다.

Claims (17)

  1. 게이트 산화막 상에 형성되는 게이트 전극을 갖도록 반도체 기판 상에 형성된 MOS 트랜지스터;
    상기 반도체 기판과 상기 MOS 트랜지스터를 덮는 제 1 절연층;
    상기 제 1 절연층을 덮는 제 2 절연층;
    상기 제 1 절연층 상에 형성되고, 또한 그의 일부가 상기 제 2 절연층을 관통하는 제 1 배선 구조체;
    상기 제 1 배선 구조체에는 접속되지 않고, 상기 제 1 및 제 2 절연층을 관통하여 상기 게이트 전극에 접속되며, 또한 1000 이하의 안테나비를 갖는 제 2 배선 구조체;
    상기 제 2 절연층 상에 형성되어, 상기 제 1 및 제 2 배선 구조체에 접속되며, 또한 1000 이하의 안테나비를 갖는 제 3 배선 구조체;
    상기 제 3 배선 구조체와 상기 제 2 절연층을 덮는 패시베이션막; 및
    상기 제 2 절연층 및 패시베이션막을 관통하여 상기 제 1 배선 구조체에 접속되도록 형성된 제 1 개구부를 구비하며,
    상기 안테나비는 게이트 산화막의 표면적에 대한 배선 구조체의 표면적의 비로서 정의되는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 각각의 제 1 및 제 2 배선 구조체의 일부가 상기 제 2 절연층을 관통하여 상방으로 수직하게 연장하는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 절연층은 제 3 절연층 및 이 제 3 절연층 상에 형성된 제 4 절연층을 포함하고,
    상기 반도체 장치는,
    상기 제 2 배선 구조체에 접속되지 않고 상기 제 3 절연층 상에 형성된 제 4 배선 구조체; 및
    상기 제 4 배선 구조체 상에 형성되어 상기 제 4 절연층을 관통하는 제 2 개구부를 더 구비하며,
    상기 제 1 절연층 상의 상기 제 1 배선 구조체의 일부는 상기 제 2 개구부를 통해 상기 제 4 배선 구조체와 겹치는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 2 절연층은 제 5 절연층 및 이 제 5 절연층 상에 형성된 제 6 절연층을 포함하고,
    상기 반도체 장치는,
    상기 제 1 배선 구조체 상에 형성되어 상기 제 5 절연층을 관통하는 제 3 개구부; 및
    상기 제 5 절연층 및 제 3 개구부 상에 형성된 제 5 배선 구조체를 더 구비하며,
    상기 제 5 배선 구조체의 일부는, 상기 제 2 배선 구조체에는 접속하지 않고 상기 제 3 개구부를 통해 상기 제 1 배선 구조체의 일부와 겹치는 것을 특징으로 하는 반도체 장치.
  5. 제 2 항에 있어서,
    상기 제 2 절연층은 제 7 절연층 및 이 제 7 절연층 상에 형성된 제 8 절연층을 포함하고,
    상기 제 1 배선 구조체의 일부는,
    상기 제 1 절연층 상에 형성된 제 1 배선 부분;
    상기 제 7 절연층 상에 형성된 제 2 배선 부분;
    상기 제 7 절연층을 관통하여 상기 제 1 배선 부분 및 제 2 배선 부분을 접속하도록 형성된 제 1 콘택트; 및
    상기 제 8 절연층을 관통하여 상기 제 2 배선 부분에 접속되도록 형성된 제 2 콘택트를 구비하며,
    상기 제 2 배선 구조체의 일부는,
    상기 제 1 절연층 상에 형성된 제 3 배선 부분;
    상기 제 7 절연층 상에 형성된 제 4 배선 부분;
    상기 제 7 절연층을 관통하여 상기 제 3 배선 부분 및 제 4 배선 부분을 접속하도록 형성된 제 3 콘택트;
    상기 제 8 절연층을 관통하여 상기 제 4 배선 부분에 접속되도록 형성된 제 4 콘택트를 구비하는 것을 특징으로 하는 반도체 장치.
  6. 제 3 항에 있어서,
    상기 제 1 배선 구조체의 일부는 상기 제 4 절연층 및 제 2 절연층을 관통하여 상방으로 수직하게 연장하는 것을 특징으로 하는 반도체 장치.
  7. 제 5 항에 있어서,
    상기 제 1 내지 제 4 콘택트의 각각은 텅스텐 플러그를 구비하는 것을 특징으로 하는 반도체 장치.
  8. 게이트 산화막 상에 형성된 게이트 전극을 갖는 MOS 트랜지스터를 반도체 기판 상에 형성하는 공정;
    상기 반도체 기판 및 상기 MOS 트랜지스터를 덮는 제 1 절연층을 형성하는 공정;
    상기 제 1 절연층을 덮는 제 2 절연층을 형성하는 공정;
    제 1 배선 구조체의 일부가 상기 제 2 절연층을 관통하도록 상기 제 1 절연층 상에 상기 제 1 배선 구조체를 형성하는 공정;
    상기 제 1 배선 구조체에는 접속되지 않고 상기 게이트 전극에 접속되고, 상기 제 1 및 제 2 절연층을 관통하도록, 1000 이하의 안테나비를 갖는 제 2 배선 구조체를 형성하는 공정;
    상기 제 1 및 제 2 배선 구조체에 접속되도록 상기 제 2 절연층상에, 1000 이하의 안테나비를 갖는 제 3 배선 구조체를 형성하는 공정;
    상기 제 3 배선 구조체 및 상기 제 2 절연층을 덮는 패시베이션막을 형성하는 공정; 및
    상기 제 2 절연층 및 패시베이션막을 관통하여 상기 제 1 배선 구조체에 접속되도록 제 1 개구부를 형성하는 공정을 구비하며,
    상기 안테나비는 게이트 산화막의 표면적에 대한 배선 구조체의 표면적의 비로서 정의되는 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제 8 항에 있어서,
    상기 각각의 제 1 및 제 2 배선 구조체의 일부가 상기 제 2 절연층을 관통하여 상방으로 수직하게 연장하도록 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 제 8 항에 있어서,
    상기 제 1 절연층을 형성하는 공정은,
    제 3 절연층을 형성하는 공정; 및
    상기 제 3 절연층 상에 제 4 절연층을 형성하는 공정을 구비하고,
    상기 반도체 장치의 제조방법은,
    상기 제 2 배선 구조체에 접속되지 않도록 상기 제 3 절연층 상에 제 4 배선 구조체를 형성하는 공정; 및
    상기 제 4 배선 구조체 상에 상기 제 4 절연층을 관통하도록 제 2 개구부를 형성하는 공정을 더 구비하며,
    상기 제 1 절연층 상의 상기 제 1 배선 구조체의 일부가 상기 제 4 배선 구조체와 겹치는 것을 특징으로 하는 반도체 장치의 제조방법.
  11. 제 8 항에 있어서,
    상기 제 2 절연층을 형성하는 공정은,
    제 5 절연층을 형성하는 공정; 및
    상기 제 5 절연층상에 제 6 절연층을 형성하는 공정을 구비하고,
    상기 반도체 장치의 제조방법은,
    상기 제 1 배선 구조체 상에 상기 제 5 절연층을 관통하도록 제 3 개구부를 형성하는 공정; 및
    상기 제 5 절연층 및 제 3 개구부 상에 제 5 배선 구조체를 형성하는 공정을 더 구비하며,
    상기 제 5 배선 구조체의 일부는, 상기 제 2 배선 구조체에는 접속되지 않고 상기 제 3 개구부에서 상기 제 1 배선 구조체의 일부와 겹치는 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 제 9 항에 있어서,
    상기 제 2 절연층을 형성하는 공정은,
    제 7 절연층을 형성하는 공정; 및
    상기 제 7 절연층 상에 제 8 절연층을 형성하는 공정을 구비하고,
    상기 제 1 배선 구조체의 일부를 형성하는 공정은,
    상기 제 1 절연층상에 상기 제 1 배선 구조체의 제 1 부분을 형성하는 공정;
    상기 제 7 절연층상에 상기 제 1 배선 구조체의 제 2 부분을 형성하는 공정;
    상기 제 7 절연층을 관통하여 상기 제 1 배선 구조체의 제 1 부분과 상기 제 1 배선 구조체의 제 2 부분을 서로 접속하도록 제 1 콘택트를 형성하는 공정; 및
    상기 제 8 절연층을 관통하여 상기 제 1 배선 구조체의 제 2 부분에 접속되도록 제 2 콘택트를 형성하는 공정을 더 구비하며,
    상기 제 2 배선 구조체의 일부를 형성하는 공정은,
    상기 제 1 절연층상에 상기 제 2 배선 구조체의 제 3 부분을 형성하는 공정;
    상기 제 7 절연층상에 상기 제 2 배선 구조체의 제 4 부분을 형성하는 공정;
    상기 제 7 절연층을 관통하여 상기 제 2 배선 구조체의 제 3 부분과 상기 제 2 배선 구조체의 제 4 부분을 서로 접속하도록 제 3 콘택트를 형성하는 공정; 및
    상기 제 8 절연층을 관통하여 상기 제 2 배선 구조체의 제 4 부분에 접속되도록 제 4 콘택트를 형성하는 공정을 더 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  13. 제 10 항에 있어서,
    상기 제 1 배선 구조체의 일부를 형성하는 공정은, 상기 제 4 절연층 및 제 2 절연층을 관통하여 상방으로 수직하게 연장하는 제 1 배선 구조체의 일부를 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  14. 제 12 항에 있어서,
    상기 제 1 내지 제 4 콘택트의 각각은 텅스텐 플러그를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  15. 제 12 항에 있어서,
    상기 제 1 및 제 3 콘택트를 형성하는 공정은,
    상기 제 7 절연막 상에 개구부를 형성하는 공정;
    상기 제 7 절연막 상에 CVD(화학기상증착)법을 사용하여 제 1 텅스텐막을 성장시키는 공정; 및
    상기 제 1 텅스텐막에 대해, 에치백 방법과 화학적 기계적 연마법 중 적어도 하나를 실시하여, 제 1 텅스텐 플러그를 형성하는 공정을 더 구비하며,
    상기 제 2 및 제 4 콘택트를 형성하는 공정은,
    상기 제 8 절연막 상에 개구부를 형성하는 공정;
    상기 제 8 절연막 상에 CVD법을 사용하여 제 2 텅스텐막을 성장시키는 공정;및
    상기 제 2 텅스텐막에 대해, 에치백 방법 및 화학적 기계적 연마법 중 적어도 하나를 실시하여, 제 2 텅스텐 플러그를 형성하는 공정을 더 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  16. 제 8 항에 있어서,
    상기 제 1 개구부를 형성하는 공정은, 상기 패시베이션막 및 상기 제 2 절연층을 에칭하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제 8 항에 있어서,
    상기 패시베이션막은 SiN 막, SiON 막 및 SiO2막 중 하나 이상으로 형성되고,
    상기 제 2 절연층은 SiO2막으로 형성되며, 또한
    상기 제 1 개구부를 형성하는 공정은, CHF3및 O2의 혼합가스, 또는 CF4의 단독가스를 에칭 가스로서 사용하여 상기 패시베이션막 및 상기 제 2 절연층의 플라즈마 에칭을 행하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
KR1019980028869A 1997-07-18 1998-07-16 플라즈마에의한열화의방지가가능한반도체장치및그제조방법 KR100292899B1 (ko)

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