KR100733405B1 - 디씨 바이어스 조절을 이용한 반도체소자의 식각방법 - Google Patents

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Abstract

본 발명은 DC바이어스 조절을 이용하여 RF스퍼터식각시 플라즈마 손상을 최소화하는 방법에 있어서, 안테나구조를 이용하여 플라즈마 손상을 찾아내고 RF스퍼터의 DC바이어스를 조절하여 식각을 행함으로써 플라즈마 손상을 최소화하는 것을 특징으로 한다. 본 발명은 안테나구조를 이용하여 간단하면서 짧은 공정단계를 통해 전기적으로 플라즈마 식각이 소자 수율에 미치는 영향을 파악할 수 있어 소자가 완성된 후 손상이 발견되어 폐기처리하게 되는 일을 사전에 방지할 수 있게 된다.
안테나 구조, 플라즈마, RF스퍼터, 식각, DC바이어스, 소오스파워, 바이어스파워

Description

디씨 바이어스 조절을 이용한 반도체소자의 식각방법{METHOD FOR ETCHING IN SEMICONDUCTOR DEVICE USING DC BIAS CONTROL}
도1은 전자 쉐이딩효과를 설명하기 위한 도면.
도2는 안테나구조를 나타낸 사시도.
도3은 바이어스파워와 소오스파워 및 DC바이어스간의 관계를 나타낸 표.
도4는 충전전류와 DC바이어스 및 안테나구조의 수율간의 관계를 나타낸 그래프.
* 도면의 주요부분에 대한 부호의 설명
1 : 활성영역 2 : 필드산화막
10 : 폴리실리콘 안테나 20 : 콘택홀 어레이
30 : 제1금속판 40 : 비아홀 어레이
50 : 제2금속판
본 발명은 DC 바이어스 조절을 이용하여 플라즈마 손상이 적은 반도체소자의 식각방법에 관한 것으로, 특히 알루미늄층 증착전 콘택저항을 낮추기 위해 실시되는 RF 스퍼터식각공정시 식각장비의 소오스파워와 바이어스파워에 의해 결정되는 DC바이어스를 증가시키는 방향으로 조절하여 스퍼터 식각시 발생하는 충전전류로 인해 게이트산화막에 손상을 유발시키는 전류량을 줄임으로써 게이트산화막의 손상을 줄이는 기술에 관한 것이다.
알루미늄층을 증착하기 전에 콘택저항을 낮추기 위해 RF 스퍼터식각을 실시하는데 이러한 스퍼터 식각시 충전전류가 발생하여 게이트산화막에 손상을 유발시키는 문제가 있다.
본 발명은 상기 문제점을 해결하기 위한 것으로써, RF 스퍼터식각공정시 식각장비의 소오스파워와 바이어스파워에 의해 결정되는 DC바이어스를 조절하여 플라즈마에 의한 손상을 줄이는 반도체소자의 식각 방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 안테나를 이용하여 실제 소자가 제작되는 소자영역에서의 각 제작 단계를 모니터링하여 플라즈마 손상이 발생되는 제작 단계를 찾아내는 단계; 및 상기 소자영역의 플라즈마손상이 발생되는 것으로 판정된 제작 단계를 진행할 때 RF 스퍼터식각을 진행하되, DC 바이어스를 증가시키는 방향으로 식각을 진행하는 단계를 포함하고, 상기 안테나는 폴리실리콘안테나, 콘택홀 어레이, 제1금속판, 비아홀어레이 및 제2금속판으로 이루어지고, 상기 콘택홀 어레이에 의해 플라즈마손상을 찾아내는 것을 특징으로 하는 반도체소자의 식각 방법을 그 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
플라즈마 식각시 발생되는 플라즈마 손상은 전자 쉐이딩효과(Electron shading effect)라고 하는 현상에 의해 발생한다. 이 현상은 플라즈마내에서 전자는 등방성의 속도분포를 갖는데 반해 이온은 비등방성에 가까운 속도분호를 가지기 때문에 미세패턴의 식각시 도1에 나타낸 바와 같이 전자는 패턴의 상부 코너부위에 부딪치게 되어 콘택홀의 바닥으로 들어가지 못하게 되는 반면에 이온들만이 콘택홀의 바닥까지 들어가게 된다. 이러한 전류의 불균형이 게이트쪽으로 몰리게 되어 게이트산화막의 파괴를 유발하게 되는데 이러한 현상을 플라즈마 손상이라고 한다.
이러한 현상들은 실제 소자 생산시에는 플라즈마 공정이 매우 많기 때문에 정확하게 어느 단계에서 문제가 되는지 판단하기 어렵다. 이러한 판단을 가능하게 하는 것이 도 2에 도시한 안테나구조이며, 안테나 구조는 실제 소자가 제작되는 소자영역에서의 각 단계별 플라즈마손상을 모니터링하기 위한 일종의 모니터링패턴이다. 도 2와 같은 안테나 구조를 이용하게 되면 플라즈마 손상을 증폭시킴으로써 소자영역에서 플라즈마손상이 유발되는 제작 단계를 쉽게 찾아낼 수 있다. 예컨대, 도 2의 안테나 구조의 콘택홀 어레이에서 콘택홀의 개수를 실제 소자 제작시 형성되는 콘택홀보다 많게 설계하여 전자 쉐이딩효과로 인한 (+)이온전류를 더 많이 발생시켜 게이트산화막의 파괴를 더욱 쉽게 만드는 것이다. 도 2에서 참조부호1은 활성영역, 2는 필드산화막, 10은 폴리실리콘 안테나, 20은 콘택홀 어레이, 30은 제1금속판, 40은 비아홀 어레이, 50은 제2금속판을 각각 나타낸다. 그리고, 도시하지 않았지만, 도 1과 같이 실제 소자가 제작되는 부분에서는 게이트산화막 및 게이트전극(게이트전극 형성시 안테나의 폴리실리콘안테나가 동시에 형성됨)이 형성되고, 게이트전극 위에 콘택홀이 형성되며, 콘택홀 형성시 안테나 구조 측에서는 복수개의 콘택홀을 형성하여 콘택홀어레이를 형성한다.
이러한 안테나구조를 이용하여 실제소자 제작시 플라즈마 손상을 모니터링하게 되는데, 이때 어플라이드 머티리얼(Applied Material) 회사의 엔듀라(Endura)라고 하는 식각장비에서 식각을 통해 실제 소자가 형성되는 지역에 콘택홀을 형성한다. 여기서, 콘택홀 형성을 위한 식각공정은 배리어금속 증착전에 진행하며, 콘택저항을 낮추기 위해 RF 스퍼터식각(Radio Frequency Sputter etch)을 진행한다. 본 발명은 RF 스퍼터 식각시 발생되는 플라즈마 손상을 도 2의 안테나 구조를 이용하여 측정하였으며, 이 플라즈마손상을 감소시키는 방법을 제안한다.
RF 스퍼터식각시 가장 중요시되는 공정변수는 식각장비의 소오스파워(Source power)와 바이어스파워(Bias power)이며, 이들의 변화에 따라서 DC 바이어스(Direct Current bias)가 변하게 된다. 따라서, DC바이어스 변화에 따른 플라즈마 손상을 측정한다.
도 3에서 볼 수 있듯이 바이어스파워와 소오스파워를 변화시키면 DC바이어스가 변하는 것을 알 수 있다. 도 3에 따르면, 소오스파워는 150∼400W의 범위내에서 사용하고, 바이어스파워는 100∼200W의 범위내에서 사용하되, DC바이어스를 증가시키기 위해서는 소오스파워와 바이어스파워를 동시에 조절한다. 일예로, 소오스파워를 200W로 사용하고, 바이어스파워를 200W로 사용한 경우가 DC 바이어스가 가장 큼을 알 수 있다. 바람직하게는, DC 바이어스가 증가되는 방향으로 식각되도록 소오스파워와 바이어스파워의 값이 선택되며, 더욱 바람직하게는 소오스파워를 감소시키고 바이어스파워를 증가시키면 된다. 이때 플라즈마 손상의 양상은 도4에 도시된 것과 같다. 즉, DC바이어스가 증가하게 되면(0→-600V) 충전전류(Qp)는 감소하게 되고 이에 따라서 안테나 구조의 수율은 증가하게 된다. 결론적으로 전자 쉐이딩효과에 의해서 유발되는 충전전류를 DC바이어스를 증가시키는 공정변화를 통해서 감소시킴으로써 플라즈마 손상을 최소화할 수 있다. 다시 말하면, RF 스퍼터식각공정시 식각장비의 소오스파워와 바이어스파워에 의해서 결정되는 DC 바이어스를 증가시키는 방향으로 조절하므로써 스퍼터식각시 발생되는 충전전류(Charging current)로 인해 게이트산화막에 손상을 유발시키는 전류의 양을 줄이고, 이에 따라 게이트산화막의 손상을 감소시킨다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 안테나구조를 이용하여 간단하면서 짧은 공정단계를 통해 전기적으로 플라즈마 식각이 소자 수율에 미치는 영향을 파악할 수 있어 소자가 완성된 후 손상이 발견되어 폐기처리하게 되는 일을 사전에 방지할 수 있게 된다.

Claims (3)

  1. 안테나를 이용하여 실제 소자가 제작되는 소자영역에서의 각 제작 단계를 모니터링하여 플라즈마 손상이 발생되는 제작 단계를 찾아내는 단계; 및
    상기 소자영역의 플라즈마손상이 발생되는 것으로 판정된 제작 단계를 진행할 때 RF 스퍼터식각을 진행하되, DC 바이어스를 증가시키는 방향으로 식각을 진행하는 단계를 포함하고,
    상기 안테나는 폴리실리콘안테나, 콘택홀 어레이, 제1금속판, 비아홀어레이 및 제2금속판으로 이루어지고, 상기 콘택홀 어레이에 의해 플라즈마손상을 찾아내는 것을 특징으로 하는 반도체소자의 식각 방법.
  2. 제1항에 있어서,
    상기 DC 바이어스를 증가시키는 방향으로 식각을 진행하는 단계는,
    상기 RF 스퍼터식각시의 소오스파워와 바이어스파워를 동시에 조절하여 진행하는 것을 특징으로 하는 반도체소자의 식각 방법.
  3. 제2항에 있어서,
    상기 소오스파워는 150∼400W의 범위내에서 사용하고, 상기 바이어스파워는 100∼200W의 범위내에서 사용하되,
    상기 DC 바이어스가 증가되는 방향으로 식각되도록 상기 소오스파워와 바이어스파워의 값이 선택되는 것을 특징으로 하는 반도체소자의 식각 방법.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08139077A (ja) * 1994-11-04 1996-05-31 Hitachi Ltd 表面処理方法および表面処理装置
JPH1140564A (ja) * 1997-07-18 1999-02-12 Nec Corp 半導体装置およびその製造方法
KR100242272B1 (ko) * 1994-10-14 2000-02-01 아끼구사 나오유끼 반도체 장치의 제조방법과 제조장치
KR20000060991A (ko) * 1999-03-22 2000-10-16 윤종용 플라즈마 식각 방법 및 플라즈마 식각 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100242272B1 (ko) * 1994-10-14 2000-02-01 아끼구사 나오유끼 반도체 장치의 제조방법과 제조장치
JPH08139077A (ja) * 1994-11-04 1996-05-31 Hitachi Ltd 表面処理方法および表面処理装置
JPH1140564A (ja) * 1997-07-18 1999-02-12 Nec Corp 半導体装置およびその製造方法
KR20000060991A (ko) * 1999-03-22 2000-10-16 윤종용 플라즈마 식각 방법 및 플라즈마 식각 장치

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