KR100514150B1 - 기판 에칭 방법 및 장치 - Google Patents

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Abstract

기판 에칭을 위한 장치 및 방법이 공개된다. 이 방법은 기판을 에칭하는 단계, 또는 기판 에칭 및 부동태층 증착이 번갈아 일어나는 단계를 포함한다. 펄스형일 수 있는 바이어스 주파수가 기판에 가해질 수 있고, 그 값은 이온 플라즈마 주파수 이하의 값을 가진다.

Description

기판 에칭 방법 및 장치{A METHOD AND APPARATUS FOR ETCHING A SUBSTRATE}
본 발명은 반도체 기판과 같은 기판의 특징부를 플라즈마 에칭하는 방법 및 장치에 관한 것이고, 특히, 기판의 국부 에칭이나, 하부 절연층과의 계면에서의 전하 손상, 또는 기판의 트렌치 측벽에서의 국부 에칭을 감소시키거나 제거하는 방법에 관한 것이다.
절연 하부층(이산화규소 등)에 의해 고립되는 실리콘(또는 그외 다른 물질)을 에칭할 때, 실리콘은 공정중 플라즈마로부터 발생하는 전류의 결과로 전하를 축적한다. 이 전하 축적은 전류, 표면 영역, 그리고 산화물층 위의 실리콘 두께에 비례한다. 고려되어야할 다른 사항은 실리콘과 산화물 위의 표면 전하 성분의 영향이다. 이 전하가 증가하면, 이온 궤도 각에 점진적으로 증가하는 영향을 미치며, 이는, 특히 산화물 계면에서의 실리콘에서, 실리콘 에칭 프로파일에 또한 영향을 미친다. 과량의 이온 전하의 알짜 결과는 실리콘의 국부화된 에칭이거나, 산화물 계면에서의 노치 생성이다. 산화물층(또는 유전층)이 전도층으로 대체되면, 노치가 관측되지 않음이 판명되었다.
일부 응용에서, 이 노치 형성은 공정후 단계에서 문제점을 유발하기도 하고 장치 성능에 프로파일 악화를 이끌 수 있기 때문에 바람직하지 않다.
이 문제에 대해 여러 해법이 제시되어 있다. 축적된 표면 전하를 중성화시키거나 실리콘의 이온 차징을 감소시키는 방법이 가장 자주 사용되는 해법이다. 가령, Tohsihisa Nozawa 외 다수는 상대적 고압에서의 작동에 의해 이온 차징을 감소시켜서, 음이온 농도의 증가로 인해 축전된 표면 전하를 중성화시키는 방법을 공개하였다(1994, Dry Process Symposium, Tokyo, I-8, p37ff). 이 방법이 성공적으로 사용되고 있지만, 이 압력에서 작동하는 것은 에칭 프로파일에 대해 일부 제한을 가하기도 한다. 그래서, 전체 에칭에 대해 적절한 응용이라고 보기 어렵다. 게다가, 상대적 고압을 이용하는 접근법은 실리콘의 산화물 계면의 에칭 제거를 시작하기 전에 실리콘 계면에 접근하기 위한 2차 에칭 단계로만 사용될 수 있다.
Morioka 외 다수는 노칭 및 전하 손상을 감소시키기 위해 저주파를 사용하는 방법을 공개한다(J.Vac.Sci.Technol. A 16(3), 1998년 5/6월, 1588-1593 쪽).
Kinoshita 외 다수의 "Simulation of Topography Dependent Charging with Pulse Modulated Plasma"(Proc.Sym. On Dry Process, Vol.18, I-6, 37-42쪽, 1996)는 노치 및 전하 손상 감소 또는 제거를 이루기 위해 연속파(CW) 바이어스를 이용하는 소스 펄싱을 공개한다.
노치 형성을 감소시키는 소스 펄싱 이론은 오프-상태 중 후-글로 플라즈마(after-glow plasma)의 결과로 인한 바이어스 감소에 관한 것이다. Kinoshita 외 다수의 공개내용을 참고할 수 있다. 이 접근법은 내재적인 제한사항을 가지는 경우와, 저압 HDP 처리에 매우 잘 적용된다. 가장 주된 결함은 이 방법이 플라즈마가 완전히 소멸될 때에만 작용한다는 것이다. 플라즈마는 두 개의 여기 성분을 포함한다. 첫 번째는 소스(ICP, ECR 등)로부터, 두 번째는 RF 바이어스로부터 기인한다. 이 두 성분은 각각 플라즈마 밀도와, 이온 가속에 대한 자체 바이어스 전위를 제어한다. 소스 전력이 감소될 때, 자체 바이어스는 비례하여 증가한다. 그러므로, 소스 전력이 끊길 때, 플라즈마가 소멸될 때까지 상대적으로 높은 자체 바이어스 전압을 얻는다. 플라즈마가 소멸되지 않을 경우(Kinoshita의 공지 기술을 포함하여 인용되는 바와 같이, 저압 및 낮은 바이어스 전력 작동에 대해 유효함), 소스 펄싱은 유효한 해법이다. 그러나, 상대적으로 고압의 플라즈마(10mTorr 이상)에 있어서, 플라즈마는 낮은 바이어스 RF 전력 레벨에서조차 소멸되지 않는다. 이러한 경우에, 소스 펄싱 방법은 적절하지 못하다.
CW RF 바이어스로의 소스 전력 스위칭 중에, 앞서 설명된 이유로, 소스 전력이 스위치-오프됨에 따라, 높은 자체 바이어스 전이 전압이 불가피하다. 이 전이는 전하 손상을 이끌 수 있다. 소스 전력 레벨이 증가함에 따라(에칭 속도 향상), 이 효과는 증가할 것이고, 수용하기 어려운 전하 손상과 심지어 노칭 증가까지 일으킬 것이다.
Maruyama 외 다수의 "Reduction in Charge Build-up With Pulse-Modulated Bias in Pulsed ECR Plasma"(IEECD Proc. Dry Precess Sym. japan, I-4, 21-26쪽, 1997)는 13.56MHz에서 펄스 바이어스를 이용하는 방법(고주파)을 공개한다. 하지만, 최적의 경우에도 최소한 70nm 이상의 잔류 노치 크기를 보고한다.
"노치 형성"에 대한 유사한 문제점은 측벽의 국부화된 에칭인 "부리 효과(beaking effect)"에 관한 것으로서, 이는 기판의 마스크층의 국부화된 음전하와 전극간의 전위차로 인한 것이다.
도 1A와 1B는 노치 형성을 설명하는 단면도.
도 2A와 2B는 공지 공정의 에칭을 도시하는 주사 전자 현미경(SEM)으로본 도면.
도 3은 그래스 형성 결과인 공지기술의 추가적인 SEM으로본 도면.
도 4A-C는 본 발명에 의해 얻은 SEM 결과 도면.
도 5는 과에칭 시간의 함수로 노치 크기 증가 속도를 도시하는 그래프.
도 6A와 6B는 본 발명의 처리에 의해 얻은 SEM 결과 도면.
도 7-10은 듀티 사이클과 함께 여러 매개변수의 변화를 도시하는 그래프.
도 11과 12는 본 발명의 여러 매개변수의 변화를 도시하는 그래프.
도 13은 바이어스 옵션의 세부사항 도면.
도 14는 전하 및 전위 대 시간의 그래프.
도 15와 16은 절연 기판을 에칭한 결과의 도면.
도 17은 절연 기판 에칭시 RF 바이어스 펄스화의 결과 도면.
도 18은 "부리 효과"를 도시하는 SEM으로 본 도면.
도 19는 본 발명으로부터 얻은 SEM으로 본 도면.
도 20A-C는 RIE 래그의 제어를 보여주는 SEM 도면.
도 21A-D는 저주파 펄스형 바이어스를 이용하여 얻는 결과를 보여주는 SEM 도면.
본 발명의 방법은 몇몇 실시예에서 이러한 여러 문제점을 다루고 감소시킨다.
본 발명의 제 1 태양에 따라, 챔버 내 기판에 특징부를 에칭하는 방법이 제공된다. 상기 방법은 플라즈마를 이용한 에칭과 플라즈마를 이용한 부동태층 증착이 번갈아 일어나는 과정을 포함한다. 이때, 이온 플라즈마 주파수와 같거나 이보다 작은 바이어스 주파수가 기판에 가해진다.
바이어스 주파수는 펄스화될 수도 있고, 그렇지 않을 수도 있다.
발명의 제 2 태양에 따라, 아래의 특징을 가지는, 챔버 내 기판의 특징부 에칭 방법이 제공된다. 상기 방법은 플라즈마를 이용한 에칭과 플라즈마를 이용한 부동태층 증착이 번갈아 일어나는 과정을 포함하며, 이때 펄스화된 바이어스 주파수가 기판에 가해진다.
발명의 상기 태양에서, 높은 바이어스 주파수나 낮은 바이어스 주파수 중 어느 것도 적용할 수 있다.
발명의 제 3 태양에 따라, 플라즈마를 이용하여 챔버내 기판에서 특징부를 에칭하는 방법이 제공된다. 이때 상기 방법은 이온 플라즈마 주파수 이하의 펄스화 바이어스 주파수를 기판에 가하는 단계를 포함한다.
이온 플라즈마 주파수는 ωpi로 표시된다.
바이어스 주파수는 RF나 DC 바이어스 전원에 의해 생성될 수 있고, 기판 아래 위치하는 지지대에 가해지는 것이 선호된다. 펄스화되는 DC 바이어스는 기판이 전도체일 경우가 특히 적절하며, 대부분의 물질이 전도성이지만 얇은 절연층이 구조 내에 존재할 수 있는 형태를 취한다. DC 바이어스는 CW나 펄스형 RF 바이어스와 함께 펄스화될 수 있다.
기판으로는 반도체, 예를 들어 실리콘이 선호된다. 특정 실시예에서, 기판은 절연 하부층을 포함한다. 이 하부층은 산화물일 수 있다. 반도체로 실리콘이 사용되는 실시예에서는, 이산화규소가 하부층이다. 그러나 예를 들어, 발명은 폴리실리콘 에칭이나 게이트 산화물 위의 타전도체(WSi2나 그외 다른 규화금속) 에칭에도 관련된다. 당 분야의 통상의 지식을 가진 자에게는 대안의 기술도 활용될 수 있다. 기판은 상부면에 마스크층을 가질 수 있다. 이는 절연체일 수 있다.
저주파 바이어스나 펄스형 주파수를 이용함으로서, "노치 형성", "부리 효과", 전하 손상을 감소시킬 수 있다. 선호되는 실시예에서, 바이어스 주파수는 4MHz 이하이고, 보다 선호되는 값은 50-380kHz 사이의 값이다.
발명의 방법은 추가적인 에칭 및 부동태층 형성 단계(단계 2)를 포함할 수 있다. 이 단계 2는 앞서의 에칭 및 증착 단계보다 고압에서 실행된다. 이 추가 단계는 주기적일 수도 있고, 비주기적일 수도 있다. 특히, 하부층이 접근될 때, 가령 한 실시예에서, 실리콘이 산화물 계면으로부터 제거 에칭을 시작하기 전이나 시작한 직후까지, 고압에서 실행되는 이 추가 단계가 시작된다.
가령, 절연체 위의 두꺼운 실리콘(수 미크론 이상)을 에칭할 때, 임계 특징부 두께가 기판 변부에서 에칭될 잔여 실리콘의 0.5㎛일 때까지 단계 1이 사용된다. 변부는 기판 중심에서보다 고속으로 에칭된다. 중심에서는 에칭될 잔여 실리콘의 두께가 1㎛이다. 산화물이 기판의 모든 지점에 도달하고 충분한 과에칭이 이를 보장하기 위해 사용될 때까지 단계 2가 사용된다.
이 추가 에칭 및 부동태화 단계는 과에칭 시간의 함수로 노치 크기 증가 속도를 감소시킨다. 본 실시예에서, 상기 방법은 에칭/증착 단계(단계 1)로부터 추가적인 에칭 및 부동태화 단계(단계 2)로 스위칭될 때를 결정하기 위해 종료점 감지 단계를 추가로 포함한다.
그러나, 바이어스 전압이 펄스화될 때, 상대적 고압에서의 추가 에칭 및 부동태화 단계는 필요하지 않으며, 따라서 공정 윈도가 보다 넓어져, 평균 에칭 속도를 향상시킬 뿐 아니라, 프로파일 악화를 방지할 수도 있다. 더욱이, 본 실시예에서, 종료점 감지가 필요하지 않고, 보다 폭넓은 범위의 특징부 크기에서 크게 개선된 노치폭 제어를 얻을 수 있다. 게다가, 노치 형성은 본 방법을 이용하여 제거될 수 있다.
우리는 듀티 사이클(duty cycle)을 펄스-오프 시간에 대한 펄스-온 시간(또는 펄스폭)의 비로 정의한다. 이상적인 듀티 사이클과 펄스폭은 산화물 계면에서의 전하 구축과 연계된 RC 시간 상수와 바이어스 주파수에 따라 좌우된다. 공지 기술에서와 같이, 바이어스를 위해 상대적으로 높은 전원보다는 상대적으로 낮은 전원을 펄스화하는 것이 상업적으로 더 매력적이다.
방전 정도를 결정하는 것은 펄스-오프 듀레이션이다.
펄스-오프 시간으로는 100㎲보다 큰 값이 선호된다. 펄스-오프 시간은 시간의 10-90% 사이 동안(즉, 10-90%의 듀티 사이클)이 선호된다. 듀티 사이클을 펄스-오프 시간에 비례하게 제어되는 것이 바람직하다. 펄스-오프 시간이 짧으면 듀티 사이클이 길어지고, 그 역도 마찬가지다.
영국특허출원 9827196.8 호에 공개되는 자기 필터는 플라즈마가 형성되는 챔버의 볼륨을 웨이퍼나 소자 지지대가 위치하는 볼륨으로부터 부분적으로 또는 완전히 나누기 위해 사용된다. 자기 필터는 플라즈마 밀도를 감소시키는 효과를 가지지만, 전자 온도를 감소시키기도 하여, 웨이퍼 부근에 도달하는 음이온의 수 증가에 효과적인 조건을 형성한다. 웨이퍼 지지대에 대한 저주파 바이어스와 연계하여 사용될 때, 양이온은 사이클의 보다 음성 부분 동안 웨이퍼를 향해 가속될 것이다. 음이온과 전자는 사이클의 보다 양성 부분 동안 웨이퍼를 향해 가속될 것이다. 포개진 음성 자체 바이어스는 전자의 양이 극단적으로 적어질 때까지 형성될 것이다. 사이클의 관련 부분 중 웨이퍼에 도달하는 음이온의 플럭스는 양이온과 유사한 방식으로 물질을 에칭할 것이고, 양이온에 의해 생성되는 전하를 감소시키는 작용도 할 것이다. 바이어스의 펄스화가, 필요할 경우 사용될 수 있다.
본 발명의 추가적 태양에 따라, 앞선 방법 중 어느 하나를 실행하기 위한 장치가 제공된다. 상기 장치는 플라즈마를 이용한 기판 에칭 및 플라즈마를 이용한 부동태층 증착 수단과, 이온 플라즈마 주파수 이하에서 기판에 바이어스 주파수를 제공하는 수단, 그리고 바이어스 주파수를 펄스화하기 위한 수단 중 모두나 그 일부를 포함할 수 있다.
도 1A와 1B에 기판(1)이 도시된다. 기판(1)은 실리콘 반도체(2)와 이산화규소 하부층(3)으로 이루어진다. 반도체(2)의 상부면에서는 마스크층(4)이 위치한다. 가령 WO-A-94/14187 호에 공개되는 방법에 의해, 플라즈마로 기판을 에칭할 때, 트렌치(5)가 형성된다. 이온(6)과 전자(7)가 도시된다.
본 발명은 노치 형성을 감소시키거나 제거하고자 한다.
RF 바이어스가 지지대에 가해질 때, 이온은 RF 사이클의 대부분에서 웨이퍼/소재를 향해 가속된다. 이온 플럭스 균형을 위해 웨이퍼에 도달하여야 하는 전자는 RF 사이클의 양성 부분 중 웨이퍼에 도달할 것이다.
ωpi보다 큰 주파수의 경우에, 이온은 순간적인 전위에 응답할 수 없고, Vpp/2 수준의 시간 평균 전위에 의해 가속된다. 웨이퍼에 도달하는 이온은 Vpp/2에 중심을 가지는 상대적으로 협소한 에너지 분포 함수를 가진다.
ωpi보다 작은 저주파의 경우에, 이온은 순간적인 RF 전위에 어느 정도 응답하고, 주파수가 감소함에 따라 더욱 크게 응답한다. 따라서, Vpp/2를 중심으로 하면서 최대 Vpp, 최소 0에 가까운 한계값을 향해 뻗어가는 에너지로 주파수가 떨어짐에 따라, 이온 에너지 분포 함수의 폭이 점진적으로 넓어진다.
높은 주파수에서, 이온 에너지 분포는 깊은 트렌치의 바닥에 대부분 도달하게 하는 상대적으로 많은 수의 고에너지 이온을 가진다. 에칭은 절연층까지 진행되고, 그래서 양으로 대전시켜서, 추가 이온의 편향을 일으켜 노치가 형성되게 한다. 높은 양의 전위의 구축은 전자에 의해 제한되고, 이 전자들은 전하가 축적됨에 따라 인력 증가를 보인다. 전자의 충돌은 그 등방성으로 인해 트렌치의 상부면(특히 변부)을 음으로 대전시킨다. 이는 전자수를 효과적으로 감소시키는 전위 장벽 역할을 하고, 이때 이 전자들은 표면 전하가 증가함에 따라 트렌치 내로 더 진행할 것이다. 이온은 거꾸로 좁은 각확산을 보이며, 방향성이 증가한다. 애스펙트비가 증가함에 따라, 전자는 트렌치의 하부에서 축적된 양전하로부터 점진적으로 보호되고, 이 전하로부터의 알짜 전기장 효과는 감소한다.
저에너지 이온은 방향성이 낮다. 다시 말하자면, 등방성이 증가된다. 이는 이 저에너지 이온으로 하여금 표면 전자 전하 중성화를 제공할 수 있게 한다. 저주파에서, 이온 에너지 분포 함수는 그 폭이 넓어지고 저에너지 이온의 수를 증가시킨다. 이는 트렌치의 상부에서 음전하를 중성화시키고, 이는 "전위 장벽"을 조금 더 감소시키고, 전자가 트렌치 하부에 도달하게 하며, 절연층에 구축되는 양전하를 감소시킨다. 이는 트렌치 하부의 전위를 감소시키고, 노치 형성 정도를 또한 감소시킨다.
지지대에 가해지는 RF 바이어스가 온, 오프로 펄스화될 경우, 오프 구간에서는 이온 쉬스(ion sheath)가 정상 DC 상황으로 늦추어질 것이고, 이때 웨이퍼는 기존 플라즈마 부동 전위에 도달한다. 모든 이온은 RF 바이어스 결과에 비해 더 낮은 에너지로 가속되고, 더 큰 각분포를 가진다. 이는 트렌치의 상부 근처에 음전하를 감소시키는 능력을 추가적으로 향상시키고, 트렌치 하부에서 절연층의 양성 대전을 추가적으로 감소시킨다. 그 결과, 도 1B에 도시되는 바와 같이 노치 형성이 감소된다. 트렌치 하부의 양전위는, 전위 장벽이 추가 감소됨에 따라, 절연면에 전자가 보다 용이하게 접근할 수 있기땜에 추가적으로 감소된다. RF 오프 구간 중, 저에너지의 양이온은 트렌치 하부에 부동태층을 제거하기엔 충분하지 않고, 이는 RF가 다시 온으로 스위칭될 때 고에너지 이온에 의해서만 제거된다.
따라서, 절연면에서 노치의 감소와 높은 전위의 감소는 지지대 RF 바이어스 주파수를 감소시킴으로서 달성될 수 있고, 추가적인 감소는 RF 바이어스 온, 오프를 펄스화함으로서 달성된다. RF 바이어스 오프 시간은 산화물 표면 대전을 나타내는 RC 시간 상수를 반드시 초과하여야 하고, 이는 저주파(380kHz)의 경우에 수밀리초, 고주파(13.56MHz)의 경우에 수백마이크로초로 추정된다.
- 요약하자면 도 1A로 인해 아래의 사항을 알 수 있다.
1. 가속된 이온은 방향성을 가지며, 전자는 등방성이다.
2. 방향성 양이온은 트렌치 베이스에 도달하여 산화물에 전하를 구축시키고 양전위 V+를 구축한다.
3. 등방성 전자는 트렌치 표면을 대전시키고, 그 일부만이 베이스에 도달하여 이온 전하를 중성화시킨다.
4. 산화물층에서 이온 전하 전위 V+는 이온 에너지 분포 함수(IEDF)에 의해 결정되고, 이는 Kinoshita 외 다수의 공개내용을 참조할 수 있다.
5. V+보다 큰 에너지를 가지는 양이온은 V+ 증강에 공헌한다.
6. V+보다 작은 에너지를 가지는 양이온은 V+에 의해 측벽을 향해 편향되고, 노치형성에 공헌한다.
- 도 1B로 인해서는 아래의 사항을 또한 알 수 있다.
1. IEDF는 저에너지 양이온을 증가시키도록 변화한다.
2. 상기 양이온은 등방성을 향상시키고 평균 이온 에너지를 감소시킨다.
3. 이는 트렌치 상부의 전자 대전을 감소시키고, 트렌치 하부에 도달하고 전하를 중성화시키는 전자의 수를 증가시킨다.
4. 트렌치 하부에 도달하는 이온은 감소된 에너지를 가지지만, 여전히 방향성을 가진다. RF 바이어스가 오프 상태일 때, 이온은 플라즈마와 부동 전위간의 전위차에 상응하는 에너지를 얻을 것이다.
5. 이 효과는 전하 전위 V+를 감소시킬 것이다.
6. 이 전하는 산화물 손상에 대한 한계값보다 낮을 수 있다.
7. 저에너지 이온은 V+에 의해 측벽으로 편향되고, 증가된 각분포를 보인다.
8. 이 이온들은 노치를 형성할만큼 충분한 에너지를 가지지 못한다.
기존 비-스위칭 플라즈마 에칭 수단이 적용될 수도 있으며, 이 수단들은 당 분야에 공지되어 있다.
펄스 사이클 중에, 트렌치 하부에서 절연층에서의 전위와 전하는 도 14에서 실선으로 표시되는 경향을 따른다. 시간 t=0에서 t=t1 사이의 구간에서 RF 바이어스가 지지대에 가해진다. 양전하는 트렌치 하부에서 증가되고, 이 양전위가 일부 전자에 인력을 작용한다. 양이온이 트렌치 하부에 도달하지 못하는 수준에 전위가 도달할 때 전하 및 전위가 포화 상태에 다다르고, 이는 도 14에서 점선으로 도시된다. 시간 t1에서, RF 바이어스는 스위칭 오프되고, 각확산이 큰 저에너지 양이온은 트렌치 상부 근처에서 음전하를 중성화시켜서, 트렌치 하부에 보다 많은 전자가 도달하게 한다. 전자와 양이온 플럭스가 균형을 이룰 때까지 트렌치 하부에서의 양전하는 점진적으로 감소하고, 전위 역시 감소한다.
방전이 일어나기 전에, 트렌치 하부에서 전하 및 전위 구축의 크기를 감소시키기 위해, 도 14에 도시되는 값으로부터 RF 바이어스 게이트 펄스 길이를 감소시키는 것이 바람직하다.
도 2에서, 기존 기술과 연계하여 앞서 설명한 바와 같이, 산화물 계면에서 실리콘의 노치를 도시한다(SEM을 이용). 이들은 13.56MHz 바이어스 주파수로 주기적 에칭/부동태화(단계 1)를 실행하여 얻은 결과이다. 도 2B는 2단계 공정(단계 1과 단계 2)을 이용하여 얻은, 노치가 없는 프로파일의 도면이고, 이때 단계 2 공정은 앞서 언급한 바와 같이 고압 및 고부동태 레벨에서 실행된다. 13.56MHz 바이어스 주파수가 사용되었다. 단계 1의 트렌치 에칭은 WO-A-94-14187 호에 공개된 방법을 이용하여 에칭된다. 단계 2는 동일한 방식으로 스위칭될 수도 있고, 되지 않을 수도 있다. 이러한 경우에, 이는 또한 스위칭되지만, 노치를 감소시키기 위한 고압 및 고부동태화 내용에서, 대안의 공정 조건은 다음과 같을 수 있다.
단계 1
에칭 단계:
130sccm SF6(8초 사이클 온-타임), 600와트 코일 전력(13.56MHz), 8-12와트 지지대 전력(13.56MHz), 20mT 압력, 섭씨 20도 지지대 온도
부동태화 단계:
100sccm C4F8(5초 사이클 온-타임), 600와트 코일 전력(13.56MHz), 0와트 지지대 전력(13.56MHz), 17mT 압력, 섭씨 20도 지지대 온도
단계 2
에칭 단계:
100sccm SF6 + 60sccm C4F8(12초 사이클 온-타임), 600-800와트 코일 전력(13.56MHz), 12-17와트 지지대 전력(13.56MHz), 65-75mT 압력, 섭씨 20도 지지대 온도
부동태화 단계:
120sccm C4F8(5초 사이클 온-타임), 600와트 코일 전력(13.56MHz), 0와트 지지대 전력(13.56MHz), 55mT 압력, 섭씨 20도 지지대 온도
단계 2는 수미크론까지 깊이의 에칭에 적절하다. 도 3의 SEM 도면은 이보다 큰 에칭 깊이에 대해 단계 2를 이용한 결과를 도시하고, 제 2 단계의 한계를 제시한다. 일반적으로, 단계 2는 에칭 속도가 감소되는 점에서, 그리고 깊이가 증가함에 따라 그래스 형성이 에칭 종료를 이끄는 점에서 단계 1과 차이가 있다. 따라서, 단계 1은 잔류물이나 그래스 형성으로 인해 깊이 제한되지 않는 상대적으로 높은 에칭 속도를 가진다. 두 결과는 제 2 단계에서 부동태화를 향상시킨다. 이는 노치를 제거하기 위해 고압과 함께 필요하다. 따라서, 제 1 단계는 증착에 비해 에칭을 선호하는 방식으로 균형을 이루고(알짜 증착 구축이 없음), 제 2 단계는 알짜 증착 구축을 보인다. 단계 1이 공격적으로 노치를 형성함에 따라, 노치가 형성되기 전에 단계 1을 적절하게 종료하고 단계 2로 스위칭하는 것이 중요하다. 이 전이는 종료점 감지 시스템을 이용하여 감지되는 것이 일반적이고, 이는 산화물 하부층에 도달하는 순간을 감지하거나 계면에 접근할 때 잔여 실리콘 두께를 감지하도록 사용될 수 있다. 특히, 산화물 상부의 초기 실리콘 두께가 변화할 수 있을 때, 웨이퍼 간 반복성을 보장하기 위해 단계 1에서 단계 2로의 전이를 원활하게 하도록 공지 공정에서의 종료점 방법을 사용하는 것이 바람직하다.
단계 2는 과에칭 현상을 보인다. 과에칭은 산화물 제 1 영역이 기판의 일부에서 노출된 후 추가적인 에칭 시간으로 규정된다. 에칭 속도가 기판 사이에서 반경 방향으로 변화함에 따라, 일부 영역은 타 영역 이전에 계면 노출을 가질 것이다. 이는, 기판의 모든 영역으로부터 실리콘을 제거하기 위해 얼마 정도의 과에칭이 필요불가결하다는 것을 제시한다.
추가적으로, (반응성 이온 에칭의) "RIE 래그"와 "마이크로로딩"과 같이 그외 공지된 다른 효과는 기판 웨이퍼의 영역 사이와 특징부 크기와 함께 에칭 속도가 변화할 수 있고, 실리콘 노출에 대한 마스크의 비를 달리한다는 것을 의미한다. 이는 과에칭과, 과에칭 중 에칭된 프로파일을 유지하는 점에 대한 필요성을 더욱 강조한다.
한 실시예에서 본 발명은 펄스형 저주파 RF 바이어스 전원을 이용하여 이산화규소의 이온 차징을 크게 감소시킴으로서 노치를 제거한다.
공지된 공정에서, RF 바이어스는 수 MHz-40MHz 범위로 가해진다. 13.56Mhz가 일반적이다. 그러나, 이 주파수는 이온 플라즈마 주파수보다 높아서, 이온이 F 전계와 반응하지 않는다는 것이 발견되었다. 대신에, 이온들은 DC 자체 바이어스 전위에 반응한다. 작은 크기와 작은 질량으로 인해 전자는 높은 모빌리티를 가지며 RF 여기에 반응한다.
본 발명의 한 예에서, 380kHz와 187kHz의 바이어스 주파수가 사용된다. 도 4의 SEM 사진은 낮은 여기 주파수를 이용한 후 실리콘/산화물 계면에서 얻는 최상의 결과이다.
저주파만의 공정(비-펄스형 공정) 조건은 다음과 같다.
단계 1
에칭 단계:
100sccm SF6(5초 사이클 온-타임), 600와트 코일 전력(13.56MHz), 4-8와트 지지대 전력(380kHz), 20mT 압력, 섭씨 20도 지지대 온도
부동태화 단계:
130sccm C4F8(5초 사이클 온-타임), 600와트 코일 전력(13.56MHz), 0와트 지지대 전력(380kHz), 22mT 압력, 섭씨 20도 지지대 온도
단계 1의 총 공정 시간은 8분이다.
단계 2
에칭 단계:
100sccm SF6 + 60sccm C4F8(10초 사이클 온-타임), 800와트 코일 전력(13.56MHz), 6-8와트 지지대 전력(380kHz), 60-75mT 압력, 섭씨 20도 지지대 온도
부동태화 단계:
130sccm C4F8(5초 사이클 온-타임), 800와트 코일 전력(13.56MHz), 0와트 지지대 전력, 45mT 압력, 섭씨 20도 지지대 온도
도 4A는 단계 1에서 저주파 바이어스를 이용한 결과를 도시한다. 도 4B는 단계 1과 단계 2에서 저주파 바이어스를 이용한 결과를 도시한다. 도 4C는 실리콘-산화물 계면에서 트렌치 베이스의 확대도이다. 저주파에서도, 도 4B에 도시되는 노치가 없는 결과를 얻기 위해, 높은 부동태화 콘텐트로 고압 공정을 이용하는 것이 필요하다는 것이 발견되었다. 또한, 이 고압 공정/고부동태화 단계는 에칭 깊이가 약 5㎛를 초과할 때 표면 잔류물이나 "그래스"가 나타남에 따라 전체 에칭 깊이에 대해 사용될 수는 없다. 공지 기술의 높은 주파수 바이어스에 대해, 이 단계 2의 에칭 속도는 더 낮고, 추가적으로 덧붙여진 단계 2 공정은 프로파일 휨(profile bowing)을 생성한다. 그럼에도 불구하고, 발명의 저주파 바이어스 실시는 여전히 장점을 가진다. 이는 과에칭 시간의 함수로 노치 크기의 증가 속도 감소로 요약되며 도 5에 도시된다. 이 유익함은 높은 주파수의 경우에 비해 노치 크기의 제어를 더 원활하게 한다.
단계 1에서 단계 2로의 전이 시간을 결정하기 위해 종료점 감지가 여전히 필요하다. 이온 플라즈마 주파수는 아래와 같이 주어진다.
ωpi = (niZ2e2/ε0mi)1/2
이때, ni, mi는 이온 밀도 및 질량이고, Z는 이온 전하수, e는 기본 전하, ε0는 진공의 유전율이다.
에칭 단계는 SF6나 NF3와 같은 불소계 기체를 이용하여 실행되는 것이 일반적이고, 증착은 C4F8과 같은 중합체형 기체로 실행되는 것이 일반적이다. O2는 에칭 단계 중에만 추가될 수 있다. 에칭 기체가 SF6라고 가정할 경우, 앞서의 방정식은 아래의 표 1에 도시되는 바와 같이 ωpi 계산에 사용될 수 있다.
다음의 표 1은 실리콘 에칭에 사용되는 SF6 + 플라즈마에서 가능한, 한가지로 대전되는 이온의 범위의 이온 플라즈마 주파수값을 보여준다. 이 데이터는 이온 플라즈마 주파수가 5-10MHz 범위 내에 있음을 나타낸다. 그러나, 상대적으로 낮은 전자 온도와 저압 플라즈마의 경우에, 주종을 이루는 이온이 SF4 +와 SF5 +가 되는 경향이 있다. 그래서, 낮은 값의 이온 주파수가 가장 타당하다. 현재의 내역에서, pi(MHz로 표현됨)가 5MHz 이하로 나타날 것이다.
이온종 이온 플라즈마 주파수 ωpi(MHz)
SF+ 9.31
SF2 + 7.84
SF3 + 7.05
SF4 + 6.40
SF5 + 5.90
SF6 + 5.50
표 1: SF 6 플라즈마 방전에서 한가지로 방전된 이온의 ω pi
이온 플라즈마 주파수 이하의 주파수에 있는 RF 전계에 이온이 증가하면서 응답함에 따라 이온 대전은 감소할 것이다. 따라서, 4MHz 미만의 바이어스 주파수 값의 경우에, RF 전계에 대한 이온 응답은 실리콘 표면의 이온 차징 결과를 감소시킬 것이다. 이는 RF 사이클 일부에서, 양극으로 작용하는 지지대를 향해 이온이 가속되지 않아서, 전자가 양전하 축적을 부분적으로 중성화시킬 수 있다.
저주파 바이어스의 펄스 변조 결과가 도 5에 도시되고, 그 SEM 사진이 도 6A와 6B에 도시된다. 이 데이터는 380kHz 바이어스 주파수, 2.5-5ms의 펄스폭, 50% 미만의 듀티 사이클을 이용하여 노치 크기가 크게 감소하는 것을 보여준다(모든 경우에 변부당 150nm 미만). SEM 사진과 그래프는 과에칭 시간의 함수로 노치 크기 증가 속도가 크게 감소하는 것을 또한 보여준다. 이 노치 감소는 저압에서 부동태화 증가없이 달성되고, 이는 공정에서 추가 단계가 더 이상 필요하지 않음을 나타낸다. 또한, SEM 사진은 상당한 과에칭 이후에조차, 실리콘에 노치를 형성하지 않으면서 고속으로 에칭을 실시하는 단일 단계의 결과를 보여준다. 이는 단계 2가 불필요함에 따라 종료점 감지 역시 불필요하다는 것을 또한 의미한다.
100㎲-5ms의 펄스폭과 30-100%의 듀티 사이클 범위에서 실험이 실행되었다. 이 결과는 노치가 2.5 ms 미만의 펄스폭과 50% 미만의 듀티 사이클에서, 다시 말하자면 2.5ms 이상의 펄스 오프 시간에서 노치가 대단히 성공적으로 제거됨을 제시한다.
도 7은 2.5ms와 5ms의 두가지 바이어스 펄스폭에 대해 듀티 사이클의 함수로 노치 크기를 도시한다. 이 데이터는 3㎛의 5:1 애스펙트비 트렌치에 대한 것이다. 펄스폭을 증가시킬 경우, 노치 제거를 위해 듀티 사이클이 낮아야 한다. 차징 모델과 함께, 이는 펄스폭이 크면 표면 전하를 증가시키고, 이는 표면 전하 감소를 위해 오프 주기가 길어야 함을 말한다.
노치 감소 및 전하 손상 감소에 추가하여 펄스형 RF 바이어스는, 소재/웨이퍼에 높은 수준의 이온 충격을 가하는 것이 어떤 해로운 효과를 보일 때, 추가적인 장점을 가진다. 마스크나 하부 물질에 높은 선택도를 보이고, RIE 래그 효과가 크게 감소하는 것과 같은 여러 장점이 존재한다.
실리콘(단결정 또는 다결정)을 에칭할 때, 마스크 물질은 포토레지스트거나 이산화규소이고, 하부층 역시 산화물이 일반적이다. 이 두 물질은 이온 에너지와 밀도에 좌우되는 플라즈마 에칭 속도를 가진다. 이온 충돌의 역할은 산화물이나 상호연결된 폴리머형 포토레지스트 물질의 물리적, 화학적 결합을 파괴하는 것이다. 이온 에너지가 한계값미만일 때(일반적으로 수십 eV, 20 eV 미만), 이들 물질에 대하여 보다 낮은 에칭 속도를 얻을 수 있다. 물질의 결합이 파괴되지 않을 경우, 물질은 화학적 결합을 진행시켜서 더 강해진다. 추가적으로, 이온이 표면에 충돌할 때 사이클의 일부 중에만 산화가 크게 발생할 것이기 때문에, 이온 에너지가 한계값 이상일 때, 이온을 펄스화함으로서 산화 속도가 감소된다. 일반적으로, 듀티 사이클이 짧을수록, 이 물질들에 대한 에칭 선택도가 높아진다. 도 8은 튜티 사이클이 감소함에 따라 실리콘과 포토레지스트 사이의 에칭시 에칭 선택도가 증가함을 보여준다. 유사한 결과를 산화물의 경우에도 얻을 수 있다. 결론적으로, 이는 저주파 펄스형 바이어스가 노치를 감소시키거나 제거하면서 마스크 및 하부층의 선택도까지 높인다는 것을 의미한다. 여기서의 펄스화는 교차적인 에칭/부동태화 주기 공정에서 전원의 "온" 부분 중 RF (바이어스) 전원의 온-오프 반복 스위칭 펄싱을 의미한다.
RIE 래그(애스펙트비에 의존한 에칭, 또는 ARDE로도 명명됨)는 서로 다른 구멍 크기나 임계 치수를 가지는 특징부에 대해 관측된 에칭 깊이의 변화를 규정한다. RIE 래그는 애스펙트비가 증가함에 따라 트렌치 베이스나 에칭 전면에 도달하고 이를 떠날 때 반응성 프리커서와 산물의 어려움을 증가시킴으로서 유발된다. 알짜 효과는 높은 애스펙트비의 특징부가 낮은 애스펙트비의 특징부에 비해 저속으로 에칭된다는 것이다. 본 발명은 RIE 래그의 감소나 제거를 제공할 수 있다. 듀티 사이클이 감소함에 따라, 실리콘의 에칭 속도는 감소하는 것으로 관측된다. 도 9에서는 2.5 ms의 펄스폭과 3-50㎛의 트렌치 폭에 대한 데이터를 제시한다. 그러나, 에칭 속도가 모든 애스펙트비에 대해 동일하게 감소되지는 않는다. 게다가, 2.5ms 펄스폭에 대한 40% 듀티 사이클의 경우에, 모든 특징부는 동일한 속도로 에칭되어, RIE 래그나 ARDE를 생성하지 않는다. 그 이유는 주기적 에칭 및 부동태화 공정의 세부사항 이해를 필요로한다. 부동태화 단계에서, 플라즈마에 노출되는 모든 표면에 보호 폴리머가 증착된다. 그러나, 포장(또는 보호) 단계와 트렌치의 베이스에서의 증착 두께는 애스펙트비에 따라 좌우된다. 애스펙트비가 증가함에 따라, 부동태화는 트렌치의 베이스에서 감소된다는 것을 전송 제한 사항이 보장한다. 다시 말해서, 좁은 트렌치에 비해 넓은 트렌치에서 증착이 더 진행된다. 이는, 실리콘 에칭이 일어나기 전에 넓은 트렌치에서 부동태화가 더 많이 제거되어야함을 의미한다. 그래서, 넓은 특징부에서의 에칭 속도가 실제로 높음에도, 에칭 및 부동태화의 알짜 효과는 좁은 특징부와 넓은 특징부의 에칭 속도를 균일하게 하는 것이다. 이 RIE 래그 보상 효과는 동일한 효과를 얻기 위해 에칭 및 증착 조건의 현명한 균형을 이루는 여러 방법에 의해 달성된다. 펄스형 Rf 바이어스는 이 효과를 또한 보여준다. 도 9는 3-50㎛ 범위의 트렌치폭에 대해 2.5ms 펄스폭에서 듀티 사이클의 함수로 에칭 속도를 도시한다. 듀티 사이클이 감소함에 따라 에칭 속도도 감소한다. RIE 래그나 ARDE를 전혀 유발하지 않는 속도인 40%에 이를 때까지 에칭의 감소 속도는 듀티 사이클이 감소함에 따라 트렌치 폭과 함께 감소한다.
RIE 래그 감소 및 제거 방법은 앞서 논의된 바 있다. 가장 중요한 단계는 좁은 트렌치에 대해 넓은 트렌치의 증착비를 증가시키는 것이다. 일반적으로, 증착비는 1보다 크고, 공개되는 방법은 이 비를 더욱 증가시킨다. 펄스형 바이어스 실행은 이를 달성하기 위해 사용된다. 매개변수 램핑을 포함하여 동일한 효과 및 동일한 결과를 달성하기 위해 그외 다른 수단을 이용하는 것이 또한 가능하다.
도 20a는 40㎛ 깊이까지 에칭된 2-5㎛ 트렌치 사이의 RIE 래그를 도시한다. 도 20b는 좁은 트렌치에 대해 넓은 트렌치에서 증착비를 증가시키는 방법을 이용하여 RIE 래그를 제거하는 방법을 보여준다. 도 20c는 이 비를 추가적으로 증가시킴으로서 얻어지는 역의 RIE 래그를 보여준다. 이는 매개변수 램핑(EP-A-0822582나 EP-A-0822584 호 참조)을 이용하여 달성되었다. 아래의 표는 이를 달성하기 위한 공정 조건(램핑형)을 제시한다.
표: RIE 래그 제어에 사용되는 기법의 예
도 21은 저주파 펄스 바이어스를 이용하여 얻은 결과를 도시한다. 도 21a-d는 2-5ms 펄스폭에 대해 70%에서 40%까지 듀티 사이클이 감소함에 따른 RIE 래그 감소를 도시한다. 에칭된 트렌치 프로파일에도 수정이 가해짐을 주목하여야 한다.
웨이퍼의 이온 충돌은 측벽의 부동태화에도 영향을 미친다. 이는 에칭된 트렌치의 측벽 각도를 제어함에 있어서 중요한 역할을 한다. 일반적으로, 부동태화를 증가시키거나 부동태화 제거 속도를 감소시키는 것은 트렌치의 각도를 감소시키고, 이때 90도 미만의 각도는 양의 가늘어지는 트렌치를 나타내고, 90도를 넘는 각도는 재진입형 가늘어지는 트렌치를 나타낸다. 프로파일에서 (2.5ms 펄스의) 듀티 사이클을 감소시키는 효과는 3-50㎛ 트렌치 폭에 대해 도 10에서 도시된다. 이는 RF 바이어스 펄스화가 트렌치 측벽을 정확하게 제어하는 데 효과적으로 사용될 수 있음을 보여준다. 5ms의 펄스폭 경우에도 매우 유사한 결과가 측정되었다. 이는 듀티 사이클 감소가 트렌치 측벽으로부터 이온에 의한 부동태화 제거를 효과적으로 감소시킴을 의미한다.
도 11은 지지대에 공급되는 RF 전계를 펄스화하는 회로를 도시한다.
이 장치는 웨이퍼/소재(10) 아래에 위치하는 지지대(9)를 가지는 챔버(8)를 포함한다. 챔버(8)는 ICP 코일(12)로 둘러싸이는 유전체 윈도(11)를 또한 포함한다. 기체가 유입구(13)를 통해 챔버(8) 내로 공급될 수 있고, 이 기체는 유출구(14)를 통해 배출될 수 있다. 도시되는 실시예에서, ICP 코일(12)은 정합 유닛(15)에 연결되고, 정합 유닛(15)은 CW RF 전원(16)에 연결된다. 지지대(9)는 정합 유닛(17)에 연결되고, 정합 유닛(17)은 RF 전원(18)에, RF 전원(18)은 펄스 발생기(19)에 연결된다.
지지대에 가해지는 펄스형 DC 전위는 소재가 충분히 전도성일 경우, 또는 대부분의 물질이 전도성이지만 구조 내에 얇은 절연층이 존재하는 형태를 취할 경우, 지지대에 가해지는 펄스형 RF 전계 대신에 지지대에 가해지는 펄스형 DC 전위가 사용될 수 있다.
도 12에 도시되는 회로는 두 값 사이에서 지지대에 가해지는 DC 전위를 펄스화시키는 것을 도시한다. 일반적으로 플라즈마 공정 장치에서, 전위는 다음과 같다.
a) 소재의 표면을 향해 양이온을 가속시키도록 플라즈마 전위에 대해 충분히 음성이어서, 좁은 각분포를 보이고 물질 에칭을 위해 적절한 에너지를 부여하며,
b) 이온이 가속되는 쉬스(sheath)를 상대적으로 낮은 에너지로 형성하기 위해 플라즈마 전위에 대해 약간 음성이다. 그래서 그 각분포가 크고, 음전하 소거에 중요한 역할을 할 수 있다.
보다 음성인 바이어스 수준의 경우에 "온-시간"과, 지지대가 DC 전위로 바이어스될 경우의 상대적 시간 길이는 지지대의 펄스형 RF 바이어스에 대해 선택될 수 있다. 작은 음전위는 펄스형 RF 바이어스에 대해 오프 구간 중 도달하는 부동 전위에 가깝게 선택될 수 있지만, 도 12에 도시되는 회로는 전위의 다른 선택을 가능하게 하여, 이온 에너지와 각분포도 그외 다른 선택을 할 수 있게 한다.
일부 상황에서, 방전 메카니즘에서 도움을 주도록, 그리고 양이온에 척력을 작용시키고자 전자와 음이온을 소재까지 가속시키기 위하여, 펄스 주기의 작은 음전위 부분 대신에, 양전위가 사용될 수 있다. 소재를 향한 전자의 가속으로 인해, 방전 기능 실행에 필요한 시간이 감소할 수 있고, 그래서 펄스형 사이클의 에칭 부분을 증가하게 하고, 높은 전체 에칭 속도를 유발한다.
도 12에서, 도 11의 도면부호는 동일한 부품을 언급한다. 도 12에서 다른 점은, 지지대(9)에 연결되는 DC 전력 증폭기(20) 뿐이다. 펄스 발생기(21)가 증폭기(20)에 연결된다.
도 12에 도시되는 회로에 대한 대안의 회로는 보다 음의 바이어스 전위를 제공하기 위해 DC 전원을 사용할 수 있다. 이때 적절한 전자 스위치가 DC 전원과 지지대 사이에 연결된다. 스위치는 펄스 발생기에 의해 제어되고, 개/폐 상태 사이에서 스위칭되거나, 제 2 DC 전원에 의해 교대로 바이어스가 제공되게 하도록 변화를 일으킨다.
바이어스 옵션의 세부사항은 도 13에 도시된다.
지지대에 펄스형 DC 전위를 가하는 것은 전도성이나 반도성 소재를 처리할 때 장점을 가진다. 이 기술은 얇은 절연층을 포함하는 소재에 대해서도 사용될 수 있다. 그래서, 전위 펄싱의 반복 속도 수준의 RC 시간 상수를 만들만큼 이 층의 커패시턴스가 충분히 크다.
한 예로, 웨이퍼는 1㎛ 두께의 얇은 이산화규소층을 가지는 실리콘으로 이루어진다. 이 층 위에는 더 두꺼운 실리콘층이 존재한다.
평행판 커패시터: C = ε0εrA/d
이때, A는 플레이트 면적, d는 평행판간의 간격, ε0는 자유공간의 유전율, εr은 상대적 유전율이다.
150mm 웨이퍼의 경우에, A=0.0177m2, d=1x10-6m, ε0=8.854x10-12 F/m, εr=4이므로, C = 6.3 x 10-7F이다.
대략 10Ω의 플라즈마 저항에 대해, RC 시간 상수는 6x10-6초이다.
플라즈마에 노출된 표면의 전위가 공급 전위를 따라 합리적인 값에 도달하는 것을 보장하기 위해, 펄스 길이는 대략 10㎲일 필요가 있다. 더 얇은 절연층과 더 높은 커패시턴스를 가지는 경우에, 펄스 길이는 증가할 것이다.
본 발명은 플라즈마 에칭 중 구축될 수 있는 표면 전하의 감소 방법에 관한 것이다. 이와 같이, 글래스, 쿼츠, 샤파이어, 산화지르코늄, 등등과 같이 전기적으로 절연체인 기판을 에칭할 때 전하 구축이 해로운 효과를 미칠 수 잇는 경우에도 본 발명을 적용할 수 있다. 플라즈마 방전에서 이 물질들을 에칭할 때, "피팅(pitting)" 손상이나 부식(도 15) 및 프로파일 이방성의 손실(도 16)과 같은 유해한 효과가 표면 차징의 결과로 발생할 수 있다. 이 표면 전하를 직접적으로 감소시키기 위해 RF 바이어스를 펄스화하는 것은 상기 두 유해한 효과를 감소시킴으로서 에칭 결과를 향상시킨다. 도 17은 12ms의 펄스오프 폭과 50%의 듀티 사이클을 가지는 저주파 RF 바이어스를 이용하여 프로파일 이방성이 여전히 유지되는, 깊은 쿼츠 에칭에 대해 이를 보여준다.
공정 조건
매개변수 도 15 도 16 도 17
기체1 흐름 속도(sccm) C3F8 : 30 C3F8 : 40 C3F8 : 40
기체2 흐름 속도(sccm) O2 : 10 O2 : 10
압력(mTorr) 3 4 4
RF 코일 전력(W)(13.56MHz) 600 800 800
RF 바이어스 전력(W)(13.56MHz) 250 150 -
지지대 온도(섭씨) 20 20 20
공정 시간(분) 45 20 45
RF 바이어스 전력(W)(380kHz펄스) 50% 듀티 사이클에서 12ms에 대해 150
평행 측벽과 함께 트렌치 에칭을 달성하기 위해, 표면에 수직인 기판에 이온이 충돌하는 것이 중요하다. 기판위 모든 위치에서 이 방식으로 충돌하기 위해, 이온은 기판 표면에 평행하지 않은 전기장을 통해 가속되어야 한다.
일반 작동 조건 하 유도적으로 연결된 플라즈마 기구에서, 기판을 지지하는 전극은 RF 전원에 의해 구동된다. 음의 바이어스가 기판에서 발전되고, 이온은 플라즈마로부터 기판표면에 공간 전하 쉬스(sheath) 사이에서 가속된다. 이상적인 상황에서 전위는 기판 표면의 모든 점에서 동일할 것이다. 그러나, 실제 상황에서는 전위에 변화가 있을 것이고, 따라서 기판 표면 사이에 전기장 성분이 설정될 것이다. 기판 표면에 평행한 전기장의 성분은 기판표면에 수직이지 않은 이온 궤도를 유발한다.
트렌치 에칭에 연루된 이온이 기판 표면에 평행한 전기장 성분에 의해 편향될 때, 이온들을 트렌치의 측벽에 충돌할 수 있다. 이는 직접적으로 또는 간접적으로 측벽의 국부 에칭을 이끌고, 그래서 프로파일 비대칭성을 가지는 "부리 효과"를 생성한다. 이는 도 18에 도시된다. EP-A-0822582와 EP-A-0822584에 공개되는 바와 같이 선택적 에칭/증착 단계에 대해 낮은 RF 바이어스 전력 레벨은 이 효과를 보다 악화시킨다.
RF 구동 전극의 구축은 RF 구동 및 접지 성분 사이에 전기적 절연을 제공하고 진공 일체화 측면에서 어떤 평형을 만족시켜야 한다. 실제 전극의 경우에, RF 전력의 연결은 전극의 중심을 향할 수 있고, 절연체를 사이에 둔 구동 및 접지 성분과 함께 한 클램핑 처리는 변부를 향할 수 있다. 이 배열은 구축의 실용성 측면을 가지지만, 전극 장치의 변부에서 구동 지지대로부터 접지 성분까지 RF 전력이 충전적으로 연결될 수 있다는 단점을 가진다. 중심 근처에서 전극에 RF 전력을 공급하는 것, 그리고 변부 근처에서 이 전력 일부를 접지부에 충전적으로 연결하는 것은 전극의 변부와 중심 사이에 전위차를 유발한다. 보다 세밀하게 말하면, 이는 RF 전력이 공급되는 지점과 전극 조립체의 접지 성분간의 상대적 임피던스에 의해 결정되는 전극의 특정 위치에서의 전위를 가지는 전위 디바이더로 상기 배열이 작동하기 때문이다. 전극의 변부에서 RF 구동 성분 및 접지 성분 사이의 커패시턴스는 기하학적 수정을 통해 어느정도 감소될 수 있지만, 실제적인 한계가 존재한다. 전극 변부를 향해 RF 전력을 단순히 가하는 것은 이 문제를 감소시킬 수 있지만, 이는 적절한 해법이 아니다. 특히 RF 전력이 고주파(13.56MHz 이상)일 때 적절하지 않다. RF 주파수가 감소함에 따라, 구동 성분 및 접지 성분 간의 전극 변부에서 충전적 연결의 정도는 감소한다. 이는, 이 커패시턴스로 인한 리액턴스가 1/(ωC)로 변화하기 때문이다. 이때, ω는 각주파수(ω=2f)이고, C는 커패시턴스이다. 주파수가 감소함에 따라, 전극 변부 근처에서 RF 구동 성분 및 접지 성분간의 리액턴스는 증가하고, 따라서 앞서 언급한 전위 디바이더 효과로 인해, 전극간의 전위 변화가 감소할 것이다.
전극 간의 전위 변화는 전계 방향으로 이온을 편향시키는 전기장을 생성한다. 에칭된 트렌치가 두 측벽에서 약간 비대칭으로 "부리 효과"를 보이는 것이 관측되기 때문에, 앞서 언급한 전극간의 전위차는 이 결과에 대해 완전히 책임질 수는 없다. "부리 효과"의 일부는 레지스트나 마스크층의 변부를 대전시키는 또다른 요인에 기인한다고 믿어진다. 이 층은 일반적으로 절연체이거나 이 층 아래에 실리콘보다 덜 전도성인 물질이다. 따라서 국부 대전을 유지할 수 있다. 이 내용에서, 트렌치 하부층에서 절연층의 노치 내용에서와 같이, 실리콘 위 마스크나 레지스터의 변부는 전자의 국부 집중에 의해 음으로 대전된다. 이에 대한 주장은 기판 표면을 향해, 그리고 트렌치 내로 더 큰 방향성을 가지는 이온의 측면에서, 앞서 언급한 바와 같다. 이때 전자는 보다 등방성이다. 레지스트/마스크의 변부에서 국부 음전하는 트렌치 측벽을 향해, 그리고 트렌치 측벽 내로 양이온 편향을 일으킬 것이다. 이온들은 "부리 효과"를 이끄는 실리콘을 직접 제거하거나, EP-A-0822582호와 EP-A-0822584 호의 공정에 비해, 부동태층을 국부적으로 제거할 수 있어서, 실리콘의 국부 화학적 에칭을 가능하게 한다. 트렌치 하부의 절연층에서의 노치 형성 문제에 대해 언급한 동일한 이유로, RF 바이어스에 대한 감소된 주파수의 선택은 이온을 더 큰 에너지 분포와 방향을 가지게 하며, 이들 중 일부는 레지스트/마스크의 변부와 충돌하여, 음전하를 부분적으로 소거한다. 레지스트/마스크의 변부에서의 음전하 감소는 "부리 효과"의 감소를 이끈다. 트렌치 하부의 절연층에서 노치 형성에 대해 앞서 언급한 것과 같은 이유로, "부리 효과"를 더욱 감소시키기 위해 바이어스 전원의 펄스화가 기대된다.
높은 에칭 속도를 얻기 위해 플라즈마 밀도가 증가함에 따라 "부리 효과"는 더욱 커진다. 이로 인해, 저주파에서 전극의 바이어싱과 이 전원의 펄스화는 고밀도 플라즈마에서 "부리 효과" 감소를 얻기 위해 필요하다고 기대된다. 도 18은 30㎛ 폭 트렌치에 대한 "부리 효과"를 도시한다. "부리 효과"는 트렌치 집적의 가까움과 트렌치 폭의 함수라고 관측된다. 모든 트렌치 구조에서 "부리 효과"를 감소시키거나 제거하기 위해, 저주파 바이어스나 RF 전원의 펄스화가 혼자만으로 충분할 것같지는 않고, 둘 모두가 필요할 것이다.
앞서 언급한 바와 같이, 다음의 두개의 요소가 "부리 효과"에 공헌한다. 1) 전극 간의 전위차, 2) 레지스트/마스크의 국부적 음으로의 대전. 전극 바이어스를 제공하고자 RF 전력의 주파수를 감소시키는 것은 이 두 요소를 감소시킨다. 그 결과는 아래의 표에 도시되고, 이 표는 13.56MHz와 380kHz의 RF 주파수에서 실행된 실험 결과의 요약표이다. 13.56MHz의 RF 주파수에 대해 취해진 도 18의 SEM 사진과 이 표로부터, 그리고 380kHz에서 도 19의 SEM 사진과 이 표로부터, "부리 효과" 및 그 비대칭성의 정도가 낮은 주파수 작동으로의 이동에 의해 크게 감소됨을 알 수 있다.
공정 조건: ICP 전력 2500W 에칭 단계, 1500W 증착 단계
구동 장치 잔여 마스크(㎛) 웨이퍼<=변부"부리" 좌측, 우측(㎛) 웨이퍼 중심"부리"좌측,우측(㎛) 실리콘 에칭속도(㎛/분)
표준 13.56MHz장치(12W) 1.5-2.0 3, 2.2 1, 1.61 3
12W, 380kHzRF 주파수 2.16, 2.6 0.6, 0.5 0.1, 0.2 3.17
에칭전 2.7㎛ 포토레지스트 마스크 두께

Claims (24)

  1. 챔버내 기판의 특징부를 에칭하는 방법으로서, 이 때, 상기 기판은 절연 하부층을 포함하며, 이 방법은,
    - 플라즈마를 이용한 에칭과 플라즈마를 이용한 부동태층 증착을 교대로 실시하는
    단계를 포함하며, 이때, 상기 절연 하부층과의 인터페이스에서 전하 손상 또는 기판의 국부적 에칭을 감소하거나 또는 제거하도록, 이온 플라즈마 주파수 이하의 바이어스 주파수가 기판에 공급되는 것을 특징으로 하는 챔버내 기판의 특징부 에칭 방법.
  2. 제 1 항에 있어서, 상기 바이어스 주파수가 상기 에칭 단계 동안 반복적으로 펄스되는 것을 특징으로 하는 챔버내 기판의 특징부 에칭 방법.
  3. 챔버내 기판의 특징부를 에칭하는 방법으로서, 상기 방법은,
    - 플라즈마를 이용한 에칭과 플라즈마를 이용한 부동태층 증착을 교대로 실시하는
    단계를 포함하며, 이때, 상기 기판에 바이어스 주파수가 가해지고, 상기 바이어스 주파수는 상기 에칭 단계 동안 반복적으로 펄스되는 것을 특징으로 하는 챔버내 기판의 특징부 에칭 방법.
  4. 플라즈마를 이용하여 챔버내 기판의 특징부를 에칭하는 방법으로서, 상기 방법은,
    - 기판에 바이어스 주파수를 공급하는
    단계를 포함하고, 이때, 상기 바이어스 주파수는 이온 플라즈마 주파수 이하이며, 상기 바이어스 주파수는 상기 에칭 단계 동안 반복적으로 펄스되는 것을 특징으로 하는 챔버내 기판의 특징부 에칭 방법.
  5. 제 1 항, 3 항, 또는 4 항 중 어느 한 항에 있어서, 상기 바이어스 주파수가 RF나 DC 바이어스 전원에 의해 생성되는 것을 특징으로 하는 챔버내 기판의 특징부 에칭 방법.
  6. 제 1 항, 3 항, 또는 4 항 중 어느 한 항에 있어서, 상기 기판이 반도체인 것을 특징으로 하는 챔버내 기판의 특징부 에칭 방법.
  7. 제 3 항, 또는 4 항 중 어느 한 항에 있어서, 상기 기판이 절연 하부층을 포함하는 것을 특징으로 하는 챔버내 기판의 특징부 에칭 방법.
  8. 제 1 항, 3 항, 또는 4 항 중 어느 한 항에 있어서, 상기 기판이 그 상부면에 마스크층을 포함하는 것을 특징으로 하는 챔버내 기판의 특징부 에칭 방법.
  9. 제 8 항에 있어서, 상기 마스크층이 절연체인 것을 특징으로 하는 챔버내 기판의 특징부 에칭 방법.
  10. 제 1 항, 3 항, 또는 4 항 중 어느 한 항에 있어서, 상기 바이어스 주파수가 4MHz 이하인 것을 특징으로 하는 챔버내 기판의 특징부 에칭 방법.
  11. 제 10 항에 있어서, 상기 바이어스 주파수가 50kHz-380kHz 사이의 범위에 있는 것을 특징으로 하는 챔버내 기판의 특징부 에칭 방법.
  12. 제 1 항, 3 항, 또는 4 항 중 어느 한 항에 있어서, 상기 방법은,
    - 에칭 단계, 또는 번갈아 일어나는 에칭 및 증착 단계보다 고압에서 실행되는 에칭 및 부동태화 단계
    를 추가로 포함하는 것을 특징으로 하는 챔버내 기판의 특징부 에칭 방법.
  13. 제 12 항에 있어서, 고압에서 실행되는 에칭 및 부동태화 단계는 상기 절연 하부층에 가까워질 때 시작되는 것을 특징으로 하는 챔버내 기판의 특징부 에칭 방법.
  14. 제 12 항에 있어서, 상기 방법은,
    - 에칭 단계 또는 번갈아 일어나는 에칭 및 증착 단계(단계 1)로부터 추가적인 에칭 및 부동태화 단계로 스위칭될 시기를 결정하기 위해 종료점 감지 단계
    를 추가로 포함하는 것을 특징으로 하는 챔버내 기판의 특징부 에칭 방법.
  15. 제 2 항, 3 항, 또는 4 항 중 어느 한 항에 있어서, 펄스-오프 시간이 100 마이크로초보다 큰 것을 특징으로 하는 챔버내 기판의 특징부 에칭 방법.
  16. 제 2 항, 3 항, 또는 4 항 중 어느 한 항에 있어서, 시간의 10%-90% 사이에서 펄스 오프 시간이 적용되는 것을 특징으로 하는 챔버내 기판의 특징부 에칭 방법.
  17. 제 1 항, 3 항, 또는 4 항 중 어느 한 항에 있어서, 좁은 트렌치에 대해 넓은 트렌치의 증착비가 RIE 래그 감소나 제거를 위해 증가되는 것을 특징으로 하는 챔버내 기판의 특징부 에칭 방법.
  18. 제 17 항에 있어서, 펄스형 이온이 사용되는 것을 특징으로 하는 챔버내 기판의 특징부 에칭 방법.
  19. 제 1 항, 3 항, 또는 4 항 중 어느 한 항에 있어서, 상기 방법은,
    - 기판이 위치하는 볼륨으로부터, 플라즈마가 형성되는 챔버의 볼륨을 부분적으로 또는 완전히 나누기 위한 자기 필터를 제공하는
    단계를 추가로 포함하는 것을 특징으로 하는 챔버내 기판의 특징부 에칭 방법.
  20. 삭제
  21. 제 1 항, 3 항, 또는 4 항 중 어느 한 항에 따른 챔버내 기판의 특징부 에칭 방법을 이용하여 챔버 내 기판의 특징부를 에칭하는 장치.
  22. 삭제
  23. 삭제
  24. 삭제
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