JP5308080B2 - シリコン構造体の製造方法及びその製造装置並びにその製造プログラム - Google Patents

シリコン構造体の製造方法及びその製造装置並びにその製造プログラム Download PDF

Info

Publication number
JP5308080B2
JP5308080B2 JP2008158869A JP2008158869A JP5308080B2 JP 5308080 B2 JP5308080 B2 JP 5308080B2 JP 2008158869 A JP2008158869 A JP 2008158869A JP 2008158869 A JP2008158869 A JP 2008158869A JP 5308080 B2 JP5308080 B2 JP 5308080B2
Authority
JP
Japan
Prior art keywords
etching
silicon
rate
speed
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2008158869A
Other languages
English (en)
Other versions
JP2010003725A (ja
Inventor
善幸 野沢
孝 山本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SPP Technologies Co Ltd
Original Assignee
SPP Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SPP Technologies Co Ltd filed Critical SPP Technologies Co Ltd
Priority to JP2008158869A priority Critical patent/JP5308080B2/ja
Priority to PCT/JP2009/057171 priority patent/WO2009154034A1/ja
Priority to US12/997,942 priority patent/US8546265B2/en
Priority to TW098113302A priority patent/TWI520209B/zh
Publication of JP2010003725A publication Critical patent/JP2010003725A/ja
Application granted granted Critical
Publication of JP5308080B2 publication Critical patent/JP5308080B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00436—Shaping materials, i.e. techniques for structuring the substrate or the layers on the substrate
    • B81C1/00555—Achieving a desired geometry, i.e. controlling etch rates, anisotropy or selectivity
    • B81C1/00619—Forming high aspect ratio structures having deep steep walls
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00436—Shaping materials, i.e. techniques for structuring the substrate or the layers on the substrate
    • B81C1/00555—Achieving a desired geometry, i.e. controlling etch rates, anisotropy or selectivity
    • B81C1/00626—Processes for achieving a desired geometry not provided for in groups B81C1/00563 - B81C1/00619
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H01L21/30655—Plasma etching; Reactive-ion etching comprising alternated and repeated etching and passivation steps, e.g. Bosch process
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2203/00—Basic microelectromechanical structures
    • B81B2203/03—Static structures
    • B81B2203/0323—Grooves
    • B81B2203/033—Trenches
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00436—Shaping materials, i.e. techniques for structuring the substrate or the layers on the substrate
    • B81C1/00523—Etching material
    • B81C1/00531—Dry etching
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00—Manufacture or treatment of microstructural devices or systems
    • B81C2201/01—Manufacture or treatment of microstructural devices or systems in or on a substrate
    • B81C2201/0101—Shaping material; Structuring the bulk substrate or layers on the substrate; Film patterning
    • B81C2201/0128—Processes for removing material
    • B81C2201/013—Etching
    • B81C2201/0132—Dry etching, i.e. plasma etching, barrel etching, reactive ion etching [RIE], sputter etching or ion milling
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00—Manufacture or treatment of microstructural devices or systems
    • B81C2201/01—Manufacture or treatment of microstructural devices or systems in or on a substrate
    • B81C2201/0101—Shaping material; Structuring the bulk substrate or layers on the substrate; Film patterning
    • B81C2201/0128—Processes for removing material
    • B81C2201/013—Etching
    • B81C2201/0135—Controlling etch progression
    • B81C2201/014—Controlling etch progression by depositing an etch stop layer, e.g. silicon nitride, silicon oxide, metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Plasma & Fusion (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Drying Of Semiconductors (AREA)
  • Micromachines (AREA)

Description

本発明は、シリコン構造体の製造方法及びその製造装置並びにその製造プログラムに関するものである。
シリコンを用いたＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）デバイスが適用される技術分野は日進月歩で拡大しており、近年では、その技術がマイクロタービンやセンサーのみならず情報通信分野や医療分野へも適用されている。このＭＥＭＳ技術を支える主要な要素技術の一つがシリコンの異方性ドライエッチングであり、この要素技術の発展がＭＥＭＳ技術の発展を支えているといえる。ここ数年来、シリコンの異方性ドライエッチングの技術は飛躍的に進歩したが、高アスペクト比の開口の形成に対する要求は依然として衰えを知らない。最近では、トレンチやホールを形成する際に、アスペクト比とともに側壁の形状に代表されるエッチング形状に対する要求が厳しい。特に、エッチングストップ層を有する基板（例えば、ＳＯＩ基板）におけるシリコン構造体を形成する際には、高い垂直性とともに、良好な側壁形状、換言すれば、側壁の異状な形状の解消という要求を満足させることが非常に困難となる。
従来、エッチングストップ層を有するシリコン基板に対して高い垂直性と良好な側壁形状の開口を有するトレンチやホールを形成するための一つの手段として、シリコン基板への電力印加の際に２つの周波数を用いてエッチングを行う方法が本願出願人等によって開示されている（特許文献１及び特許文献２）。しかしながら、前述の方法は、エッチングストップ層とシリコン層との界面付近の「ノッチ」と呼ばれる異状な形状を解消するためのものであり、基板への印加電力の周波数の変化による「ノッチ」以外の側壁形状への影響が十分に考慮されていなかった。
特開２００６−１４８１５６号公報 特開２００２−１５８２１４号公報
従来、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板に代表されるエッチングストップ層を有するシリコン基板におけるシリコン層の異方性エッチングに際しては、そのエッチングストップ層（例えば、下地のシリコン酸化膜層）とシリコン層との界面付近の側壁形状の改善、すなわち、ノッチの低減が中心的な技術的課題であった。その結果、上述の周波数変化に伴う側壁形状の影響、具体的には、下地層とシリコン層との界面付近よりもエッチング深さの浅い位置での側壁形状の不均一性は、最終的に製造されるデバイス（例えば、振動ジャイロセンサー）の特性に対して支配的ではなかったため十分に考慮されていなかった。しかし、近年、例えば、振動ジャイロセンサーに対する非常に高い検知性能が要求されるようになると、前述の側壁形状の異状が振動体の重量変化を生じさせるため、ジャイロセンサーの特性の向上を妨げる要因となり得ることが分かった。図６Ａ及び図６Ｂは、この側壁の異状形状が発生しているシリコン構造体の一例の断面ＳＥＭ写真である。
このノッチとは異なる側壁の異状形状の問題は、例えば、異方性エッチングプロセスが進んだ結果、トレンチ又はホールの一部がエッチングストップ層に到達した後に発生する。例えば、シリコン表面上に複数の異なる広さの開口部を有するエッチングマスク（例えば、レジストマスク）が形成されている場合、エッチング対象となる場所（開口）の広さによってエッチング速度が変わる、いわゆるマイクロローディング現象が生じる。このとき、あるエッチングされたトレンチやホールがエッチングストップ層に到達すると、それまでシリコンのエッチングのために消費されていたプラズマ中のラジカル等が消費されなくなるため、プラズマの状態が変化する。そうすると、エッチングプロセス室内への導入ガスの種類や量の条件を一定に保っていても、前述のプラズマ状態の変化が生じるために、その変化の前後で、未だエッチングストップ層に到達していないトレンチやホールの側壁形状が異なることになる。従って、１つのエッチング対象内で多数のエッチング速度の違いが生じる場合は、最もエッチング速度の速い場所が最初にエッチングストップ層に到達した後、エッチング速度の異なる場所が次々にエッチングストップ層に到達する結果、継続的にプラズマ状態が変化することになる。
さらに興味深いことに、上述の問題は、仮に、基板表面上に複数の単一形状の開口部を有するエッチングマスクが形成されている場合であっても生じうる。具体的には、エッチング装置の特性、例えば、シリコン基板の冷却の面内不均一性によって、エッチング速度のバラつきが発生し、その結果、エッチングストップ層への到達時点がエッチングされる基板表面位置によって異なるためである。
上述の通り、エッチングストップ層を有するシリコン基板のエッチングにおいて、エッチングされたトレンチやホールの到達時点をその基板の全面において一致させることは極めて困難であるため、エッチング終了までのプラズマ状態の変動は不可避的に生じてしまう。
本発明は、そのような技術課題を解決して、高い垂直性とともに、良好な側壁形状を達成することにより、エッチングストップ層を有するシリコンの異方性ドライエッチング性能の更なる向上に貢献するものである。
発明者らは、これまで述べてきた側壁の異状形状が、高性能を要求される各種のデバイスの特性に少なからず影響を与えていることに鑑み、従来の２つの周波数を用いるエッチング方法について注意深く観察した。その結果、発明者らは、エッチングされたトレンチ又はホールの一部がエッチングストップ層に到達した後にエッチング条件を変更しても、プラズマ状態の変動に伴う側壁の異状形状の発生を抑制することが出来ないことを知見した。シリコンとエッチングストップ層との界面のみならず、側壁の形状も、プラズマ状態の変化に敏感であることを踏まえ、発明者らは、マイクロローティング現象やエッチング速度の面内バラつきを解消するためには、エッチングストップ層までのシリコンの厚み又は距離に対応したエッチング深さとエッチング条件の精密な管理が必要となることを知見した。
具体的には、次の処理が上述の問題の解決に有効であることを知見した。まず、第１段階は、ある程度、エッチングマスクの単位時間あたりの消耗量が多くなっても、エッチング速度を維持してプロセス全体の処理速度を上げる必要がある。従って、高速エッチング条件が採用される。
その後、エッチングプロセスがある程度進行すると、エッチング速度が徐々に低下するような第２段階の遷移エッチング条件が採用される。これにより、プラズマ状態が変動してしまう前にエッチング速度の低い、換言すれば、エッチング能力を弱める条件で処理されるため、急激なエッチング条件の変動による側壁形状の著しい変化が実質的に発生しなくなることが確認された。
さらに、対象基板中で最もエッチング速度が速い場所のトレンチやホールがエッチングストップ層に到達する少し手前の最終段階（第３段階）では、前述の第２段階の遷移エッチング条件によるエッチング速度の内の最もエッチング速度の遅い条件（低速エッチング条件）が採用される。その結果、最もエッチング能力の弱い処理状態が維持されるため、側壁形状に加えて、シリコンとエッチングストップ層との界面の異状形状の発生を抑えることが可能となることが確認された。本発明は、上述の知見に基づいて創出された。
本発明の１つのシリコン構造体の製造方法は、エッチングガスと有機堆積物形成ガスが交互に導入されて形成されるプラズマを用いてエッチングストップ層を有する基板におけるシリコン領域をエッチングする過程で、高速エッチング条件を用いてエッチングする工程により、そのシリコン領域のうち最もエッチング速度の速い場所がそのエッチングストップ層までエッチングされる前に、その高速エッチング条件のエッチング速度から時間の経過とともにエッチング速度が低下する遷移エッチング条件を用いたエッチング工程を経て、その遷移エッチング条件のうちの最もエッチング速度の遅い条件のエッチング速度を持つ低速エッチング条件を用いて前述のシリコン領域をエッチングする工程を備えている。
また、本発明の１つのシリコン構造体の製造プログラムは、エッチングガスと有機堆積物形成ガスが交互に導入されて形成されるプラズマを用いてエッチングストップ層を有する基板におけるシリコン領域をエッチングする過程で、高速エッチング条件を用いてエッチングするステップにより、そのシリコン領域のうち最もエッチング速度の速い場所がそのエッチングストップ層までエッチングされる前に、その高速エッチング条件のエッチング速度から時間の経過とともにエッチング速度が低下する遷移エッチング条件を用いたエッチングステップを経て、その遷移エッチング条件のうち最もエッチング速度の遅い条件のエッチング速度を持つ低速エッチング条件を用いて前述のシリコン領域をエッチングするステップを備えている。
また、本発明の１つのシリコン構造体の製造装置は、上述のシリコン構造体の製造プログラム又はそのシリコン構造体の製造プログラムを記録した記録媒体によって制御される制御部を備えている。
ここで、本出願における「高速エッチング条件」は、例えば、エッチング対象基板全体におけるシリコンの領域の比率、換言すれば、エッチングマスクの開口率に応じて選定される、異常形状を生じさせない高いエッチング速度が達成される条件である。また、本出願における「遷移エッチング条件」は、後述する「低速エッチング条件」に至るまでの、いわば過渡期のエッチング条件であり、そのエッチング速度が時間の経過に従って徐々に低下するように設定される。具体的には、この「遷移エッチング条件」は、エッチング対象となるシリコン領域のうち、最もエッチング速度の速い場所がエッチングストップ層に至るまでに貫通した後、時間と共にシリコンの露出面積（実質的な開口率）が低下していくことを考慮して選定される。また、本出願における「低速エッチング条件」は、代表的には、遷移エッチング条件によるエッチング速度の内の最もエッチング速度の遅い条件である。一例としては、シリコンのエッチング工程が進行し、仮にエッチング対象のシリコン領域が当初の約半分になったときに、前述の「高速エッチング条件」のエッチング速度が当初のシリコン領域で約半分になるようなエッチング条件が定められる。
また、本出願において、「ホール」とは、基板最表面におけるマスクパターンによる形状が円状の孔のみならず、楕円形や四角形の孔を含む。より具体的には、本出願における「ホール」は、例えば、四角形の孔の場合は、長辺と短辺の関係が、短辺が１に対して長辺が３以下までを意味する。また、本発明において、「トレンチ」とは、「ホール」以外の孔を意味する。
本発明の製造方法、製造装置又は製造プログラムによれば、エッチングストップ層を有するシリコンのドライエッチングにおいて、高い垂直性が得られるとともに、側壁の異状形状の発生を大きく低減することができる。
つぎに、本発明の実施形態を、添付する図面に基づいて詳細に述べる。尚、この説明に際し、全図にわたり、特に言及がない限り、共通する部分には共通する参照符号が付されている。また、図中、本実施形態の要素は必ずしもスケール通りに示されていない。また、各図面を見やすくするために、一部の符号が省略され得る。また、特に言及がない限り、以下の各種ガスの流量は、標準状態の流量を示す。
図１は、本実施形態のシリコン構造体の製造装置１００（以下、単に製造装置１００ともいう）の装置構成の一例を示す断面図である。また、図２Ａは、本実施形態におけるエッチングストップ層であるシリコン酸化膜層を有するシリコン基板Ｗ（以下、単にシリコン基板Ｗともいう）のエッチング工程におけるエッチングガスの圧力の時間変化を示すグラフである。また、図２Ｂは、前述のエッチング工程における一単位処理時間の時間変化を示すグラフである。また、図３Ａ乃至図３Ｄは、本実施形態におけるシリコン構造体１０の製造方法の一過程を示す断面図である。
まず、図１に示すシリコン構造体の製造装置１００の構成について説明する。エッチング対象となるエッチングストップ層１８を有するシリコン基板Ｗは、チャンバー２０の下部側に設けられたステージ２１に載置される。チャンバー２０には、エッチングガス、有機堆積物形成ガス（以下、保護膜形成ガスともいう）から選ばれる少なくとも一種類のガスが、各ボンベ２２ａ，２２ｂからそれぞれガス流量調整器２３ａ，２３ｂを通して供給される。これらのガスは、第１高周波電源２５により高周波電力を印加されたコイル２４によりプラズマ化される。その後、第２高周波電源２６を用いてステージ２１に高周波電力が印加されることにより、これらの生成されたプラズマはシリコン基板Ｗに引き込まれる。ここで、本実施形態では、ステージ２１に対してパルス状、換言すれば、印加のオン状態とオフ状態が所定間隔で繰り返し現れる状況で電力が印加される。その後、このチャンバー２０内を減圧し、かつプロセス後に生成されるガスを排気するため、チャンバー２０には真空ポンプ２７が排気流量調整器２８を介して接続されている。尚、このチャンバー２０からの排気流量は排気流量調整器２８により変更される。上述のガス流量調整器２３ａ，２３ｂ、第１高周波電源２５、パルス状の印加が可能な第２高周波電源２６、及び排気流量調整器２８は、制御部２９により制御される。
次に、本実施形態のシリコン構造体１０の製造工程について説明する。なお、本実施形態のシリコン構造体１０は、約１００μｍ及び約１０μｍの幅であって、それらの深さが約１００μｍのトレンチがエッチングストップ層までエッチングされた構造を備えている。
まず、シリコンの異方性ドライエッチングについて、本実施形態は、保護膜形成ガスが導入される保護膜形成工程とエッチングガスが導入されるエッチング工程とを順次繰り返す方法を採用する。尚、本実施形態の保護膜形成ガスはＣ４Ｆ８であり、エッチングガスはＳＦ６である。
本実施形態では、エッチング速度が異なる３つのエッチング条件が採用される。まず、高速エッチング条件では、保護膜形成工程において、一単位処理時間である２秒間に、保護膜形成ガスが２００ｍＬ／ｍｉｎ．で供給され、チャンバー２０内の圧力は５Ｐａに制御される。コイル２４には、１３．５６ＭＨｚの高周波電力が１８００Ｗ印加されるが、ステージ２１には電力が印加されない。一方、つづくエッチング工程では、エッチングガスが４００ｍＬ／ｍｉｎ．で供給される。また、図２Ａの（ａ）の時間帯に示すように、エッチング開始から２０分間は、チャンバー２０内の圧力は８Ｐａに制御される。また、図２Ｂの（ａ）の時間帯に示すように、エッチング開始から２０分間は、一単位処理時間は８秒に固定される。このとき、コイル２４には、１３．５６ＭＨｚの高周波電力が２２００Ｗ印加される。また、ステージ２１には、３８０ｋＨｚの高周波電力が４５Ｗ印加される。また、本実施形態の高速エッチング条件によるエッチング速度は、トレンチ幅が約１００μｍの場所（最もエッチング速度の早い場所）で約１０μｍ／ｍｉｎ．（マイクロメートル／分）トレンチ幅が約１０μｍの場所で約６μｍ／ｍｉｎ．である。
図３Ａは、高速エッチング条件によってエッチングされているシリコン構造体１０の断面図である。本実施形態では、エッチングマスクの開口幅が異なる２つの場所が設けられている。そのため、上述のマイクロローティング現象により、開口幅の広い場所のトレンチの深さ（Ｄ１）が他方の深さ（Ｄ２）に比べて深くなっている。ここで、高速エッチング条件によって形成されたトレンチのうち、最もエッチング速度が速い場所が、エッチング対象となるシリコン層の厚み（Ｄ３）に対して８５％以下の深さまでエッチングされる。
次に、エッチングプロセスが開始してから２０分後、遷移エッチング条件が開始する。遷移エッチング条件では、保護膜形成工程において、一単位処理時間である
２秒間に、保護膜形成ガスが２００ｍＬ／ｍｉｎ．で供給され、チャンバー２０内の圧力は５Ｐａに制御される。コイル２４には、１３．５６ＭＨｚの高周波電力が１８００Ｗ印加されるが、ステージ２１には電力が印加されない。一方、エッチング工程では、図２Ａの（ｂ）の時間帯に示すように、高速エッチング条件終了から５分間は、チャンバー２０内の圧力が徐々に減少するように制御部２９の指令を受けた排気流量調整器２８により制御され、最終的に３Ｐａに到達する。また、図２Ｂの（ｂ）の時間帯に示すように、高速エッチング条件終了から５分間は、一単位処理時間が８秒から４秒に徐々に減少するように制御部２９によって制御される。また、エッチングガスが４００ｍＬ／ｍｉｎ．で供給される。このとき、コイル２４には、１３．５６ＭＨｚの高周波電力が２２００Ｗ印加される。また、ステージ２１には、３８０ｋＨｚの高周波電力が４５Ｗ印加される。また、本実施形態の遷移エッチング条件によるエッチング速度は、トレンチ幅が約１００μｍの場所では約１０μｍ／ｍｉｎ．から約５．５μｍ／ｍｉｎ．へ徐々に減速され、トレンチ幅が約１０μｍの場所では約６μｍ／ｍｉｎ．から約３μｍ／ｍｉｎ．へ徐々に減速される。なお、遷移エッチング時間は低速エッチング条件の一単位処理時間の５サイクル以上が好ましい。この時間以下であるとエッチング側壁が異常となる。
図３Ｂは、高速及び遷移エッチング条件によってエッチングされているシリコン構造体１０の断面図である。高速エッチング条件によるトレンチの領域（ａ）に続いて、遷移エッチング条件によるトレンチの領域（ｂ）が形成される。本実施形態では、高速エッチング条件及び遷移エッチング条件によって形成されたトレンチのうち、最もエッチング速度が速い場所が、エッチング対象となるシリコン層の厚み（Ｄ３）に対して９５％以下の深さまでエッチングされる。
エッチングプロセスが開始してから２５分後、低速エッチング条件が開始する。低速エッチング条件では、保護膜形成工程において、一単位処理時間である２秒間に、保護膜形成ガスが２００ｍＬ／ｍｉｎ．で供給され、チャンバー２０内の圧力は、５Ｐａに制御される。コイル２４には、１３．５６ＭＨｚの高周波電力が１８００Ｗ印加されるが、ステージ２１には電力が印加されない。一方、エッチング工程では、エッチングガスが４００ｍＬ／ｍｉｎ．で供給される。また、図２Ａの（ｃ）の時間帯に示すように、遷移エッチング条件終了から１５分間は、チャンバー２０内の圧力は３Ｐａに制御される。また、図２Ｂの（ｃ）の時間帯に示すように、遷移エッチング条件終了から１５分間は、一単位処理時間は４秒に固定される。このとき、コイル２４には、１３．５６ＭＨｚの高周波電力が２２００Ｗ印加される。また、ステージ２１には、３８０ｋＨｚの高周波電力が４５Ｗ印加される。また、本実施形態の低速エッチング条件によるエッチング速度は、トレンチ幅が約１００μｍの場所で約５．５μｍ／ｍｉｎ．である。また、トレンチ幅が約１０μｍの場所は、トレンチ幅が約１００μｍの場所がエッチングストップ層１８に達するまでは約３μｍ／ｍｉｎ．であり、その後は約５μｍ／ｍｉｎ．である。
図３Ｃ及び図３Ｄは、高速乃至低速エッチング条件によってエッチングされているシリコン構造体１０の断面図である。遷移エッチング条件によるトレンチの領域（ｂ）に続いて、低速エッチング条件によるトレンチの領域（ｃ）が形成される。ここで、低速エッチング条件は、最もエッチング速度が遅い場所のトレンチの底部がエッチングストップ層１８に到達するまでエッチングされる。本実施形態では、最もエッチング速度が遅い場所のトレンチの底部がエッチングストップ層１８に到達した後、約３分間のオーバーエッチングが行われたが、ノッチは発生しなかった（図３Ｄ）。なお、本実施形態のように、低速エッチング条件において、略一定のエッチングガス圧力が維持されると、エッチング中のプラズマ状態が安定化されるため、公知のエッチング終点検出装置によってエッチング時間の管理が非常に容易となるため好ましい。
図４Ａ及び図４Ｂは、本実施形態のドライエッチングによって形成されたシリコン構造体１０の一部の断面ＳＥＭ写真である。具体的には、図４Ａは、シリコン構造体１０のトレンチの側壁形状を示すＳＥＭ写真であり、図４Ｂは、シリコン構造体１０のトレンチにおけるシリコン層とエッチングストップ層と界面付近の側壁形状を示すＳＥＭ写真である。これらの写真が示すとおり、本実施形態のエッチング処理により、非常に良好な側壁形状と、ノッチが無いシリコンとエッチングストップ層との界面付近の形状が得られることが確認された。
ところで、上述の製造装置１００に備えられている制御部２９は、コンピュータ６０に接続されている。コンピュータ６０は、上述の各プロセスを実行するためのシリコン構造体１０の製造プログラムにより、上述の各プロセスを監視し、又は統合的に制御する。以下に、具体的な製造フローチャートを示しながら、シリコン構造体１０の製造プログラムを説明する。尚、本実施形態では、上述の製造プログラムがコンピュータ６０内のハードディスクドライブ、又はコンピュータ６０に設けられた光ディスクドライブ等に挿入される光ディスク等の公知の記録媒体に保存されているが、この製造プログラムの保存先はこれに限定されない。例えば、この製造プログラムの一部又は全部は、本実施形態における各プロセスチャンバーに備えられている制御部２９内に保存されていてもよい。また、この製造プログラムは、ローカルエリアネットワークやインターネット回線等の公知の技術を介して上述の各プロセスを監視し、又は制御することもできる。
図５は、本実施形態のシリコン構造体１０の製造フローチャートである。
図５に示すとおり、本実施形態のシリコン構造体１０の製造プログラムが実行されると、まず、ステップＳ１０１において、シリコン基板Ｗがチャンバー２０内に搬送された後、チャンバー２０内のガスが排気される。その後、ステップＳ１０２〜ステップＳ１０５において、チャンバー２０内でシリコン基板Ｗが既述の条件により異方性ドライエッチングされる。
具体的には、まず、ステップＳ１０２において、本実施形態のエッチングが開始される。エッチング開始から所定時間（例えば、本実施形態ではエッチング開始から２０分）が経過するまでは、本実施形態のプログラムは、ステップＳ１０３に示すように、エッチング工程におけるエッチングガスの圧力とその工程中の一単位処理時間が維持されるように制御する。この段階は、上述の高速エッチング条件による処理に該当する。
その後、本実施形態のプログラムは、ステップＳ１０４に示すように、エッチング工程におけるエッチングガスの圧力とその工程中の一単位処理時間が徐々に減少するように制御する。この段階が、上述の遷移エッチング条件による処理に該当する。
さらにその後、本実施形態のプログラムは、ステップＳ１０５に示すように、エッチング工程におけるエッチングガスの圧力とその工程中の一単位処理時間が維持されるように制御する。この段階は、上述の低速エッチング条件による処理に該当する。その後、本実施形態のプログラムにより、異方性エッチング処理が停止され（Ｓ１０６）、本実施形態のプログラムが終了する。なお、図５では、特にエッチング工程における２つのパラメータの推移について言及されているが、その他の条件、例えば、保護膜形成工程の各条件等についてもこの製造プログラムにおいて統合的に制御される。上述のとおり、シリコン構造体１０の製造プログラムが実行される結果、高い垂直性とともに良好な側壁形状が達成される。
ところで、上述の実施形態では、エッチング速度を落とす手段、換言すれば、エッチング能力を弱める手段として、エッチング工程におけるエッチングガスの圧力及び一単位処理時間を変化させたが、これに限定されない。例えば、パルス状の電力印加の際に、オン状態とオフ状態の比率を変化させることによっても、エッチング速度を落とすことができるため、実質的に本発明の効果を奏することができる。
また、上述の実施形態では、シリコンをエッチングする手段として、エッチングガスと保護膜形成ガスが交互にプラズマ化される技術を用いられているが、エッチング手段はこれに限定されない。例えば、特開２００４−２９６４７４に記載されているようなエッチングガスと保護膜形成ガスの混合ガスをプラズマ化する方法もシリコンの異方性ドライエッチングとして活用できる。この方法は、上記各々のガスを単に交互にプラズマ化させてエッチングする方法に比べてエッチングレートが遅くなるが、側壁面の凹凸がより小さくなって滑らかになる点では有効である。また、上述の保護膜形成ガスであるＣ４Ｆ８の代わりにＣ５Ｆ８やＣ４Ｆ６が用いられても良く、上述のエッチングガスであるＳＦ６の代わりにＮＦ３やＦ２が用いられても良い。また、上記のエッチングガス及び保護膜形成ガスは、それぞれが単一ガスである必要はない。例えば、エッチングガスはＳＦ６等の他に酸素ガスやアルゴンガスを含んでいても良く、保護膜形成ガスは、Ｃ４Ｆ８等の他に酸素ガスを含んでいても良い。
ところで、上述の実施形態では、エッチングされる対象がトレンチであったが、これに限定されない。その対象がホールであっても、本発明と実質的に同様の効果が奏される。
さらに、上述の実施形態では、開口幅が２種類（１００μｍと１０μｍ）であったが、これに限定されない。仮に、開口幅が３種類以上であっても本発明を適用することができる。例えば、互いに異なる３種類の開口幅を持つトレンチ群がエッチング対象であった場合、エッチングストップ層に到達するまでに要する時間、換言すれば、エッチング速度がそれぞれ異なるため、遷移エッチング条件を複数回採用することにより、本発明の効果と同様の効果が奏される。より具体的には、高速エッチング条件を用いたエッチングする工程の後に、比較的エッチング速度の速い遷移エッチング条件（以下、「第１遷移エッチング条件」という。）を用いてエッチングする工程を行う。その後、第１遷移エッチング条件のうち最もエッチング速度の遅い条件のエッチング速度を持つエッチング条件（本段落では、便宜上、「中速エッチング条件」という。）を用いてエッチングする工程を行う。さらに、徐々にエッチング速度を低下させる遷移エッチング条件（以下、「第２遷移エッチング条件」という。）を用いてエッチングする工程を経て、第２遷移エッチング条件のうち最もエッチング速度の遅い条件のエッチング速度を持つ「低速エッチング条件」を用いてエッチングする工程を行う。その結果、互いに異なる３種類の開口幅のトレンチ群に対しても本発明の効果と同様の効果が奏される。なお、複数の遷移エッチング条件を採用することは、複数種の開口幅を持つトレンチ群と、一般的にトレンチと比較してエッチング速度が低い複数種の開口幅を持つホール群とが混在する場合にも適用できる。
また、上述の実施形態では、ＳＯＩ基板が採用されているが、シリコン酸化膜以外のエッチングストップ層を有するシリコン基板に対しても本発明は適用できる。
さらに、プラズマ生成手段としてこれまでの実施形態ではＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）を用いたが、本発明はこれに限定されない。他の高密度プラズマ、例えば、ＣＣＰ（Ｃａｐａｃｉｔｉｖｅ−Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）やＥＣＲ（Ｅｌｅｃｔｒｏｎ−Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ Ｐｌａｓｍａ）を用いても本発明の効果を得ることができる。以上、述べたとおり、本発明の範囲内に存在する変形例もまた、特許請求の範囲に含まれるものである。
本発明の１つの実施形態におけるシリコン構造体の製造装置の構成を示す断面図である。 本発明の１つの実施形態におけるエッチングストップ層を有するシリコン基板のエッチング工程におけるエッチングガスの圧力の時間変化を示すグラフである。 本発明の１つの実施形態におけるエッチングストップ層を有するシリコン基板のエッチング工程における一単位処理時間を示すグラフである。 本発明の１つの実施形態におけるシリコン構造体の製造方法の一過程を示す断面図である。 本発明の１つの実施形態におけるシリコン構造体の製造方法の一過程を示す断面図である。 本発明の１つの実施形態におけるシリコン構造体の製造方法の一過程を示す断面図である。 本発明の１つの実施形態におけるシリコン構造体の製造方法の一過程を示す断面図である。 本発明の１つの実施形態におけるシリコン構造体のトレンチの側壁形状を示すＳＥＭ写真である。 本発明の１つの実施形態におけるシリコン構造体のトレンチにおけるシリコン層とエッチングストップ層と界面付近の側壁形状を示すＳＥＭ写真である。 本発明の１つの実施形態におけるシリコン構造体の製造フローチャートである。 従来例としての側壁の異状形状が発生しているシリコン構造体のトレンチの側壁形状を示すＳＥＭ写真である。 従来例としての側壁の異状形状が発生しているシリコン構造体のトレンチにおけるシリコン層とエッチングストップ層と界面付近の側壁形状を示すＳＥＭ写真である。
符号の説明
１０ シリコン構造体
１２ エッチングマスク
１４ 側壁
１６ 底部
１８ エッチングストップ層
２０ チャンバー
２１ ステージ
２２ａ，２２ｂ ガスボンベ
２３ａ，２３ｂ ガス流量調整器
２４ コイル
２５ 第１高周波電源
２６ 第２高周波電源
２７ 真空ポンプ
２８ 排気流量調整器
２９ 制御部
６０ コンピュータ
１００ シリコン構造体の製造装置

Claims (5)

  1. エッチングガスと有機堆積物形成ガスが交互に導入されて形成されるプラズマを用いてエッチングストップ層を有する基板におけるシリコン領域をエッチングする過程で、
    高速エッチング条件を用いてエッチングする工程により、前記シリコン領域のうち最もエッチング速度の速い場所が前記エッチングストップ層までエッチングされる前に、前記高速エッチング条件のエッチング速度から時間の経過とともにエッチング速度が低下する遷移エッチング条件を用いたエッチング工程を経て、前記遷移エッチング条件のうち最もエッチング速度の遅い条件のエッチング速度を持つ低速エッチング条件を用いて前記シリコン領域をエッチングする工程を備える
    シリコン構造体の製造方法。
  2. 前記遷移エッチング条件が、略直線状にエッチング速度が低下する
    請求項１に記載のシリコン構造体の製造方法。
  3. エッチングガスと有機堆積物形成ガスが交互に導入されて形成されるプラズマを用いてエッチングストップ層を有する基板におけるシリコン領域をエッチングする過程で、
    高速エッチング条件を用いてエッチングするステップにより、前記シリコン領域のうち最もエッチング速度の速い場所が前記エッチングストップ層までエッチングされる前に、前記高速エッチング条件のエッチング速度から時間の経過とともにエッチング速度が低下する遷移エッチング条件を用いたエッチングステップを経て、前記遷移エッチング条件のうち最もエッチング速度の遅い条件のエッチング速度を持つ低速エッチング条件を用いて前記シリコン領域をエッチングするステップを備える
    シリコン構造体の製造プログラム。
  4. 請求項３に記載の製造プログラムを記録した記録媒体。
  5. 請求項３又は請求項４に記載の製造プログラムにより制御される制御部を備えた
    シリコン構造体の製造装置。
JP2008158869A 2008-06-18 2008-06-18 シリコン構造体の製造方法及びその製造装置並びにその製造プログラム Active JP5308080B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2008158869A JP5308080B2 (ja) 2008-06-18 2008-06-18 シリコン構造体の製造方法及びその製造装置並びにその製造プログラム
PCT/JP2009/057171 WO2009154034A1 (ja) 2008-06-18 2009-04-08 シリコン構造体の製造方法及びその製造装置並びにその製造プログラム
US12/997,942 US8546265B2 (en) 2008-06-18 2009-04-08 Method, apparatus and program for manufacturing silicon structure
TW098113302A TWI520209B (zh) 2008-06-18 2009-04-22 A manufacturing method of a silicon structure, a manufacturing apparatus for a silicon structure, and a manufacturing of a silicon structure Program

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008158869A JP5308080B2 (ja) 2008-06-18 2008-06-18 シリコン構造体の製造方法及びその製造装置並びにその製造プログラム

Publications (2)

Publication Number Publication Date
JP2010003725A JP2010003725A (ja) 2010-01-07
JP5308080B2 true JP5308080B2 (ja) 2013-10-09

Family

ID=41433951

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008158869A Active JP5308080B2 (ja) 2008-06-18 2008-06-18 シリコン構造体の製造方法及びその製造装置並びにその製造プログラム

Country Status (4)

Country Link
US (1) US8546265B2 (ja)
JP (1) JP5308080B2 (ja)
TW (1) TWI520209B (ja)
WO (1) WO2009154034A1 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5223878B2 (ja) * 2010-03-30 2013-06-26 株式会社デンソー 半導体装置の製造方法
JP2012129429A (ja) * 2010-12-17 2012-07-05 Hitachi High-Technologies Corp プラズマ処理方法
CN103663357B (zh) * 2012-09-18 2017-07-07 无锡华润上华半导体有限公司 硅的刻蚀方法
CN102938379B (zh) * 2012-11-21 2015-06-17 深圳市华星光电技术有限公司 开关管的制作方法及开关管的蚀刻设备
JP5886214B2 (ja) * 2013-01-17 2016-03-16 Ｓｐｐテクノロジーズ株式会社 プラズマエッチング方法
JP5889232B2 (ja) * 2013-03-06 2016-03-22 富士フイルム株式会社 凹凸構造体の製造方法
JP6207947B2 (ja) * 2013-09-24 2017-10-04 東京エレクトロン株式会社 被処理体をプラズマ処理する方法
JP6438511B2 (ja) * 2017-03-09 2018-12-12 Ｓｐｐテクノロジーズ株式会社 エッチング保護膜形成用デポガス、プラズマエッチング方法、及びプラズマエッチング装置
US10529578B2 (en) * 2017-11-12 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method of fabricating semiconductor structure
US20210118734A1 (en) * 2019-10-22 2021-04-22 Semiconductor Components Industries, Llc Plasma-singulated, contaminant-reduced semiconductor die
WO2022215649A1 (ja) * 2021-04-08 2022-10-13 東京エレクトロン株式会社 エッチング方法及びプラズマ処理システム
WO2024043082A1 (ja) * 2022-08-22 2024-02-29 東京エレクトロン株式会社 エッチング方法及びプラズマ処理システム

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69725245T2 (de) * 1996-08-01 2004-08-12 Surface Technoloy Systems Plc Verfahren zur Ätzung von Substraten
WO2000026956A1 (en) 1998-11-04 2000-05-11 Surface Technology Systems Limited A method and apparatus for etching a substrate
US6391788B1 (en) * 2000-02-25 2002-05-21 Applied Materials, Inc. Two etchant etch method
US6593244B1 (en) * 2000-09-11 2003-07-15 Applied Materials Inc. Process for etching conductors at high etch rates
JP3774115B2 (ja) * 2000-11-21 2006-05-10 住友精密工業株式会社 シリコンの異方性エッチング方法及び装置
JP2002176182A (ja) * 2000-12-06 2002-06-21 Denso Corp 容量式力学量センサの製造方法
US6759340B2 (en) * 2002-05-09 2004-07-06 Padmapani C. Nallan Method of etching a trench in a silicon-on-insulator (SOI) structure
US6924235B2 (en) * 2002-08-16 2005-08-02 Unaxis Usa Inc. Sidewall smoothing in high aspect ratio/deep etching using a discrete gas switching method
US6939811B2 (en) * 2002-09-25 2005-09-06 Lam Research Corporation Apparatus and method for controlling etch depth
US20060006139A1 (en) * 2003-05-09 2006-01-12 David Johnson Selection of wavelengths for end point in a time division multiplexed process
US20080078948A1 (en) * 2006-10-03 2008-04-03 Tokyo Electron Limited Processing termination detection method and apparatus

Also Published As

Publication number Publication date
WO2009154034A1 (ja) 2009-12-23
JP2010003725A (ja) 2010-01-07
US8546265B2 (en) 2013-10-01
TWI520209B (zh) 2016-02-01
US20110097903A1 (en) 2011-04-28
TW201003775A (en) 2010-01-16

Similar Documents

Publication Publication Date Title
JP5308080B2 (ja) シリコン構造体の製造方法及びその製造装置並びにその製造プログラム
JP4065213B2 (ja) シリコン基板のエッチング方法及びエッチング装置
JP2007027349A (ja) エッチング方法及びエッチング装置
JP2009302181A (ja) プラズマエッチング処理方法およびプラズマエッチング処理装置
JP5074009B2 (ja) 高アスペクト比の開口を有するシリコン構造体用エッチングマスクの製造方法及びその装置並びにその製造プログラム
JP5172417B2 (ja) シリコン構造体の製造方法及びその製造装置並びにその製造プログラム
JP5177997B2 (ja) 高アスペクト比の開口を有するシリコン構造体、その製造方法、その製造装置、及びその製造プログラム
JP2009182059A (ja) ドライエッチング方法
JP6579786B2 (ja) プラズマエッチング方法
JP5551946B2 (ja) 表面平坦化方法
JP4769737B2 (ja) エッチング方法及びエッチング装置
WO2011001778A1 (ja) シリコン構造体の製造方法及びその製造装置並びにその製造プログラム
JP6584339B2 (ja) 半導体素子の製造方法
JP4459877B2 (ja) エッチング方法及びエッチング装置
JP5443937B2 (ja) シリコン構造体の製造方法及びその製造装置並びにその製造プログラム
JP5416540B2 (ja) シリコン構造体の製造方法及びその製造装置並びにその製造プログラム
JP4578887B2 (ja) エッチング方法及びエッチング装置
JP2008041744A (ja) ドライエッチング方法等
JPWO2011001779A1 (ja) シリコン構造体の製造方法及びその製造装置並びにその製造プログラム
EP2579299B1 (en) Plasma etching method
JP5774356B2 (ja) プラズマ処理方法
JP2007012819A (ja) ドライエッチング方法
KR102181419B1 (ko) 플라즈마 처리 방법 및 플라즈마 처리 장치
JP5135271B2 (ja) エッチング方法
JP5284679B2 (ja) プラズマエッチング方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110222

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20120201

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130625

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130628

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5308080

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250