TWI520209B - A manufacturing method of a silicon structure, a manufacturing apparatus for a silicon structure, and a manufacturing of a silicon structure Program - Google Patents
A manufacturing method of a silicon structure, a manufacturing apparatus for a silicon structure, and a manufacturing of a silicon structure Program Download PDFInfo
- Publication number
- TWI520209B TWI520209B TW098113302A TW98113302A TWI520209B TW I520209 B TWI520209 B TW I520209B TW 098113302 A TW098113302 A TW 098113302A TW 98113302 A TW98113302 A TW 98113302A TW I520209 B TWI520209 B TW I520209B
- Authority
- TW
- Taiwan
- Prior art keywords
- etching
- etch
- speed
- layer
- manufacturing
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 40
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title 2
- 238000005530 etching Methods 0.000 claims description 243
- 239000000758 substrate Substances 0.000 claims description 34
- 238000000034 method Methods 0.000 claims description 28
- 230000007704 transition Effects 0.000 claims description 28
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 13
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 11
- 229910052732 germanium Inorganic materials 0.000 claims description 11
- 229910052707 ruthenium Inorganic materials 0.000 claims description 10
- 229910052691 Erbium Inorganic materials 0.000 claims description 2
- UYAHIZSMUZPPFV-UHFFFAOYSA-N erbium Chemical compound [Er] UYAHIZSMUZPPFV-UHFFFAOYSA-N 0.000 claims description 2
- 239000007789 gas Substances 0.000 description 53
- 230000008569 process Effects 0.000 description 18
- 210000002381 plasma Anatomy 0.000 description 16
- 230000001681 protective effect Effects 0.000 description 16
- 230000008859 change Effects 0.000 description 10
- 238000001312 dry etching Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 229910052715 tantalum Inorganic materials 0.000 description 6
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 230000001052 transient effect Effects 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000009616 inductively coupled plasma Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
- B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
- B81C1/00436—Shaping materials, i.e. techniques for structuring the substrate or the layers on the substrate
- B81C1/00555—Achieving a desired geometry, i.e. controlling etch rates, anisotropy or selectivity
- B81C1/00619—Forming high aspect ratio structures having deep steep walls
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
- B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
- B81C1/00436—Shaping materials, i.e. techniques for structuring the substrate or the layers on the substrate
- B81C1/00555—Achieving a desired geometry, i.e. controlling etch rates, anisotropy or selectivity
- B81C1/00626—Processes for achieving a desired geometry not provided for in groups B81C1/00563 - B81C1/00619
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
- H01L21/30655—Plasma etching; Reactive-ion etching comprising alternated and repeated etching and passivation steps, e.g. Bosch process
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
- B81B2203/00—Basic microelectromechanical structures
- B81B2203/03—Static structures
- B81B2203/0323—Grooves
- B81B2203/033—Trenches
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
- B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
- B81C1/00436—Shaping materials, i.e. techniques for structuring the substrate or the layers on the substrate
- B81C1/00523—Etching material
- B81C1/00531—Dry etching
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
- B81C2201/00—Manufacture or treatment of microstructural devices or systems
- B81C2201/01—Manufacture or treatment of microstructural devices or systems in or on a substrate
- B81C2201/0101—Shaping material; Structuring the bulk substrate or layers on the substrate; Film patterning
- B81C2201/0128—Processes for removing material
- B81C2201/013—Etching
- B81C2201/0132—Dry etching, i.e. plasma etching, barrel etching, reactive ion etching [RIE], sputter etching or ion milling
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
- B81C2201/00—Manufacture or treatment of microstructural devices or systems
- B81C2201/01—Manufacture or treatment of microstructural devices or systems in or on a substrate
- B81C2201/0101—Shaping material; Structuring the bulk substrate or layers on the substrate; Film patterning
- B81C2201/0128—Processes for removing material
- B81C2201/013—Etching
- B81C2201/0135—Controlling etch progression
- B81C2201/014—Controlling etch progression by depositing an etch stop layer, e.g. silicon nitride, silicon oxide, metal
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Geometry (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Plasma & Fusion (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Drying Of Semiconductors (AREA)
- Micromachines (AREA)
Description
本發明係有關一種矽結構之製造方法、其製造裝置及其製造程式。
將矽用在MEMS(Micro Electro Mechanical Systems)裝置之技術領域正逐漸日新月異開發中，而近年來此類技術不僅應用在微渦輪或感應器上，也被應用在資訊傳送領域或醫療領域上。其中，建構此MEMS技術之主要因素技術之一乃為矽異向性乾蝕刻，此要素技術之開發可謂係建構MEMS技術之發展的支柱。近幾年來，矽異向性乾蝕刻之技術雖然迅速進步中，但對要求要形成有高度長寬比之開口依然毫無進展。最近，要形成凹溝或孔之際，會同時對長寬比與側壁形狀為代表性之蝕刻形狀特別嚴格要求。尤其欲在具有蝕刻截止層之基板(譬如SOI(Silicon on insulator)基板)中形成矽結構之際，很難達成高度垂直性與較佳側壁形狀，換言之非常不易達到可解決側壁之不同形狀之要求。
習知上，本發明人等已經揭示，當要將電壓往矽基板施加時使用兩個頻率來進行蝕刻，作為在具有蝕刻截止層之基板上形成具高度垂直性及較佳側壁形狀之開口的凹溝或孔之其中一種手段(參考專利文獻1及專利文獻2)。
惟，前述的方法係用來解決蝕刻截止層與矽層之介面附近的所謂「缺口」不同形狀，毫無充分考慮到會因為往基板施加電壓之頻率改變而影響到「缺口」以外的側壁形狀。
【專利文獻1】日本特開2006-148156號公報
【專利文獻2】日本特開2002-158214號公報
習知上，要在以SOI(Silicon on insulator)基板為代表性之具有蝕刻截止層之矽基板中進行矽層異向性蝕刻之際，會尋求改善其之蝕刻截止層(譬如基底之矽氧化膜層)與矽層的介面附近之側壁形狀，也就是說，降低缺口乃成為核心的技術課題。其結果，毫無充分考慮到會隨著上述頻率的變化而影響到側壁形狀，具體而言，相較於基底層與矽層之介面附近，於蝕刻深度較淺的位置之側壁形狀的非均勻性，不會支配到最後所製造出的裝置(譬如震動迴轉感應器)之特性，因此並未充分考慮。惟，近年來，譬如對震動迴轉感應器要求較高的檢測功能的話，由於前述的側壁形狀之不同形狀會使震動體之重量改變，由此，已知此乃為阻礙提高震動迴轉感應器特性之要素。附件二A及附件二B乃為於此側壁會產生不同形狀之矽結構其中一範例剖面SEM照片。附件二A為表示習知範例產生有側壁為不同形狀之矽結構的凹溝側壁形狀SEM照片。附件二B為表示習知範例產生有於矽結構的凹溝中之矽層與蝕刻截止層之介面附近之側壁形狀SEM照片。
該不同於「缺口」之側壁的不同形狀問題，譬如是在進行異向性蝕刻製程後，結果在一部分的凹溝或孔到達蝕刻截止層之後產生。譬如，要於矽表面上形成複數個具有不同寬度開口部之蝕刻光罩(譬如光阻光罩)時，蝕刻速度會因為作為蝕刻對象處(開口)之寬度而改變，而產生所謂微負載(Micro
loading)現象。此時，若某一被蝕刻過的凹溝或孔到達蝕刻截止層的話，則目前為止用來矽蝕刻所損耗掉之電漿中的自由基等將不再消耗，電漿狀態因此改變。如此一來，即使將導入到蝕刻製程室內之氣體種類或數量條件保持固定，但由於發生了前述電漿狀態改變，故於其變化前後，尚未到達蝕刻截止層之凹溝或孔之側壁形狀就會產生不同形狀。因此，若於一個蝕刻對象內產生複數個不同蝕刻速度者，在蝕刻速度最快的地方最早到達蝕刻截止層之後，不同蝕刻速度之處依序到達蝕刻截止層，結果電漿狀態就持續性改變。
再者，比較有趣者係假設即使於基板表面上形成具有複數個單一形狀開口部之蝕刻光罩，同樣也會產生上述的問題。具體而言，因蝕刻裝置之特性譬如矽基板之冷卻使基板面內不均勻性，會產生蝕刻速度的偏差，結果讓到達蝕刻截止層的時間點會因為受蝕刻的基板表面位置而有所不同。
如以上所述，於蝕刻具有蝕刻截止層之矽基板中，要在基板整體表面上讓蝕刻過的凹溝或孔之到達時間點一致相當困難，因此不可避免電漿狀態會在蝕刻結束之前改變。
本發明在於提供一可解決上述技術問題點，且藉由可達成高度垂直性及較佳的側壁形狀，來進一步提高具有蝕刻截止層之矽異向性乾蝕刻性能。
發明者群有鑒於上述之側壁之不同形狀會對要求高性能之各種裝置特性造成不少影響，因此仔細觀察過習知之使用二種頻率之蝕刻方法。結果發現，即使在蝕刻過的部分凹溝或孔於到達蝕刻截止層之後再改變蝕刻條件，也無法抑制隨著電漿狀態之改變所產生之側壁不同形狀。不僅矽與蝕刻截
止層之介面，甚至側壁形狀也會隨著電漿狀態的改變而更加敏感，有鑑於此，發明者群為了要解決微負載現象或蝕刻速度的基板面內之偏差問題，於是發現，對應於到達蝕刻截止層前之矽厚度或是距離之蝕刻深度與蝕刻條件需要嚴密控管。
具體而言，以下的處理可有效解決上述的問題。首先，在第一階段，即使在某種程度上蝕刻光罩之每單位時間之消耗量變多，仍然必須維持蝕刻速度以提高整體製程之處理速度。因此，要採用高速蝕刻條件。
其次，當蝕刻製程進行某一程度後，就要採用類似緩慢降低蝕刻速度之第二階段的過渡蝕刻條件。藉此，由於是在電漿狀態發生變動前降低蝕刻速度，換言之係在降低蝕刻能力的條件下來處理，因此可確認出實質上不會因為蝕刻條件急速變動而導致側壁形狀顯著改變。
再者，於對象基板中在蝕刻速度最快之處之凹溝或孔即將到達蝕刻截止層之稍前的最終階段(第三階段)，係採用藉由前述第二階段之過渡蝕刻條件所構成之蝕刻速度當中蝕刻速度最緩慢之條件(低速蝕刻條件)。結果，由於可保持蝕刻能力最弱的處理狀態，因此除了可抑制側壁形狀外也可確認可控制矽與蝕刻截止層之介面的不同形狀發生。本發明乃基於上述發現而發明。
本發明之其中一個矽結構之製造方法，係在使用交互導入蝕刻氣體與有機堆積物形成氣體所形成的電漿，於具有蝕刻截止層之基板中的矽範圍進行蝕刻的過程中，具備有：使用高速蝕刻條件進行蝕刻的步驟，而在讓前述矽範圍當中蝕刻速度最快之位置蝕刻到前述蝕刻截止層之前，歷經使用從前述高速蝕刻條件之蝕刻速度隨著時間經過而減緩蝕刻速度之過渡蝕刻條件的蝕刻
步驟，且使用具有前述過渡蝕刻條件當中蝕刻速度最緩慢之蝕刻速度之低速蝕刻條件，來對前述矽範圍蝕刻之步驟。
另外，本發明之其中一個矽結構之製造程式，係在使用交互導入蝕刻氣體與有機堆積物形成氣體所形成的電漿，於具有蝕刻截止層之基板中的矽範圍進行蝕刻的過程中，具備有：使用高速蝕刻條件進行蝕刻的步驟，而在讓前述矽範圍當中蝕刻速度最快之位置蝕刻到前述蝕刻截止層之前，歷經使用從前述高速蝕刻條件之蝕刻速度隨著時間經過而減緩蝕刻速度之過渡蝕刻條件的蝕刻步驟，且使用具有前述過渡蝕刻條件當中蝕刻速度最緩慢之蝕刻速度之低速蝕刻條件，來對前述矽範圍蝕刻之步驟。
另外，本發明之其中一個矽結構之製造裝置，其係具備控制部，該控制部係藉由上述矽結構之製造程式、或紀錄有該矽結構之製造程式之紀錄媒體來控制。
於此，本申請案當中之「高速蝕刻條件」，係指譬如整體蝕刻對象基板中之矽範圍比率，換言之，係配合蝕刻光罩之開口率所選擇且可達成不會發生異常形狀之較高蝕刻速度的條件。另外，本申請案當中之「過渡蝕刻條件」，係到達後述之「低速蝕刻條件」前之所謂的過渡期之蝕刻條件，設定為可讓蝕刻速度隨著時間經過而緩慢降低。具體而言，此種「過渡蝕刻條件」，係因作為蝕刻對象之矽範圍當中，蝕刻速度最快處貫通到蝕刻截止層之後，矽的露出面積(實質的開口率)會隨時間而一起降低，以此為考量而選定者。另外，本申請案當中之「低速蝕刻條件」，其代表性的條件乃為藉由過渡蝕刻條件所產生蝕刻速度當中蝕刻速度最緩慢的條件。譬如進行矽的蝕刻步驟，假設
蝕刻對象之矽範圍變成大約為當初之一半時，則制定成在前述「高速蝕刻條件」之蝕刻速度為當初矽範圍之大約一半這種蝕刻條件。
另外，於本申請案中所謂的「孔」係指藉由在基板最表面中之光罩圖案所構成之圖案，不僅為圓形狀的孔且也包含橢圓形或四角形的孔。更具體而言，譬如於本申請案中之「孔」為四角形的孔時，乃意味著長邊與短邊的關係為短邊對長邊比在1比3以下。另外，於本發明中所謂的「凹溝」乃意味除了「孔」以外的孔。
若藉由本發明之製造方法、製造裝置或製造程式，即可在具有蝕刻截止層之矽的乾蝕刻中，獲得高度的垂直性及大幅降低在側壁產生不同形狀的現象。
10‧‧‧矽結構
12‧‧‧蝕刻光罩
14‧‧‧側壁
16‧‧‧底部
18‧‧‧蝕刻截止層
20‧‧‧處理室
21‧‧‧機台
22a，22b‧‧‧氣瓶
23a，23b‧‧‧氣體流量調整器
24‧‧‧線圈
25‧‧‧第一高頻電源
26‧‧‧第二高頻電源
27‧‧‧真空幫浦
28‧‧‧排氣流量調整器
29‧‧‧控制部
60‧‧‧電腦
100‧‧‧矽結構之製造裝置
W‧‧‧矽基板
第一圖為表示本發明一實施型態中之矽結構之製造裝置之結構剖面圖。
第二A圖為表示本發明一實施型態中，於具有蝕刻截止層之矽基板蝕刻步驟中之蝕刻氣體之壓力時間變化圖表。
第二B圖為表示本發明一實施型態中，於具有蝕刻截止層之矽基板蝕刻步驟中之一單位處理時間圖表。
第三A圖為表示本發明一實施型態中之矽結構之製造方法過程剖面圖。
第三B圖為表示本發明一實施型態中之矽結構之製造方法過程剖面圖。
第三C圖為表示本發明一實施型態中之矽結構之製造方法過程剖面圖。
第三D圖為表示本發明一實施型態中之矽結構之製造方法過程剖面圖。
第四圖為表示本發明一實施型態中之矽結構之製造流程圖。
其次，茲參考附件圖式來詳細說明本發明之實施型態。又，於說明之際，整體圖式中未特別提及的部分，則對共用部分皆附上共同之參考符號。另外，於圖當中，本實施型態之要素未必如實際比例所示。另外，為了易於清楚了解各圖式，將省略部分的符號。另外，未特別提到的部分，以下各種氣體流量係表示標準狀態之流量。
第一圖為表示本實施型態矽結構之製造裝置100(以下也僅稱之為製造裝置100)之裝置構造的其中一個範例剖面圖。另外，第二A圖為表示於本實施型態中，在具有蝕刻截止層的矽氧化膜層之矽基板W(以下也僅稱之為矽基板W)的蝕刻步驟中之蝕刻氣體壓力時間變化圖表。另外，第二B圖為表示於前述蝕刻步驟中之一個單位處理時間的時間變化圖表。另外，第三A圖至第三D圖為表示於本實施型態中之矽結構10的製造方法其中一個步驟剖面圖。
首先，將說明第一圖所示之矽結構之製造裝置100之構造。一個作為蝕刻對象且具有蝕刻截止層18之矽基板W，係載置在設於處理室20下部側之機台21上。處理室20中，從蝕刻氣體、有機堆積物形成氣體(以下，也稱之為保護膜形成氣體)所選出之至少一種類的氣體，係從各氣瓶22a，22b分別透過各氣體流量調整器23a，23b來供應。此等氣體係藉由第一高頻電源25施加高頻電力之線圈24來進行電漿化。之後，再使用第二高頻電源26於機台21施加高頻電力，使得此等所產生之電漿導入到矽基板W上。於此之本實施型態，其中
對機台21係以脈衝狀施加電力，換言之，在以既定間隔重複打開施加狀態與關閉施加狀態所呈現的狀態下來施加電力。之後，降低此處理室20內的壓力且為了排出於製程後所產生之氣體，因此於處理室20透過排氣流量調整器28來連接有一真空幫浦27。又，來自此處理室20的排氣流量也會藉由排氣流量調整器28而變更。上述之氣體流量調整器23a，23b、第一高頻電源25、可施加脈衝狀之第二高頻電源26及排氣流量調整器28皆藉由控制部29來控制。
其次，說明本實施型態矽結構10之製造步驟。又，本實施型態之矽結構10的寬度約為100μm及約為10μm，此等深度具備可讓大約為100μm的凹溝蝕刻到蝕刻截止層的構造。
首先，本實施型態之矽異向性乾蝕刻，係採用依序反覆進行導入保護膜形成氣體之保護膜形成步驟與導入蝕刻氣體之蝕刻步驟的方法。又，本實施型態之保護膜形成氣體為C4F8而蝕刻氣體為SF6。
於本實施型態上，係採用不同蝕刻速度之三種蝕刻條件。首先，高速蝕刻條件下，於保護膜形成步驟中，在每一單位處理時間的2秒鐘係以200mL/min.來供應保護膜形成氣體，處理室20內的壓力為控制在5Pa。於線圈24施加1800W頻率為13.56MHz的高頻電力，但於機台21係不施加電力。另外，於後續的蝕刻步驟上，係以400mL/min.來供應蝕刻氣體。另外，如第二A圖之(a)之時間帶所示，從蝕刻開始的20分鐘，處理室20內的壓力將控制為8Pa。另外，如第二B圖之(a)之時間帶所示，從蝕刻開始的20分鐘，每一單位處理時間固定在8秒。此時，於線圈24施加有2200W頻率為13.56MHz的高頻電力。另外，於機台21施加有45W頻率為380KHz的高頻電力。另外，藉由本實施型態之高速蝕
刻條件所形成的蝕刻速度，於凹溝寬度大約為100μm處(蝕刻速度最快處)速度約為10μm/min.(微米/分)，於凹溝寬度大約為10μm處速度約為6μm/min.。
第三A圖為表示藉由高速蝕刻條件來蝕刻的矽結構10剖面圖。於本實施型態上設置有兩個場所，為具有不同之蝕刻光罩12開口寬度。故，藉由上述之微負載現象，使得開口寬度較寬處之凹溝深度(D1)會比另一處深度(D2)還深。於此，在藉由高速蝕刻條件所形成之凹溝當中，蝕刻速度最快處可以對作為蝕刻對象之矽層厚度(D3)蝕刻到85%以下的深度。
其次，蝕刻製程開始後20分鐘，將開始過渡蝕刻條件。於過渡蝕刻條件下，於保護膜形成步驟中，在一單位處理時間的2秒鐘間，將以200mL/min.來供應保護膜形成氣體，且將處理室20內的壓力控制為5Pa。於線圈24施加有1800W頻率為13.56MHz的高頻電力，但於機台21係不施加電力。另一方面，於蝕刻步驟上，如第二A圖之(b)之時間帶所示，從結束高速蝕刻條件開始5分鐘，將藉由接收到控制部29指令之排氣流量調整器28來控制讓處理室20內的壓力緩慢降低，最後到達3Pa。另外，如第二B圖之(b)之時間帶所示，從結束高速蝕刻條件開始5分鐘，將藉由控制部29來控制讓一單位處理時間從8秒緩慢減少到4秒。另外，以400mL/min.來供應蝕刻氣體。此時，於線圈24施加有2200W頻率為13.56MHz的高頻電力。另外，於機台21施加有45W頻率為380KHz的高頻電力。另外，藉由本實施型態之過渡蝕刻條件所形成的蝕刻速度，於凹溝寬度大約為100μm處，速度從約為10μm/min.緩慢減速到約為5.5μm/min.，於凹溝寬度大約為10μm處速度從約為6μm/min.緩慢減速到約為3μm/min.。又，過渡蝕刻時間最好係大於低速蝕刻條件之一單位處理時間的五週期以上。若小於此時間則蝕刻側壁為異常。
第三B圖為表示藉由高速及過渡蝕刻條件所蝕刻的矽結構10剖面圖。在藉由高速蝕刻條件所形成之凹溝範圍(a)後，藉由過渡蝕刻條件形成凹溝範圍(b)。於本實施型態上，在藉由高速蝕刻條件及過渡蝕刻條件所形成之凹溝中，蝕刻速度最快之處，可對作為蝕刻對象之矽層厚度(D3)蝕刻到95%以下的深度。
從開始蝕刻製程25分鐘後，開始低速蝕刻條件。於低速蝕刻條件下，於保護膜形成步驟中，在一單位處理時間2秒鐘間，將以200mL/min.來供應保護膜形成氣體且將處理室20內的壓力控制為5Pa。於線圈24施加有1800W頻率為13.56MHz的高頻電力，但於機台21係不施加電力。另外，於蝕刻步驟上，將以400mL/min.供應蝕刻氣體。另外，如第二A圖之(c)之時間帶所示，從結束過渡蝕刻條件開始15分鐘間，處理室20內的壓力控制為3Pa。另外，如第二B圖之(c)之時間帶所示，從結束過渡蝕刻條件開始15分鐘間，一單位處理時間固定為4秒鐘。此時，於線圈24施加有2200W頻率為13.56MHz的高頻電力。另外，於機台21施加有45W頻率為830kHz電力。另外，藉由本實施型態之低速蝕刻條件所形成的蝕刻速度，於凹溝寬度大約為100μm處，速度約為5.5μm/min.。另外，於凹溝寬度大約為10μm處，在凹溝寬度約為100μm處到達蝕刻截止層18為止其速度約為3μm/min.，之後速度約為5μm/min.。
第三C圖及第三D圖，為表示藉由高速至低速蝕刻條件所蝕刻的矽結構10剖面圖。在藉由過渡蝕刻條件所形成之凹溝範圍(b)後，將藉由低速蝕刻條件來形成凹溝範圍(c)。於此，低速蝕刻條件係蝕刻速度最慢處之凹溝底部16可蝕刻到蝕刻截止層18。於本實施型態上，蝕刻速度最慢處之凹溝底部到達蝕刻截止層18之後，雖然進行有約為3分鐘之過度蝕刻，但卻未產生缺口(第
三D圖)。又，如本實施型態，在低速蝕刻條件中，若保持大約一定蝕刻氣體壓力，即可穩定蝕刻中的電漿狀態，因此藉由習知的蝕刻終點檢測裝置即可非常容易進行管理蝕刻時間，極為適當。
附件一A及附件一B為表示藉由本實施型態之乾蝕刻所形成之矽結構10的局部剖面SEM照片。具體而言，附件一A為表示矽結構10之凹溝側壁形狀SEM照片，附件一B為表示在矽結構10凹溝中的矽層與蝕刻截止層介面附近側壁形狀的SEM照片。
如此等照片所示，藉由本實施型態之蝕刻處理，即可確認出形狀非常佳的側壁和無缺口的矽與蝕刻截止層介面附近的形狀。
上述製造裝置100內所具備的控制部29，連接在電腦60。電腦60係藉由用來執行上述各製程的矽結構10之製造程式來監控上述各製程或整體控制。以下，將一邊參考具體之製造流程而一邊說明矽結構10之製造程式。又，於本實施型態上，雖上述之製造程式儲存在電腦60內之硬碟驅動機或插入於設置在電腦60內之光碟驅動機等之習知紀錄媒體中，但並非限定於這種製造程式之儲存端。譬如，此部分或全部之製造程式，也可儲存在具備於本實施型態中之各製程處理室內之控制部29內。另外，這種製造程式也可透過區域性網際網路或網際網路等之習知技術來監控或控制上述各製程。
第四圖為表示本實施型態矽結構10之製造流程圖。
如第四圖所示，當執行本實施型態矽結構10之製造程式，首先步驟S101，當矽基板W運送到處理室20內後，就會排除處理室20內的氣體。接著，步驟S102至步驟S105係藉由既有條件讓矽基板W在處理室20內進行異向性乾蝕刻。
具體而言，首先在步驟S102中，將開始本實施型態之蝕刻。從蝕刻開始至經過既定時間(譬如於本實施型態為從蝕刻開始20分鐘)，本實施型態之程式就如步驟S103所示，將控制維持著在蝕刻步驟中之蝕刻氣體壓力與其步驟中之一單位處理時間。此階段係相當於藉由上述高速蝕刻條件來進行處理。
其次，本實施型態之程式，將如步驟S104所示，將控制緩慢減少在蝕刻步驟中之蝕刻氣體壓力與其步驟中之一單位處理時間。於此階段係相當於藉由上述過渡蝕刻條件來進行處理。
接著，本實施型態之程式，將如步驟S105所示，將控制維持著在蝕刻步驟中之蝕刻氣體壓力與其步驟中之一單位處理時間。於此階段係相當於藉由上述低速蝕刻條件來進行處理。之後，藉由本實施型態之程式來停止異向性蝕刻處理(S106)，然後結束本實施型態之程式。又，第四圖雖無特別論及到有關於蝕刻步驟中之兩個參數變化，但關於其他條件譬如保護膜形成步驟之各條件等，可於此製造程式中整體性控制。如上述，執行矽結構10之製造程式的結果，將可達成兼具有較高的垂直性及良好的側壁形狀。
於上述之實施型態上，以改變在蝕刻步驟中之蝕刻氣體壓力與一單位處理時間作為降低蝕刻速度之手段，換言之即減緩蝕刻能力的手段，然而並非限定於此。譬如於施加脈衝狀氣體壓力之際，藉由改變開始狀態及截止狀態之比例，也可降低蝕刻速度，故實質上係可發揮出本發明之效果。
另外，於上述實施型態上，雖使用讓蝕刻氣體與保護膜形成氣體交互電漿化的技術，但並非限定於此蝕刻手段。譬如，將記載於特開2004-296474之乾蝕刻氣體與保護膜形成氣體之混合氣體進行電漿化之方法，也可廣泛用於矽異向性乾蝕刻。這種方法，相較於僅讓上述各種氣體相互電漿化來蝕刻的方
法而言雖然蝕刻率變慢，但對側壁面的凹凸變得更小且平滑有助益。另外，也可使用C5F8或C4F6來取代上述保護膜形成氣體之C4F8，而也可使用NF3或F2來取代上述蝕刻氣體之SF6。另外，上述各蝕刻氣體及保護膜形成氣體無須係單一氣體。譬如蝕刻氣體除了SF6等外也可含有氧氣或氬氣，而保護膜形成氣體除了C4F8外也可含有氧氣。
於上述實施型態上，並非限定於蝕刻對象為凹溝。即使以孔為蝕刻對象同樣也可發揮出本發明實質的效果。
再者，於上述實施型態中，雖然開口寬度有兩種(100μm和10μm)，但並非限定於此。反之，本發明也可適用於三種以上的開口寬度。譬如，若蝕刻對象為彼此具有三種不同開口寬度之凹溝群組，由於到達蝕刻截止層所需時間，換言之即蝕刻速度各自不同，故藉由採用複數次過渡蝕刻條件即可產生等同於本發明之效果。進一步具體而言，於使用高速蝕刻條件之蝕刻步驟後，再使用蝕刻速度較快之過渡蝕刻條件(以下稱之為「第一過渡蝕刻條件」)來進行蝕刻步驟。之後，再使用於第一過渡蝕刻條件當中具有蝕刻速度最慢的蝕刻速度之蝕刻條件，(於本段落權宜稱之為「中速條件」)來進行蝕刻步驟。再者，使用緩慢降低蝕刻速度之過渡蝕刻條件(以下稱之為「第二過渡蝕刻條件」)且透過蝕刻步驟，使用於第二過渡蝕刻條件當中具有蝕刻速度最慢的蝕刻速度之「低速蝕刻條件」，來進行蝕刻步驟。結果，即使對彼此具有三種不同開口寬度之凹溝群組，也可產生等同於本發明之效果。又，採用複數個過渡蝕刻條件，也可適用於具有複數種開口寬度之凹溝群組、以及混合有相較於一般凹溝具有蝕刻速度較慢之複數種開口寬度之孔群組。
另外，於上述實施型態上雖採用SOI基板，但本發明也可適用除了矽氧化膜外之具有蝕刻截止層的矽基板。
再者，於本實施型態上，雖採用ICP(感應藕合式電漿；Inductively Coupled Plasma)來作為電漿產生手段，但本發明並非限定於此。也可使用其他之高密度電漿譬如CCP(電容式偶合電漿源；Capacitive-Coupled Plasma)或ECR(電子迴旋共振微波電漿；Electron-Cyclotron Resonance Plasma)來達到本發明之效果。如以上所述，存在於本發明之請求範圍內之變化例也涵蓋於申請專利範圍內。
以上所述僅為本發明之較佳可行實施例，非因此侷限本發明之專利保護範圍，故舉凡運用本發明說明書及圖式內容所為之等效技術變化，均包含於本發明之權利保護範圍內，合予陳明。
Claims (6)
- 一種矽結構之製造方法，係在使用交互導入蝕刻氣體與有機堆積物形成氣體所形成的電漿，於具有蝕刻截止層之基板中的矽範圍進行蝕刻，以在前述矽範圍中形成第一開口以及寬度小於前述第一開口的第二開口，前述方法具備有：在使用高速蝕刻條件進行蝕刻的步驟，並在讓前述矽範圍當中蝕刻速度最快之位置蝕刻到前述蝕刻截止層之前，讓前述矽範圍歷經使用從前述高速蝕刻條件之蝕刻速度隨著時間經過而減緩蝕刻速度之過渡蝕刻條件的蝕刻步驟；以及使用具有前述過渡蝕刻條件當中蝕刻速度最緩慢之蝕刻速度之低速蝕刻條件，來對前述矽範圍蝕刻直到前述第二開口到達蝕刻截止層之步驟。
- 如申請專利範圍第1項所述之矽結構之製造方法，其中前述過渡蝕刻條件係蝕刻速度呈略直線性減緩。
- 如申請專利範圍第1項所述之矽結構之製造方法，其中前述低速蝕刻條件係在使前述第二開口到達蝕刻截止層的同時，抑制先前已到達蝕刻截止層之前述第一開口的過度蝕刻。
- 一種紀錄媒體，係紀錄有矽結構之製造程式者，前述矽結構之製造程式係在使用交互導入蝕刻氣體與有機堆積物形成氣體所形成的電漿，於具有蝕刻截止層之基板中的矽範圍進行蝕刻，以在前述矽範圍中形成第一開口以及寬度小於前述第一開口的第二開口，當通過電腦執行前述製造程式時，使前述電腦執行以下步驟： 在使用高速蝕刻條件進行蝕刻的步驟，並在讓前述矽範圍當中蝕刻速度最快之位置蝕刻到前述蝕刻截止層之前，讓前述矽範圍歷經使用從前述高速蝕刻條件之蝕刻速度隨著時間經過而減緩蝕刻速度之過渡蝕刻條件的蝕刻步驟；以及使用具有前述過渡蝕刻條件當中蝕刻速度最緩慢之蝕刻速度之低速蝕刻條件，來對前述矽範圍蝕刻直到前述第二開口到達蝕刻截止層之步驟。
- 一種矽結構之製造裝置，係具備藉由程式來控制之控制部，前述程式係在使用交互導入蝕刻氣體與有機堆積物形成氣體所形成的電漿，於具有蝕刻截止層之基板中的矽範圍進行蝕刻，以在前述矽範圍中形成第一開口以及寬度小於前述第一開口的第二開口，當前述控制部執行前述程式時，前述程式使前述控制部執行以下步驟：在使用高速蝕刻條件進行蝕刻的步驟，並在讓前述矽範圍當中蝕刻速度最快之位置蝕刻到前述蝕刻截止層之前，讓前述矽範圍歷經使用從前述高速蝕刻條件之蝕刻速度隨著時間經過而減緩蝕刻速度之過渡蝕刻條件的蝕刻步驟；以及使用具有前述過渡蝕刻條件當中蝕刻速度最緩慢之蝕刻速度之低速蝕刻條件，來對前述矽範圍蝕刻直到前述第二開口到達蝕刻截止層之步驟。
- 一種矽結構之製造裝置，係具備使用如申請專利範圍第4項所述之紀錄媒體的控制部，以控制前述製造裝置製造矽結構。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008158869A JP5308080B2 (ja) | 2008-06-18 | 2008-06-18 | シリコン構造体の製造方法及びその製造装置並びにその製造プログラム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201003775A TW201003775A (en) | 2010-01-16 |
| TWI520209B true TWI520209B (zh) | 2016-02-01 |
Family
ID=41433951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW098113302A TWI520209B (zh) | 2008-06-18 | 2009-04-22 | A manufacturing method of a silicon structure, a manufacturing apparatus for a silicon structure, and a manufacturing of a silicon structure Program |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US8546265B2 (zh) |
| JP (1) | JP5308080B2 (zh) |
| TW (1) | TWI520209B (zh) |
| WO (1) | WO2009154034A1 (zh) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5223878B2 (ja) * | 2010-03-30 | 2013-06-26 | 株式会社デンソー | 半導体装置の製造方法 |
| JP2012129429A (ja) * | 2010-12-17 | 2012-07-05 | Hitachi High-Technologies Corp | プラズマ処理方法 |
| CN103663357B (zh) * | 2012-09-18 | 2017-07-07 | 无锡华润上华半导体有限公司 | 硅的刻蚀方法 |
| CN102938379B (zh) * | 2012-11-21 | 2015-06-17 | 深圳市华星光电技术有限公司 | 开关管的制作方法及开关管的蚀刻设备 |
| JP5886214B2 (ja) * | 2013-01-17 | 2016-03-16 | Ｓｐｐテクノロジーズ株式会社 | プラズマエッチング方法 |
| JP5889232B2 (ja) * | 2013-03-06 | 2016-03-22 | 富士フイルム株式会社 | 凹凸構造体の製造方法 |
| JP6207947B2 (ja) * | 2013-09-24 | 2017-10-04 | 東京エレクトロン株式会社 | 被処理体をプラズマ処理する方法 |
| JP6438511B2 (ja) * | 2017-03-09 | 2018-12-12 | Ｓｐｐテクノロジーズ株式会社 | エッチング保護膜形成用デポガス、プラズマエッチング方法、及びプラズマエッチング装置 |
| US10529578B2 (en) * | 2017-11-12 | 2020-01-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of fabricating semiconductor structure |
| US20210118734A1 (en) * | 2019-10-22 | 2021-04-22 | Semiconductor Components Industries, Llc | Plasma-singulated, contaminant-reduced semiconductor die |
| JP7529902B2 (ja) * | 2021-04-08 | 2024-08-06 | 東京エレクトロン株式会社 | エッチング方法及びプラズマ処理システム |
| WO2024043082A1 (ja) * | 2022-08-22 | 2024-02-29 | 東京エレクトロン株式会社 | エッチング方法及びプラズマ処理システム |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ATE251341T1 (de) * | 1996-08-01 | 2003-10-15 | Surface Technology Systems Plc | Verfahren zur ätzung von substraten |
| ATE458273T1 (de) | 1998-11-04 | 2010-03-15 | Surface Technology Systems Plc | Verfahren zur ätzung eines substrats |
| US6391788B1 (en) * | 2000-02-25 | 2002-05-21 | Applied Materials, Inc. | Two etchant etch method |
| US6593244B1 (en) * | 2000-09-11 | 2003-07-15 | Applied Materials Inc. | Process for etching conductors at high etch rates |
| JP3774115B2 (ja) * | 2000-11-21 | 2006-05-10 | 住友精密工業株式会社 | シリコンの異方性エッチング方法及び装置 |
| JP2002176182A (ja) * | 2000-12-06 | 2002-06-21 | Denso Corp | 容量式力学量センサの製造方法 |
| US6759340B2 (en) * | 2002-05-09 | 2004-07-06 | Padmapani C. Nallan | Method of etching a trench in a silicon-on-insulator (SOI) structure |
| US6924235B2 (en) * | 2002-08-16 | 2005-08-02 | Unaxis Usa Inc. | Sidewall smoothing in high aspect ratio/deep etching using a discrete gas switching method |
| US6939811B2 (en) * | 2002-09-25 | 2005-09-06 | Lam Research Corporation | Apparatus and method for controlling etch depth |
| US20060006139A1 (en) * | 2003-05-09 | 2006-01-12 | David Johnson | Selection of wavelengths for end point in a time division multiplexed process |
| US20080078948A1 (en) * | 2006-10-03 | 2008-04-03 | Tokyo Electron Limited | Processing termination detection method and apparatus |
-
2008
- 2008-06-18 JP JP2008158869A patent/JP5308080B2/ja active Active
-
2009
- 2009-04-08 WO PCT/JP2009/057171 patent/WO2009154034A1/ja active Application Filing
- 2009-04-08 US US12/997,942 patent/US8546265B2/en active Active
- 2009-04-22 TW TW098113302A patent/TWI520209B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| WO2009154034A1 (ja) | 2009-12-23 |
| JP2010003725A (ja) | 2010-01-07 |
| US8546265B2 (en) | 2013-10-01 |
| TW201003775A (en) | 2010-01-16 |
| JP5308080B2 (ja) | 2013-10-09 |
| US20110097903A1 (en) | 2011-04-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI520209B (zh) | A manufacturing method of a silicon structure, a manufacturing apparatus for a silicon structure, and a manufacturing of a silicon structure Program | |
| TWI501289B (zh) | A plasma processing method and a plasma processing apparatus | |
| JP5214596B2 (ja) | プラズマ処理システムのマスクアンダーカットおよびノッチを最小化する方法 | |
| JP6138653B2 (ja) | ドライエッチング方法 | |
| TWI538049B (zh) | 在布氏蝕刻製程後獲得平滑之側壁之方法 | |
| JP4512529B2 (ja) | エッチング方法及びエッチング装置 | |
| JP4209774B2 (ja) | シリコン基板のエッチング方法およびエッチング装置 | |
| JP4065213B2 (ja) | シリコン基板のエッチング方法及びエッチング装置 | |
| JP2018157048A (ja) | エッチング方法及びプラズマ処理装置 | |
| US20070197039A1 (en) | Anisotropic etching method | |
| JP5035300B2 (ja) | 半導体装置の製造方法 | |
| JP5367689B2 (ja) | プラズマ処理方法 | |
| KR20150115683A (ko) | 에칭 방법 | |
| JP2009302181A (ja) | プラズマエッチング処理方法およびプラズマエッチング処理装置 | |
| US20070212888A1 (en) | Silicon Substrate Etching Method | |
| JP4769737B2 (ja) | エッチング方法及びエッチング装置 | |
| JP6579786B2 (ja) | プラズマエッチング方法 | |
| JP6584339B2 (ja) | 半導体素子の製造方法 | |
| JP4578887B2 (ja) | エッチング方法及びエッチング装置 | |
| JP5774356B2 (ja) | プラズマ処理方法 | |
| JP4399310B2 (ja) | ドライエッチング方法並びにマイクロレンズアレイ及びその作製方法 | |
| JP5416540B2 (ja) | シリコン構造体の製造方法及びその製造装置並びにその製造プログラム | |
| JP2008041744A (ja) | ドライエッチング方法等 | |
| JP5918886B2 (ja) | プラズマ処理方法 | |
| JP5792613B2 (ja) | プラズマエッチング方法 |