KR100242272B1 - 반도체 장치의 제조방법과 제조장치 - Google Patents

반도체 장치의 제조방법과 제조장치 Download PDF

Info

Publication number
KR100242272B1
KR100242272B1 KR1019950035534A KR19950035534A KR100242272B1 KR 100242272 B1 KR100242272 B1 KR 100242272B1 KR 1019950035534 A KR1019950035534 A KR 1019950035534A KR 19950035534 A KR19950035534 A KR 19950035534A KR 100242272 B1 KR100242272 B1 KR 100242272B1
Authority
KR
South Korea
Prior art keywords
plasma
semiconductor device
substrate
manufacturing
insulating film
Prior art date
Application number
KR1019950035534A
Other languages
English (en)
Inventor
하시모또 고이찌
가마따 다께시
히꼬사까 유끼노브
하세가와 아끼히로
Original Assignee
아끼구사 나오유끼
후지쯔 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아끼구사 나오유끼, 후지쯔 가부시키가이샤 filed Critical 아끼구사 나오유끼
Application granted granted Critical
Publication of KR100242272B1 publication Critical patent/KR100242272B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32137—Radio frequency generated discharge controlling of the discharge by modulation of energy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32—Processing objects by plasma generation
    • H01J2237/33—Processing objects by plasma generation characterised by the type of processing
    • H01J2237/334—Etching
    • H01J2237/3343—Problems associated with etching
    • H01J2237/3347—Problems associated with etching bottom of holes or trenches

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

플라즈마를 사용한 절연게이트형 전계효과 트랜지스터(IGFET)의 제조기술에 관하여 미세패턴의 가공에 있어서도 게이트절연막의 손상을 방지하는 반도체 장치의 제조방법을 제공하는 것이다. 반도체층, 그 위에 형성되고, 절연내압이 B(V)이고, 두께가 10nm 이하인 게이트 절연막, 그 위에 형성된 안테나비가 500이상인 안테나 구조의 도전체층, 그 위에 형성되고, 애스펙트비가 1보다 큰 개구부를 가지는 절연체패턴을 가지는 반도체웨이퍼를 플라즈마 처리장치내에 반입하는 공정과, 전자온도 Te(eV)가 Te≤B인 플라즈마 중에서 상기 반도체 웨이퍼를 처리하는 공정을 포함하는 반도체 장치의 제조방법이 제공된다.

Description

반도체 장치의 제조방법과 제조장치
제1도는 본 발명자가 행한 실험을 설명하기 위한 평면도 및 그래프.
제2도는 실험에 사용한 샘플의 단면도 및 평면도.
제3도는 실험에 사용한 ECR플라즈마장치 및 랑그뮈어 프로브를 설명하기 위한 개략단면도 및 모식도.
제4도는 플라즈마공정에서의 기판의 챠지업(charge-up)을 설명하기 위한 개략도.
제5도는 실험에 사용한 유도결합플라즈마 장치를 표시하는 블록도.
제6도는 실험에 사용한 플라즈마장치내에서의 전력 및 전위의 파형을 표시하는 그래프.
제7도는 실험에 사용한 펄스의 단면도 및 평면도.
제8도는 플라즈마장치내에서의 전력 및 전위의 파형을 표시한 개략도.
제9도는 실혐결과를 나타낸 그래프.
제10도는 플라즈마처리방법의 변화예를 표시하는 그래프.
제11도는 본 발명의 다른 실시예에 의한 플라즈마처리 장치의 블록도.
제12도는 본 발명의 다른 실시예에 의한 제11도의 장치를 사용한 플라즈마처리 공정을 설명하기 위한 그래프.
본 발명은, 반도체장치의 제조기술에 관하여, 특히 플라즈마를 사용한 절연게이트형 전계효과트랜지스터(IGFET)의 제조기술에 관한 것이다.
LSI(대규모집적회로)의 집적도향상에 따라 패턴의 미세화가 진행되었다. 미세한 마스크패턴을 충실히 도전층이나 절연층에 전사하기 때문에, 반응성 이온에칭(RIE), 일렉트론 사이클로트론 레조난스(ECR) 플라즈마에칭등의 플라즈마를 이용한 이방성 드라이에칭이 많이 사용되었다.
한편, 반도체소자의 미세화에 따라, 절연게이트형 전계효과 트랜지스터의 게이트 절연막의 두께는 얇게 되었고, 10nm이하의 것이 실용화되어 가고 있다. 이와 같이, 얇은 게이트절연막은, 작은 전기적 스트레스에서도 손상을 받기 쉽다.
예를 들면, 플라즈마프로세스에 있어서는, 기판에 이온, 전자등의 전하가 입사한다. 입사하는 양·음전하에 차가 생기면, 기판과는 전기적으로 분리된 게이트절연막의 도전층에 전하가 챠지업한다. 도전층과 아래의 기판과의 사이에 전위차가 생기면, 게이트절연막을 통하여, 터널전류가 흐를 수 있다.
터널전류에 의하여, 게이트절연막의 유전특성은 변화하고, 절연파괴를 생기게 하는 일도 있다.
이와 같이, 게이트절연막상의 도전층 또는 게이트전극에 접속된 도전층(이들을 이하, 게이트배선이라 한다)에 챠지업이 생길 수 있는 플라즈마 프로세스는, 게이트절연막에 손상을 줄 수 있다. 이와 같은 프로세스로서는, 게이트배선층의 패터닝, 게이트배선층에 도달하는 콘택트홀의 개구, 게이트배선층에 도달하는 콘택트홀내의 스퍼터에칭에 의한 크리닝, 게이트배선층이 일부 노출한 표면에의 플라즈마 CVD등이다.
게이트절연막이 손상을 받으면, 게이트절연파괴 또는 게이트절연막의 유전변화에 의해, 반도체 장치의 수율이 저하할 뿐만아니고, 게이트절연막의 신뢰성, 나아가서는 반도체 장치의 신뢰성은 손상하는 경우도 있다. 따라서, 플라즈마 프로세스가 게이트절연막에 주는 손상을 충분히 방지하는 것이 바람직하다.
반도체 기판상의 플라즈마가 불균일하면, 반도체 기판에 유입하는 이온전류와 전자전류에 차가 생기고, 이 차에 의한 터널전류가 게이트절연막을 흐르는 가능성이 생긴다. 반도체 장치에 있어서, 게이트절연막의 면적에 대한 게이트배선의 면적(이하, 안테나비라 한다)은 10,000정도에 달한다. 이와 같은 높은 안테나비의 도전막을 플라즈마 가공하면, 약간의 플라즈마의 불균일에 의해서 대량의 터널전류가 게이트절연막을 흐를 가능성이 있다.
그리하겨, 플라즈마 가공에 사용하는 플라즈마를 될 수 있는 한 균일화하는 것이 시도되고 있다. 보다 구체적으로는, 플라즈마전위의 균일화나, 기판바이어스 전압의 균일화등이 제안되었다. 예를들면, 반도체 기판상을 자속이 횡단하는 구성을 사용하여 기판상의 도처에서 자속이 표면에 평행이 되도록 한 구성이 제안되었다.
이하, 두꺼운 절연막상에 형성되고, 게이트절연막과 같은 얇은 절연막상의 전극에 접속되고, 보다 넓은 면적을 가지고, 전기적으로 분리된 도전층을 안테나라 부르고, 두꺼운(게이트)절연막상에 전극의 면적에 대한 두께운 절연막상의 도전층의 저면적의 비를 안테나비라 한다.
플라즈마의 균일성은, 통상 높은 안테나비를 가지는 게이트 배선을 사용하여 게이트절연막의 파괴율에 의해서 측정되었다. 예를들면, 안테나비 1,000,000를 가지고, 표면에 노출한(표면노출형) 게이트배선을 플라즈마처리하고 게이트절연막이 파괴하지 않으면, 플라즈마는 균일하다고 판정되었다.
그런데, 이와 같은 측정에 의해서 충분히 균일하다는 것이 증명된 플라즈마를 사용하여도, 가공패턴에 의해서 게이트절연막에 손상이 생기는 경우가 있다는 것을 알게 되었다. 예를들면, 게이트배선의 패턴닝에 있어서는, 게이트배선층의 위에 포토레지스트의 마스크패턴이 배치된다. 포토레지스트의 개구부에서의 개구폭에 대한 레지스트의 두께의 비(이하, 애스펙트비라 한다)는 1보다 더 큰 것으로 되어져 있었다. 이와 같은, 높은 애스펙트비를 가지는 절연패턴아래의 도전층을 플라즈마처리하는 경우, 균일한 플라즈마를 사용하여도 게이트절연막에 손상이 발생할 수 있다. 이와 같은 높은 안테나비의 절연막패턴을 위에 가지는 안테나를, 이하 구조가 붙은 안테나라고 한다.
예를들면, 안테나비 1,000,000의 표면노출형 안테나구조에 의해서는 균일하다는 것이 증명된 ECR플라즈마에 안테나비 10,000의 구조가 붙은 안테나를 노광시키면, 게이트절연막에 손상이 생길 수 있다.
따라서, 표면이 연속하는 평탄한 도전막에 대하여는, 균일한 성질을 표시한 플라즈마를 사용하여도, 미세패턴을 가지는 반도체 장치의 구조공정에 있어서는, 게이트절연막의 손상이 생겨버린다.
본 발명의 목적은, 미세패턴의 가공에 있어서도, 게이트절연막의 손상을 방지할 수 있는 반도체 장치의 제조방법을 제공하는 것이다.
본 발명의 다른 목적은, 미세패턴을 가지는 반도체 장치를 게이트절연막의 손상을 방지하면서, 제조할 수가 있는 반도체 장치의 제어장치를 제공하는 것이다.
본 발명의 일관점에 의하면, 반도체 장치의 제조에서의 플라즈마처리에 있어서, 플라즈마중의 전자에너지분포, 또는 그 대표치인 전자온도가 미리 정해진 값보다 작게 되도록 rf 고주파수, 전력, 자장, 압력, 가스종중, 적어도 하나를 제어하여, 전자가 고애스펙트비 절연체 패턴간에 존재하는 도전체 패턴내에 들어가도록 한 것을 특징으로 하는 반도체 장치의 제조방법을 제공하는 것이다.
본 발명의 다른 관점에 의하면, 반도체층, 그 위에 형성되고, 절연내압이 B(V)이고, 두께가 10nm이하인 게이트절연막, 그 위에 형성된 안테나비가 500이상인 안테나구조의 도전층, 그 위에 형성되고 애스펙트비가 1보다 큰 개구부를 가지는 절연체패턴을 가지는 반도체 웨이퍼를 플라즈처리장치내에 반입하는 공정과, 전자온도 Te(eV)가 Te≤B인 플라즈마 중에서 상기 반도체웨이퍼를 처리하는 공정을 포함하는 반도체 장치의 제조방법이 제공된다.
본 발명자의 실험에 의하면, 플라즈마의 전자온도가 게이트절연막의 내압보다 더 높은 경우에 게이트절연막에 손상이 생기고, 낮은 경우에 손상이 생기지 아니하였다.
본 발명의 다른 관점에 의하면, 게이트절연막과 그 위의 게이트 배선을 가지는 기판을 반응용기내에 수용하는 공정과, 주기적으로 변동하는 에너지를 주어서 기판상방에 플라즈마를 여기하는 공정과, 플라즈마의 전자온도가 실질적으로 최저가 되는 타이밍으로 기판전위가 실질적으로 최고로 되도록 플라즈마여기에 동기하여 기판바이어스를 인가하는 공정을 가지는 반도체 장치의 제조방법에 제공된다.
본 발명의 다른 관점에 의하면, 게이트절연막과 그 위에, 형성한 게이트배선을 가지는 반도체기판을 반응용기내에 반입하는 공정과, 제1기간의 사이, 반응용기내의 반도체 기판상방에 주플라즈마 여기에너지의 투입, 휴지를 반복하는 공정과, 상기 주플라즈마 여기어네지의 휴지(休止)에서 투입으로 옮기는 타이밍에 동기하여, 상기 반도체 기판을 전자가 유입하도록 상기 반도체 기판에 바이어스전위를 인가하는 공정을 가지는 반도체 장치의 제조방법이 제공된다.
본 발명자의 실험에 의하면, 플라즈마 여기에너지를 주기적이고, 단기적으로 부여하여 에너지 휴지기간의 최후에 동기시켜서 기판 바이어스가 최고전위가 되도록 조정한 경우, 플라즈마 여기에너지를 연속적으로 준 경우나, 플라즈마 여기에너지를 단속시켜도 기판바이어스와는 비동기의 경우에 비하여, 게이트절연막의 손상이 현저히 감소하였다.
본 발명의 다른 관점에 의하면, 기밀용기와, 그 기밀용기내에 제어하여 기체를 도입하는 수단과, 그 기밀용기내에 도입된 기체를 제어하여 배기하는 수단과, 그 기밀용기내에 피처리기판을 보지하는 수단과, 그 피처리기판의 전위에 제1의 시간변화를 줄수 있는 전위제어수단과, 그 기밀용기내의 기체에서 플라즈마를 생성하기 위한 에너지를 투입할 수 있고, 투입에너지에 제2의 시간변화를 줄 수 있는 에너지투입수단과, 그 제1의 시간변화와 그 제2의 시간변화를 동기시킬 수 있고, 제1 및 제2의 시간변화의 위상관계를 제어할 수 있는 동기제어 수단을 갖는 반도체 장치의 제조장치가 제공되어 있다.
본 발명자 및 그 동료는, 마이크로로딩 효과에 의해서 게이트배선층 에칭중에 높은 안테나비를 가지는 구조가 붙은 아테나가 출현하는 것을 보고 한바 있다.(미국 특허출원 08/275,426호, 바람직한 실시예의 란). 게이트배선층 퇴적후, 그 표면에 레지스트패턴을 형성하고, 에칭을 행할 때, 당초는 게이트 배선층이 기판에 전기적으로 접속되어 있고, 안테나구조는 출현해 있지 않다. 그런데, 마이크로로딩 효과에 의해서, 개구폭이 넓은 영역은 에칭이 종료하여도, 개구폭이 좁은 영역에 있어서는, 에칭이 종료하지 않는다. 이 단계에 있어서, 게이트배선층은 개구폭의 넓은 영역에서 분단된 형상으로 된다. 이 과도단계에서 안테나비가 높은 구조가 붙은 안테나가 출현한다.
기판에 바이어스용 rf를 인가하고, 플라즈마중의 이온을 기판에 끌어 넣는 전계를 발생시키면, 플라즈마중의 이온은 기판으로 향하여 가속된다. 플라즈마중의 전자는, 기판으로 향할때에 감속을 받는다. 이 전계에 의한 힘은 기판의 표면에 대하여 수직의 방향으로, 기판표면과 평행인 방향에는 감속을 받지 않는다.
따라서, 플라즈마중의 랜덤한 운동을 반영하고, 갖가지의 운동방향을 가지는 전자는, 대부분이 기판에 대하여 경사지게 입사한다고 생각될 수 있기 때문에, 절연패턴의 구조가 붙은 안테나의 절연패턴의 상부측벽에는, 이온은 거의 충돌하지 않는데 대하여, 다량의 전자가 충돌한다. 이 결과, 절연패턴의 측벽상부에 음전하가 축적한다.
이 음전하에 의한 전장이 커지면, 전자가 반발되어, 패턴의 내부에 들어가기 어려워진다고 생각된다. 따라서, 이온에 의한 양전화유입에 비교하여, 전자에 의한 음전하유입이 부족하여, 결과로서 과잉의 양전하에 의한 전류가 게이트 배선층에 축적되고, 게이트절연막을 터널전류로 되어 통과하여, 손상을 생기게 한다고 생각되어진다.
제1(a),(b),(c)도는, 본 발명자가 행한 실험을 표시한다. 제1(a)도는 플라즈마처리한 애칭상의 각 칩에서의 게이트절연막 파괴의 모습을 표시하는 평면도이다. 제1(b)도는, 플라즈마의 전자온도 측정에 쓰인 프로브의 삽입방향을 표시한 개략 평면도이다. 제1(c)도는, 프로브측정에 의해서 얻는 플라즈마의 전자온도를 위치의 함수로서 표시하는 그래프이다.
제2(a),(b)도는 실험에 사용한 샘플의 구조를 표시한 단면도 및 평면도이다. 실리콘기판 13의 표면에는 두꺼운 필드산화막 14a와 필드산화막에 의해서 둘러싸인 영역에 형성된 두께 8nm의 게이트산화막 14b가 형성되어 있다.
이들의, 필드산화막 및 게이트 절연막상에 다결정 실리콘막 15a와 알루미늄층 15b의 적층으로서 되는 게이트배선 15가 형성되고, MOS캐패시터 C를 구성하고 있다. 게이트배선 15위에는, 두께 1.6㎛의 포토레지스트에 의한 빈틈없는 배선절연패턴 16이 형성되어 있다.
제2(b)도에 표시와 같이, 포토레지스트 16은, 폭 w=0.78㎛의 배선패턴이 간격 d=0.8㎛으로 복수개 병렬로 배치되어 있다. 개구부의 애스펙트비는 2이다. 이들의 배선은, 도면중 하부에 표시하는 MOS캐패시터 C에 연속하여 접속되어 있다.
제3(a)도는, 이와 같은, 샘플을 에칭한 발산자장 ECR플라즈마 에칭장치의 구성을 표시한다.
진공배기 가능한 반응실 1에는, 가스 도입구 2, 배기구 3이 접속되어 있다. 가스도입구 2는 소정의 에칭가스원에 접속된다. 배기구 3은, 배기장치에 접속되어 있다. 반응실 1의 상부에는 개구가 설치되고, 플라즈마발생실 4에 접속되어 있다. 플라즈마발생실 4와 반응실 1이 기밀한 용기를 구성한다.
반응실 1의 상부에는, 석영등의 마이크로파투광창 6이 기밀하게 설치되어 있고, 마이크로파도파관 5에 접속되어 있다. 마이크로파도과판 5는 마이크로 파발생원에서 플라즈마발생실 4로 마이크로파를 도입한다.
플라즈마발생실 4의 주위에는 주 코일 7이 배치되고, 마이크로파발생실 4내에 발산자장을 발생할 수가 있다. 이 발산자장에 의해서 ECR조건이 형성된다.
반응실 1의 하부에는, 기판 9을 배치하기 위한 서셉터(susceptor) 8이 배치되고, 서셉터 8은 바이어스원 12에 접속되어 rf 바이어스원 12는, 13.56MHz의 rf 전압을 서셉터 8에 공급한다. 서셉터 8의 하부에는, 외측의 외부 코일 10 및 내측의 내부코일 11이 동심상으로 배치되어 있다.
가스도입구 2에서 에칭가스를 도입하고, 배기구 3에서 배기함으로써, 반응실 1, 플라즈마발생실 4내에 소정압력의 에칭가스분위기를 형성한다. 주코일 7에 의해서 자장을 발생하면서, 마이크로파도파관 5에서 플라즈발생실 4에 마이크로파를 도입함으로써, 플라즈마발생실 4내에 ECR 플라즈마를 발생시킨다. 이 플라즈마는, 발산하는 자장에 의해서 반응실 11내에 드리프트하고 서셉터 8상의 기판 9에 도달한다.
rf 바이어스원 12에서 13.56MHz의 rf 전력을 서셉터 8에 인가함으로써, 기판 9의 전위를 제어하고, 플라즈마중의 이온을 기판 9에 향하여 가속하도록 바이어스전계를 발생시킨다. 이와 같은 조건에서, 기판 9상의 서셉터에 플라즈마에 의한 에칭처리를 행하였다.
더욱이, 에칭조건은 주 코일전류 21A, 외부코일 전류 8A, 내부코일 전류 8A, 에칭가스 Cl2+ BCl3, 압력 0.6Pa, 마이크로파전력 800W, rf 바이어스 전력 180W이었다.
제1(a)도는 이 조건의 에칭으로 웨이퍼 9상의 각 칩 22에 형성한 샘플을 에칭한 결과를 표시한다. 웨이퍼 9상의 각 칩 22에는, 제2(a),(b)도에 표시한 안테나가 접속된 게이트산화막 두께 8nm의 MOS캐퍼시터가 형성되어 있다. 이 안테나를 에칭한 후, MOS캐퍼시터의 내압을 측정하였다.
흰 사각형은 내압이 정상이었던 칩을 표시하고, 빗금친 사각형은 내압불량 즉, 에칭중에 파괴가 생긴 샘플을 표시한다. 더욱이 우측아래에 빗금친 영역은, 안테나비 106의 샘플이 파괴된 영역을 표시하고, 교차로 빗금친 영역은, 안테나비 105의 샘플이 파괴된 영역을 표시한다.
또한, 안테나비 104의 샘플도 동시에 형성하였으나, 안테나비 105의 샘플의 파괴된 영역과 거의 동일영역에서 파괴된다.
제1(a)도에서, 웨이퍼상 전면에서 샘플이 파괴된 것은 아니고, 일정한 영역에서 샘플이 파괴되어 있는 것을 알게 된다. 다른 보는 방법을 취하면 웨이퍼상에 있는 영역에 있어서는, 게이트절연막은 파괴되어 있지 않다. 흰 사각형으로 표시한 영역에 있어서는, 게이트절연막의 손상이 방지되는 플라즈마로 되어 있다고 생각될 수 있다.
그리하여, 보상 전극이 붙은 랑그뮈어 프로브를 사용하여 플라즈마의 성질을 측정하였다. 제1(b)도는, 웨이퍼 9상의 프로브의 삽입방향을 표시한다.
프로브의 높이는 웨이퍼표면에서 약 4cm로 하였다.
제3(b)도는, 랑그뮈어프로브의 구성을 개략적으로 나타낸다. 반경 0.5mm, 길이 5mm의 백금선을 프로브 31로 하였다. 프로브 31에는, 알루미늄으로 형성된 보상전극 32, 33이 캐패시터 34, 35를 통하여 접속되어 있다. 이들의 보상전극 32, 33은, 변동하는 플라즈마전위를 보상하기 위한 전극이다.
프로브 31은, 사용한 rf 주파수를 차단하는 필터 36을 통하여 전류계 38과 가변전압원 37에 접속되어 있다. 가변전압원 37의 다른 극과 반응실 1의 외벽은 접지 되어 있다.
프로브 31의 위치를 제1(b)도에 도시한 바와같이 웨이퍼 9위에서 이동시키고, 각 점에서 가변전압원 37의 전압 V를 변화시켜서 흐르는 전류 I을 전류계 38에서 측정하였다. 얻어진 V-I 특성에서, 전류치가 “0”이 되는 부동(浮動)전위부근의 △V/△lnI을 계산하고, 주지의 방법에 의해서 전자온도를 eV 단위로 구하였다.
제1(c)도는, 얻어진 전자온도(eV)의 웨이퍼 9상에서 직방향위치에 대한 관계를 표시한다. 샘플이 파괴된 영역에 대응하여, 전자온도 분포는 명확한 변화를 표시하고 있다. 즉, 샘플의 파괴가 생긴 영역에 있어서는, 전자온도가 약 10eV이상으로 높고, 파괴가 생기지 않은 영역에 있어서는, 전자온도가 약 7eV이하로 낮다. 이 결과에서 플라즈마중의 전자온도가 높으면, 구조가 붙은 안테나를 가지는 게이트 절연막에 파괴가 생기기 쉬운 것을 알 수 있다.
더욱이, 샘플에서의 게이트절연막은 두께 8nm의 산화실리콘막이고, 이 산화실리콘막의 절연내압은 약 8V이다. 따라서, 게이트절연막의 절연내압보다 낮고, 전형적으로는 약 1eV이상 낮은 전자온도영역에 있어서는, 샘플에는 손상이 생기고 있지 않다.
역으로, 게이트절연막의 내압보다 더 높고 전형적으로는 약 2eV이상 높은 전자온도영역에 있어서는, 게이트절연막의 손상이 생기고 있다. 따라서, 게이트절연막의 손상을 방지하기 위해서는 플라즈마의 전자온도를 게이트절연막의 내압보다 더 낮추는 것이 바람직하다.
또한, 게이트절연막의 손상은 게이트절연막의 막두께 10nm이하, 안테나비가 500이상, 애스펙트비가 1이상의 경우에 생기기 쉽다. 특히, 웨이퍼직경이 8인치 이상인 경우에 손상이 생기기 쉽다.
이와 같이, 평탄면상의 특성이 균일한 플라즈마를 사용하여도, 미세패턴의 가공에 있어서 생길 수 있는 손상은, 웨이퍼 전면상에서의 플라즈마의 전자 온도를 낮게 제어함으로써 방지할 수 있다는 것을 알았다. 이 기구는 이하와 같이 생각할 수 있을 것이다.
먼저 균일한 플라즈마를 사용하여도 구조가 붙은 안테나에 손상이 생기는 기구로서 다음과 같은 모델을 생각할 수 있다.
제4(a)도에 표시와 같이, 기판에 바이어스 rf 전력을 공급하였을 때, 플라즈마에 대하여 기판이 상대적으로 음전위로 바이어스 된다. 플라즈마중의 양이온은, 기판과 플라즈마의 사이에 형성된 전장에 의해서 기판으로 향하여 가속되고, 기판에 거의 수직으로 입사한다. 플라즈마와 기판간의 전장은, 기판에 인가하는 바이어스 rf 전력에 의해서 주기적으로 변화하나, 그 방향(부호)은 변화하지 않는다. 따라서 양이온은 전주기를 통하여 기판에 입사한다고 생각할 수가 있다.
제4(b)도에 표시와 같이, 이 전장은 전자에 대하여는 감속작용을 미친다. 따라서, 전자는 전장에 의해서 가속되고, 플라즈마중의 랜덤 운동으로 반영하고, 대부분이 기판에 대하여 경사로 입사한다고 생각된다. 전자가 기판에 대하여 경사지게 입사하면, 기판상의 절연패턴의 측벽에 전자가 입사하게 된다. 도전성이 없는 영역에 입사한 전자는 그 영역을 챠지업시킨다.
즉, 구조가 붙은 안테나의 절연물패턴의 상부측벽에는 이온은 거의 충돌하지 않고, 전자만이 충돌한다. 이 결과, 측벽에 음전하가 축적된다. 축적된 음전하는, 다시금 전자를 반발하는 전장을 더 형성한다. 이 전장의 강도에 따라 전자가 패턴내로 들어가지 않게 된다. 축적은 플라즈마중의 절연물 패턴 상부측벽에서의 음전하의 전자의 횡방향속도에 의해서 지배되는 것으로 생각할 수가 있다.
이 전자의 횡방향속도는 전자온도에 의존한다. 횡방향속도가 높은 전자의 비율이 높으면, 절연물 패턴 측벽에 축적되는 음전하가 커지고, 전주기를 통하여 입사하는 이온의 양전하 유입에 대하여 전자전류가 발란스를 취할 수 없게 된다.
결과로서, 과잉의 정전류가 게이트절연막을 통과하여, 손상을 준다고 생각될 수 있다.
전자온도를 내리면 전자의 평균운동에너지가 저하하고, 고에너지 전자의 수도 적어진다. 전자이 운동은 랜덤하다. 제4(c)도에 표시하는 바와같이, 전자의 속도를 기판에 수직의 속도성분 Vy와 기판표면에 평행한 속도성분 Vx로 분해하여 생각하였을 때, 외력이 작동하지 않는 경우, Vx의 분포와 Vy의 분포도는 동등하다. 기판에 수직의 전장을 발생시키면, 수직성분 Vy는, 플라즈마와 기판간의 전장에 의해서 가속/감속을 받으나, 수평성분 Vx는 전장에 의해서, 거의 영향되지 않는다. 전자온도를 내리면 전자의 횡방향속도 성분 Vx가 저하하고, 절연물패턴의 상부측벽에 축적하는 음전하가 작아진다고 생각할 수 있다. 전자의 수직방향속도성분 Vy는, 전자온도에 의하지 않고, 전장과의 상호작용에 의하여 거의 일정치로 유지된다고 생각하면, 전자온도가 낮은 측벽상의 챠지업량이 적고, 기판에 유입하는 전자전류를 높게 할 수가 있다. 이와 같은 기구에 의해서 전자온도를 저하시켰을때에 기판에 입사하는 양전하의 과잉을 억제할 수 있는 것으로 생각될 수 있다.
또한, 기판에 대한 전자의 입사는 전주기 균일하지는 않다. 플라즈마와 기판간의 바이어스전장이 강할때는 전자는 전장에 의해서 반발되고, 기판에 접근할 수가 없다. 플라즈마와 기판간의 바이어스 전장이 약해지고, 전자가 기판에 접근하는 기간에만 전자가 기판에 입사한다고 생각될 수 있다. 기판 바이어스가 rf 바이어스인 경우, 플라즈마와 기판사이에 형성되는 전장은, rf 바이어스의 주파수에 따라서 변동한다.
제2(a)도에 표시한 ECR플라즈마에칭 장치에 있어서, rf 바이어스원 12의 주파수를 13.56MHz에서 400kHz로 변화시켰다. 그 결과, 웨이퍼전면상에 있어서, 게이트절연막의 손상이 없어졌다. 이 현상은 이하와 같이 생각할 수가 있다.
주파수를 저하시킴으로써, 플라즈마와 기판사이에 형성되는 전장이 강한기간이 길어진다. 전장이 강한 기간에 있어서는, 이온에 의한 양전하가 기판에 입사한다. 이 결과, 1사이클내에서 기판에 축적되는 양전하의 양이 커진다. 또한, 발명자의 계산에 의하면, 1사이클내에서 기판에 축적되는 양전하의 양은 커지더라도 게이트절연막에 손상을 줄정도의 양이 되지는 않는다.
기판에 축적된 양전하의 양이 커지면, 전장이 약해졌을때에 기판의 전위가 플라즈마전위에 접근하는 기간이 길어진다. 또, 이 기간에서의 전장의 절대치도 적어지고, 기판전위는 보다 더 플라즈마전위에 접근한다. 결과로서, 보다 더 저 에너지의 전자까지 기판에 입사하게 된다. 기판에 입사하는 전자만을 생각하면, 입사하는 전자의 실효적인 전자온도가 저하하게 된다.
즉, 전자온도를 저하시키는 것이 기판에서의 손상방지에 유효하므로, 이 전자온도는 실효적으로 기판에 입사하는 전자의 전자온도이고, 기판에 전자가 입사하지 않는 기간에 있어서는 전자온도는 반드시 낮을 필요는 없다.
또, 전자온도는 플라즈마 분위기의 전압을 올리거나 마이크로파 전력을 내리거나 이온화포텐샬이 낮은 가스를 첨가함으로써도 저하시킬 수가 있을 것이다.
제3(a)도의 ECR플라즈마 장치에 있어서, 내부코일 11의 코일전류를 +8A에서 -8A로 변경하였던바, 웨이퍼상에 있어 전면적으로 손상이 없어졌다.
또, rf 바이어스전력을 0W로 했던바, 역시 전면적으로 손상이 없어졌다. 이들의 조건에서도 실효적으로 기판에 입사하는 전자의 전자온도가 저하하였다고 생각될 수 있다.
더욱이, 부동전위부근에서는 고부동에너지의 전자만이 전류 I에 기여할 수 있다. 따라서, 이 전위영역에서 구하는 전자온도는 고에너지성분을 반영한 것이라고 말할 수 있다. 절연막패턴 상부측벽에 음전하가 축적해가는 과정도 주로 고운동에너지 전자에 의하여 지배된다고 생각될 수 있다. 따라서, 고운동에너지의 전자성분을 대상으로 하여 전자온도를 제어하는 것이 적당하다고 생각될 수 있다.
또한, 상기 실험에 있어서는 두께 8nm의 게이트절연막을 사용하였으나, 보다 얇은 절연막을 사용한 경우, 안테나도체의 전위는 절연막의 내압에 거의 가까운 값까지 상승한다고 생각될 수 있다. 안테나전위가 상승하면, 전자가 인입된다고 생각되고, 또 전자온도를 내림으로써 전자가 인입되기 쉽게 된다. 따라서, 허용전위인 내압에 맞추어서 전자온도의 상한을 내리도록 하면, 손상이 억제된다고 추정된다. 따라서, 플라즈마의 전자온도는 절연막의 내압이하로 하는 것이 바람직할 것이다.
그런데, 플라즈마에의 투입에너지를 변조하면, 전자온도도 투입에너지의 변조에 따라 시간변화한다고 생각된다. 이하, 유도결합플라즈마에칭 장치를 예로 하여 설명한다.
제5도는, 본 발명의 실시예에 의한 유도결합 플라즈마 에칭장치를 표시한 개략단면도이다. 스텐레스등의 외측용기 61위에 세라믹스제 벨쟈(bell jar) 62가 배치되고, 기밀한 반응실 51을 구성하고 있다. 반응실 51에는 가스도입구 52와 배기구 53이 접속되어 있다. 가스도입구 52에는 에칭가스원 EG가 접속되고, 배기구 53에는 배기장치 EVAC가 접속되어 있다.
세라믹스제 벨쟈 62의 주위에는 2회 감기의 코일 60이 배치되고, 매칭회로 59를 통하여 rf 소스전원 58에 접속되어 있다. 소스전원 58에서 13.56MHz의 rf 전력이 코일 60에 공급되고, 반응실 51내에 유동적으로 rf 전력이 투입된다. 가스도입구 52에서 에칭가스를 반응실 51내에 도입하고, 배기구 53에서 배기하여 반응실 51내를 소정의 압력으로 유지하고, 13.56MHz의 rf 전력을 반응실 51에 투입함으로써, 반응실 51내에 플라즈마를 발생시킬 수가 있다. 이 플라즈마는 서셉터 54상에 배치된 기판 55에 도달한다.
서셉터 54는 매칭회로를 내장하는 rf 바이어스원 56에 접속되어 있다. rf 바이어스원 56에서 소망의 주파수(전형적으로는 66.7kHz)의 전력을 투입함으로써 기판 55의 전위를 제어하고, 플라즈마의 이온을 소망의 이온으로 가속하여 기판 55에 충돌시킬 수가 있다.
rf 바이어스원 56에서 rf 출력파형에 서로 유사한 rf 신호가 출력되어 펄스발생기 57에 공급된다. 펄스발생기 57은 입력한 rf 신호와 같은 반복주기로 소망의 위상으로 동기한 소망의 온기간을 가지는 펄스를 발생한다. 이 펄스신호는, 소스전원 58에 입력되고, 13.56MHz의 rf 전력을 펄스에 따라 ON/OFF 변조한다. 즉, 플라즈마 여기전력이 기판바이어스와 동기하여 ON/OFF변조된다.
반응실 51내에서는 ON/OFF 변조된 플라즈마가 발생하고, 이 플라즈마의 ON/OFF변조에 동기한 rf 바이어스가 기판 55에 인가된다.
또한, 서셉터 54의 주위에는, 히터 64에 의해서 온도제어되는 내측용기 63이 배치되어 있다. 온도를 제어함으로써, 플라즈마 조성을 제어할 수 있다.
또, 내측용기 63은 접지되고, 서셉터 54에 인가되는 rf 바이어스가 플라즈마전위를 변동시키는 것을 억제한다.
제6도는, 상술한 플라즈마 발생장치의 동작을 설명하기 위한 파형도이다. 파형(a)은, 플라즈마여기용의 소스전력을 연속투입한 경우의 투입전력 파형을 개략적으로 표시한다.
파형(b)는, rf 바이어스의 전압파형을 개략적으로 표시한디. 특히 소스전력과의 동기를 취하지 않은 경우, rf 바이어스의 파형은 도면에 표시와 같이 갖가지의 위상으로 나타내어 진다.
파형(c)는, 상술과 같이 소스전력을 ON/OFF 변조한 경우의 전력파형을 개략적으로 표시하다. 전력이 투입되어 있는 기간은 플라즈마에 여기에너지가 주어지나, 전력이 오프되어 있는 기간은 플라즈마투입전력이 “0”으로 된다.
파형(d)는, 파형(c)에서 여기하여 있는 플라즈마중의 전자온도를 개략적으로 표시한다. 소스전력이 투입되어 있는 사이에 전자는 가속되고, 전자온도는 상승해간다. 전자온도의 상승중에 소스전력이 오프되는 것으로 한다. 소스전력이 오프되면 플라즈마중의 전자의 가속이 없어지고, 전자는 플라즈마중 원자, 분자, 이온이나 반응용기벽에 비탄성 충돌하여, 에너지를 잃는다. 이 때문에, 전자온도는 서서히 저하되어 간다. 이와 같이, 소스전력을 ON/OFF 변조하면, 전자온도는 소스전력의 ON/OFF에 동기하여 상승/하강한다.
파형(e)는, 소스전력이 오프에서 온으로 변화할때에 최고전위가 되도록 소스전력 변조에 동조시킨 rf 바이어스의 파형을 표시한다. 기판에 대한 전자의 유입이, rf 바이어스 최고시에 생긴다고 하면, 이때 전자온도는 최저로 되어 있다. 즉, 기판에 유입하는 전자의 실효적 전자온도가 최저로 선택된다. 파형(f)는, 파형(e)의 rf 바이어스를 인가하였을때에 플라즈마에서 기판에 흐르는 전자전류를 나타낸다.
또한, 파형(b)로 표시하는 바와 같이, rf 바이어스를 소스전력의 ON/OFF와 비동기로 하면, 기판에 전자가 유입하는 타이밍은 소스전력의 변조와 무관하게 되고, 실효적 전자온도는 파형(d)의 평균치가 될 것이다. 또는 파형(d)의 최대치에 지배될 수도 있다.
이상의 고찰을 검증하기 위해서, 이하에 설명하는 실험을 행하였다.
제7도는, 실험에 쓰인 샘플의 구조를 표시한다. 제7(a)도는 샘플의 단면도이다. 실리콘기판 13의 표면에는, LOCOS에 의해서 작성한 두꺼운 필드산화막 14a가 형성되어 있다. 필드산화막 14a에 의해서 규정된 개구부에 두께 6nm의 게이트산화막 14b가 형성되어 있다. 게이트산화막 14b 및 필드산화막 14a위에 게이트배선층 15가 형성되어 있다.
게이트배선층 15는, 제2(a)도에 표시한 게이트배선층과 마찬가지로 다결정 실리콘층과 알루미늄층의 적층으로 형성된다. 게이트배선층 15위에는 레지스트마스크 16이 형성되어 있다. 레지스트마스크 16은 두께 1.2㎛이고, 제7(b)도에 표시한 바와같이 폭 w=0.6㎛, 간격 d=0.6㎛를 가지고, 서로 평행의 스트라이브로 형성된다. 개구의 애스펙트비는 2이다.
제7(b)도에 표시하는 바와같이, 게이트배선층 15의 일부는 하부로 돌출해 있고, 이 부분에 MOS캐퍼시터 C가 형성되어 있다. 또한, 제7(a)도의 단면도는 개략적인 것이고, 제7(b)도의 평면도와 엄밀히 일치해 있지 않다.
제8도는, 실험에 사용한 소스전력의 ON/OFF 변조와, 동기 rf 바이어스의 위상관계를 표시한다. 소스전력이 온하는 타이밍을 0°로 하고, rf 바이어스의 최대전위가 소스전력 온의 위상보다 진행하는 각도(진각)로 위상각 θ로 하였다. θ은 0°, 90°, 180°, 270° 로 설정하였다. 또한, 소스전력의 ON/OFF 변조는, 온기간을 5μsec로하고, 오프기간을 10μsec로 하였다. 따라서 rf 바이어스의 최대위치가 온기간의 최후에 동기하는 경우, 그 위상각은 240°로 된다.
또한, 실험에 있어서는 비교를 위하여, 제6(a)도에 표시한 연속방전의 경우에도 측정하였다. 또, rf 바이어스를 소스전력의 ON/OFF 와 동기시키지 않는 비동기(제6(b)도의 파형)의 경우도 실험하였다.
또한, 표면노출형 안테나를 접속한 샘플을 사용한 경우에는, 플라즈머처리 장치내에서의 손상은, 안테나비 1000000에서도 검출되지 않았다. 플라즈마처리조건은, 압력 0.53pa의 Ar 가스를 사용하여 소스전력 평균치를 100W로 하고, rf 바이어스전력을 22W로 하였다. 이때, 랑그뮈어 프로브측정으로 구한 이온전류 밀도는 1mA/㎠정도이었다.
제8도의 소스전력의 ON/OFF 변조실험에서는, 큰 온기간을 5μsec로 하고, 오프기간을 10μsec로 하였다. 따라서, 반복 주파수는 66.7kHz로 한다.
비동기의 rf 바이어스는 60kHz로 하였다. 또한, 온기간의 소스전력은 300W로하고, 평균 100W를 실현하였다.
제9도는 실험결과를 표시하는 그래프이다. 횡축은 방전의 형성을 표시하고, 종축은 캐퍼시터파괴율을 %로 나타낸다. 또한, 캐퍼시터파괴율을 측정한 샘플은, 안테나비 103이다. 연속방전의 경우, 캐퍼시터파괴율은 90%이상이고, 100% 가까운 확률을 표시한다. 소스전력을 ON/OFF 변조하면, 파괴율은 70%정도로 저하하여 있다. ON/OFF 변조에 의해서 전자온도의 평균치가 저하한 것으로 생각될 수 있다.
동기 rf 바이어스를 0°의 위상으로 인가한 경우에는, 파괴율은 5%까지 저하하였다. 이는, 비동기 rf 바이어스를 사용한 경우에는 기대할 수 없는 현저한 개선이다. 0°에서 위상을 크게하여가면 파괴율은 증대하고 있다.
온기간과 오프기간의 시간길이가 다르므로, 위상 180°은 오프기간에 포함된다. 오프기간에 포함되는 0°, 90°, 180°의 측정결과는, 가스오프기간중의 rf 바이어스의 진각이 진행되면, 차츰 캐퍼시터 파괴율이 높아지는 것을 나타내고 있다.
위상 270°는, 온기간내이고, 다른 위상각의 데이터와는 약간 조건이 달리 얻어진 캐퍼시터파괴율은 위상 180°의 파괴율에 가까운 것이었다. 또한, 4개의 위상각에서의 캐퍼시터 파괴율이 모두 비동기의 경우의 캐퍼시터파괴율보다 낮은 이유는 현재까지 알지 못하고 있다.
이상의 실험결과에서, 플라즈 여기파워를 변조할 때, 투입전력의 정도에 따라 전자속도가 저하하면, ON/OFF 변조로 rf 바이어스를 동기시키면 1주기내에서 rf 바이어스의 위상의 변화에 대응하여 전자온도가 변화하는 것이 추찰된다. 전자온도가 가장 낮아지는 것은, 플라즈마여기 파워가 오프에서 온으로 변화하는 때이다.
「온」 「오프」 사이클의 반복 주파수는, 반드시 rf 바이어스의 주파수와 같을 필요는 없다. 예를들면, rf 바이어스 주파수의 1/2이나 1/4로도 좋다.
반복주파수는, 전자의 열적완화, 플라즈마 유지의 관점에서, 5-500kHz의 주파수범위에서 선택하는 것이 바람직하다.
플라즈마여기 전력은 반복주파수의 5이상의 주파수를 가지는 것이 바람직하다. 플라즈마여기 파워는, 각 「온」 기간에 3사이클 이상을 가지는 것이 바람직하다.
전자가 주입되는 기간은, 실제상은 “0”이 아니고, 어떤 시간폭을 가진다. 따라서, 상술한 rf 바이어스가 최대로 되는 타이밍은, 엄밀하게는 전자전류의 주된 부분(전형적으로는 그 90%)가 주입되는 시간이라고 생각해야 할 것이다. 이 기간내의 평균전자온도가 최저로 되도록 제어하는 것이 바람직하다. 예를들면 제6도에 표시와 같이, 온기간과 오프기간이 다른 ON/OFF 변조의 경우, 최적의 rf 바이어스의 위상은 0° 보다 약간 더 진행한 각도로 된다. 실제상, rf 바이어스의 위상은 -30° ~ +60°의 범위로 한 것이 바람직할 것이다.
또, 전자온도는, 최저치 Temin에서 진폭의 30%까지를 실질적인 최저치로 생각할 수 있다. 기판전위는, 최고치에서 진폭의 10%까지를 실질적인 최고치로 생각할 수가 있다.
더욱이, 이 실험에 있어서, Ar가스를 사용한 것은 랑그뮈어 프로브측정등의 편의를 위한 것이다. 실제의 반도체 장치의 제어프로세스에 있어서는, 기타의 가스가 쓰여진다.
예를들면 C4F8가스를 사용하여 SiO2막의 에칭을 행할 수가 있다. 제5도에 표시한 장치를 사용하여, 상술과 마찬가지의 구조가 붙은 안테나를 접속한 MOS캐퍼시터를 처리하였다. 연속방전으로 소스전력 2.5kW, rf 바이어스전력 250W를 인가할 때, SiO2막이 500nm/분의 에칭속도로 에칭되었다. 이 플라즈마에서 상술한 샘플을 처리하면 108안테나에서 93%의 파괴율로 표시하였다.
ON/OFF 시간을 5μsec/5μsec, 온기간의 소스전력을 2.5kW, 동기 rf 바이어스를 100kHz, 250W로 하면, SiO2막은 330nm/분의 에칭속도로 에칭되었다. 이 경우, 파괴율은 88%이었다.
ON/OFF 시간을 5μsec/10μsec로 하고, 온기간의 소스전력을 2.5kW, 동기 rf 바이어스를 66.7kHz, 250W로 하면, SiO2막은 210nm/분의 에칭속도로 에칭되고, 파괴율은 4%이었다.
오프시간을 길게 함으로써 현저히 손상이 저감하였다. 오프시간을 길게하면, 전자온도가 강하하는 시간이 길어지고, 그 기간의 최후에서의 전자온도는 보다 저하한다고 생각될 수 있다. 손실이 현저한 저하는 적어도 이 전자온도의 저하에 의존하는 것으로 생각될 수 있다.
다만, 이 예에서는, 엄밀하게는 소스전압의 평균치가 변화하고 있고, 이온전류밀도도 변화하고 있다고 생각될 수 있다. 따라서 오프시간효과만을 나타내는 것은 아닐 것이다.
오프시간을 너무 길게하면, rf 바이어스의 주파수가 너무 낮아져서 바이어스를 인가하기 어렵게 된다. 소스전력을 높게하여 플라즈마 밀도가 너무 높아지면, 기판전위의 상승이 플라즈마되어 버리는 일이 있다. 기판전위가 상승하였을 때의 기판과 플라즈마간의 임피던스가 작아져서, 기판과 rf 바이어스전원과의 사이의 임피던스가 상대적으로 너무 커지기 때문이라고 생각된다. 정전하를 사용하여, 기판을 흡착하고 있는 경우에, 이 현상이 현저하게 되기 쉽다.
이와 같은 경우에는, 표면적인 최적위상이 변화하여 버리고, 130° 부근이 최적으로 되는 일도 있다. 그러나, 기판의 실제의 전위변화를 측정하고, 소망의 반복주파수에 있어서, 정현파에 가까운 상태가 얻게되도록 기판과, rf 바이어스 전원의 사이의 임피던스를 충분히 작게하면, 본래의 최적위상에서 최적의 효과를 얻을 수가 있을 것이다.
제10도는 플라즈마 여기에너지의 갖가지의 변조방법을 표시한 것이다. 최상단에 표시한 정현파는 rf 바이어스의 파형이고, 그 밑에 나타낸 파형(a)~(e)이 플라즈마 여기에너지의 변조파형이다.
파형(a),(b)는 상술한 ON/OFF 변조의 경우의 위상 0° 으로 부터의 변화를 표시한다. 플라즈마 여기전력의 온기간중에 rf 바이어스의 최고치가 들어가는 경우에는, 위상각의 허용범위는 대개 -30° ~ 0° 이다. 파형(b)로 표시하는 바와같이 rf 바이어스전위의 최고치가 플라즈마 여기전력의 오프기간중에 들어가는 경우는, 위상각의 허용범위는 대개 0° ~ 60°이다. 일반적으로 위상각 θ는 -30θ ≤θ +60° 로 하는 것이 바람직하다.
상술한 예에 있어서는, 플라즈마 여기전력은 ON/OFf 변조하였다. 오프기간에 완전히 플라즈마 여기전력을 차단하는 것은 반드시 필요하지는 않다. 플라즈마 여기전력을 강약 2 단계로 절환함으로써, 플라즈마 여기전력이 약한 기간에 전자온도를 저하시킬 수도 있다.
파형(c)는, 이 경우의 예를 표시한다. 플라즈마 여기전력이 강약 2단계로 변조되고, 플라즈마 여기전력이 약한 상태에서 강한 상태로 변화하는 타이밍으로 rf 바이어스의 최고전위가 생기고 있다.
파형(d), (e)는, 또 다른 변형을 표시한다. 파형(d)는, 동작과 동작정지에 시정수를 갖는 플라즈마 여기전력을 사용한 경우를 표시하고 있다. 이 경우, 동작개시의 파형에 따라, rf 바이어스의 위상을 제어하는 것이 바람직하다. 예를들면, 플라즈마 여기전력이 10%이상 동작개시 하고자 할 때에 플라즈마가 최대치를 표시하도록 선택한다.
파형(e)의 경우에는, 플라즈마 여기전력은 거의 정현파적으로 변화하고 있다. 이 경우에도, 플라즈마 여기전력이 약한 상태에서 차츰 강해지는 상태에 맞추어 rf 바이어스가 최대치를 갖도록 하는 것이 바람직하다. 예를들면, 플라즈마 여기전력의, 전력이 최대치의 25%이상이 될 때에 rf 바이어스전압이 최대치를 취하도록 선택한다.
제11도는 본 발명의 다른 실시예에 의한 플라즈마처리장치를 개략적으로 표시한 블록도이다. 기밀한 용기 101내에 서셉터 102가 접지되고, 그 위에 기판 103이 정전흡작된다. 서셉터 102는 온도제어되고, 기판 103과 서셉터 102의 사이에 헬륨가스가 투입된다. 기판은 헬륨가스를 통하여 가열 냉각되고, 서셉터와 동일한 온도로 보지된다. 용기 101내에는, 플라즈마 매스 콘트롤러 104, 105에 의해서 유량이 제어된 프로세스용 가스가 도입된다. 이 가스계통은, 필요에 따라 3계통 이상으로 증가함과 동시에 1계통으로 할 수도 있다. 용기 101은, 자동압력콘트롤러 106을 통하여 진공펌프에 접속되고, 압력을 제어하여 배기한다.
고주파(또는 마이크로파) 발전기 111로 부터의 고주파(또는 마이크로파)전압은, 정합기 내지 결합수단 112를 통하여 용기 101내의 가스에 도입되고, 가스를 플라즈마화한다. 결합수단과 투입전력에 의해서 다음과 같은 플라즈마를 생성할 수 있다. 평행평판 전극에 의한 용량결합플라즈마, 용기 101에 감은 코일을 사용한 유도결합플라즈마, 용기 101상에 배치한 평판형코일(TCP코일)을 사용한 유도결합플라즈마, 고주파와 자장을 병용하는 실리콘파플라즈마, 마이크로파와 유전사용한 ECR플라즈마, 마이크로파와 유저체 선로를 사용한 표면과 여기플라즈마등.
한편, 서셉터 102에는 고주파전압이 인가된다. 도면의 구성에 있어서는, 2채널의 임의 파형발생기 113의 일방으로 부터의 정현파신호가 고주파 증폭기 114에서 전력증포고되고, 정합기 115를 통하여 서셉터 102에 인가된다. 임의 파형발생기 113의 다른 일방의 채널에서는 고주파(또는 마이크로파)발진기에 구형파가 공급된다. 이 구형파에 의해서, 발진기 111은 진폭변조된다.
용기 101에는, 창 121를 통하여 광파이버 122가 접속되고, 종점검출기 123에 플라즈마발광을 도입한다. 종점 검출기설정에 따른 파장의 광의 강도변화를 검출하고, 프로세스의 진행을 모니터한다.
시스템콘트롤러 131은, 기판 103의 반송계를 포함하고, 장치전체의 동작을 제어한다. 매스플로우(mass flow)콘트롤러 104, 105에는, 각 가스의 설정치를 보내고, 실제로 흐르고 있는 가스유량의 판독을 수취한다. 장동압력콘트롤러 106에는 압력설정치가 공급되고 실제의 압력의 판독이 되돌려진다. 고주파(또는 마이크로파) 발진기 111에는, 소스전력설정치, 고주파증폭기 114에는 rf 바이어스 전력설정치가 보내지고, 각각의 경량전력의 판독이 이루어 진다. 또한, 판독은 때때로 정합기 112, 115에서 반송된다.
임의 파형발생기 113에는, 각 채널의 위상차등을 보낸다. 종점검출기 123에는, 파라미터군, 예를들면, 검출파장, 검출조건등을 보내고, 종점신호가 반송된다. 시스템콘트롤러 131은, 시계를 내장하여, 설정시간에 따라서 동작을 진행시킬 수가 있다. 시스템콘트롤러 131에 일련의 처리조건을 미리 설정함으로써, 자동적으로 기판 103의 플라즈마처리가 된다.
이와 같이, 2채널의 임의파형 발생기 113을 사용하여 이 출력파형에 의해서 고주파 발진기 111을 진폭변조하고, 고주파 증폭기 114에 의해서 전압증폭을 행한다. 이들의 변조 및 증폭은, 다른 처리 파라미터와 함게 시스템 콘트롤러가 자동적으로 설정, 변경된다. 이에 의해서, 플라즈마처리 동중에 임의로 플라즈마 발생조건이나 rf 바이어스조건을 절환할 수가 있다.
임의파형 발생기 113의 대신에, 단일의 정현파형 발생기를 사용하여, 그 출력에 의해서 소스전력을 변조하는지의 여부를 시스템콘트롤러로부터 선택하도록 하여도 좋다. 이 경우, 트리거 레벨과 펄스폭을 설정가능케 하고, 위상 ON/OFf 시간을 가변으로 할 수가 있다. 또, 구형파를 발생시켜, 소스전력을 변조하는지의 여부를 선택 가능케하고, 구형파의 기본파 성분만을 증폭하고, 위상을 어긋나게 하여 바이어스로서 사용하여도 좋다.
제12도는, 2단계의 프로세스를 행하는 처리를 나타낸다.
가스 1, 가스 2의 유량 및 반응용기내의 압력을 설정하고, 설정조건에서 안정한 후, 펄스오프기간 “0”, 즉, 연속출력으로 설정하고, 소스전력을 투입한다. 이어서 rf 바이어스전력을 투입한다. 미리 정한 시간이 경과하면(또는 종점을 검출하면), rf 바이어스전력, 소스전력을 순차로 끊는다.
다음에 제 2단계의 가스유량, 압력으로 설정을 변경한다. 설정조건에 안정하면, 예를들면 10μsec의 펄스오프시간을 사용하여 임의파형 발생기 113에서 펄스파형과, 동기한 정현파를 발생시킨다. 펄스온시간을 예를들면, 5μsec로 하면, 정현파는 66.7kHz로 된다. 이를 신호에 따라서, 소스전력, rf 바이어스 전력을 재차 투입하고, 제2단계의 플라즈마처리를 행한다. 미리 정한 시간이 경과하면, 전력을 끊고, 가스를 멈추게 하고, 배기를 행한 후, 프로세스를 종료한다.
또한, 동작시스템은 이상과 같이 설명한 것에 국한하지 않는다. 각 단계에서 반드시 모든 파라미터를 변경하지 않아도 좋고, 3단계이상의 변화를 설정할 수도 있다. 펄스의 온 시간을 도중에 변경할 수도 있고, 각 값의 증감을 필요에 따라 최적으로 변화시킬 수도 있다.
상술한 방법은 예를들면, 가스전극의 에칭, 게이트전극상의 콘택트홀의 에칭, 게이트전극에 접속하는 배선의 에칭, 이 배선상의 비어홀의 에칭, 콘택트 홀이나 비어홀내의 플라즈마크리닝, 또는 게이트전극이나 게이트배선상에의 플라즈마CVD에 의한 성막에 이용할 수가 있다.
게이트 전극이나 배선의 패터닝의 경우에 손상이 생기는 것은 공정의 종점부근이다. 간격이 좁은 패턴사이만에 도체가 잔존하고, 넓은 패턴간격에서는 에칭이 종료하므로, 게이트전극등에 안테나 구조가 접속된 상태로 된다. 간격이 넓은 패턴사이에도 도체가 존속하여 있는 기간에는 도전층은 어느 위치에서 기판에 전기적으로 접속되어 있는 경우가 많고, 전자온도는 높아도 문제없는 경우가 많다. 그리하여, 연속방전하는 쪽이 가공성능등의 면에서 바람직한 경우, 에칭종점 직전까지 연속방전을 하고, 에칭종점 직전에 ON/OFF 변조와 동기바이어스를 병용한다. 또는, 종점전후만 ON/OFF 변조와 동기 바이어스를 병용하는 것도 가능하다.
콘택트홀이나 비어홀 형성의 경우는, 손상이 생기는 것은 프로세스종점 근방에서 도체가 노출하고 있는 기간이다. 따라서, 프로세스종점전에 연속방전에서 ON/OFF 변조와 동기바이어스 인가로 절환할 수 있다. 이 경우, 가공성능을 향상시키게 될 가능성이 있다.
예를들면, 비어홀의 경우, 이 예와 같은 순으로 연속방전에서 시작하여, 에칭종점직전에 펄스변조 플라즈마와 동기 바이어스를 사용하는 동작으로 옮기면 스루프트(throughput)를 너무 저하시키는 일이 없이 전하손상이 저감된다. 배선에칭의 경우는, 종점을 충분히 지난 후, 다시 연속방전으로 되돌아 가도 좋다.
이와 같이, 프로세스 도중에 조건을 절환하는 것을 가능케하기 위하여, 플라즈마장치의 시스템콘트롤러에서 소스전원에 관하여 연속/변조의 절환이나 펄스폭의 설정이 행해지고, 바이어스원에 대하여 주파수의 절환, 각 매칭회로에 관하여 프리셋트값의 절환들의 제어를 행해지도록 하는 것이 바람직하다.
플라즈마 CVD에 의한 성막에 있어서는, 성막초기에 에칭의 손상에 유사하는 현상이 확인된다. 성막의 초기에 있어서는, 패턴상부에 의해서 빨리 막이 형성된다. 도전체로 형성된 패턴위에 절연막을 CVD로 퇴적하는 경우, 플라즈마 초기에 있어서는 패턴상부의 절연막에 전자의 부전화가 축적된다. 이때, 패턴하부에는 이온의 유입이 과잉으로 된다. 이 때문에 퇴적초기에서의 단계에서, 과잉 이온전하가 게이트절연막에 손상을 주는 경우가 생길 수 있다. 이와 같은 플라즈마 CVD에 있어서는, 프로세스초기에 기판에 유입하는 전하의 불균형을 저감하는 것이 소망이 된다.
예를들면, 플라즈마 CVD의 경우에는 성막초기에 펄스변조와 동기 rf 바이어스를 사용한다. 이 경우, 도중에서 연속방전으로 하고, 스루푸트를 너무 저하시키지 않고, 전하손상을 저감할 수 있다. rf 바이어스의 투입의 방법으로 평탄화특성을 얻을 수도 있다.
또, 소스전원을 변조가능한 rf 발진기로 구성하지 않고, rf 증폭기로 구성하여도 좋다. 이 rf 증폭기에 연속 또는 펄스변조한 고주파신호를 인가하고, 마찬가지의 출력을 얻을 수가 있다.
이와 같이, 변조, 동기, 위상제어의 수단으로서는 갖가지의 형태를 취할 수가 있다.
마이크로파에 의해서 플라즈마를 생성하는 경우, 마이크로파의 발생을 ON/OFF 변조하고, 이 변조에 rf 바이어스를 동기시키면 좋다. 광에 의한 여기에 의해서 플라즈마를 발생시키는 경우도 마찬가지이다.
이들의 실시예에 있어서, 플라즈마여기 전력이 오프로 되는 기간에 전자온도가 감쇄하는 것이 중요하다. 전자온도의 감쇄특성은, 가스의 종류에 의해서 바뀐다고 생각될 수 있다. 따라서, 가스의 종류에 따라 충분한 오프시간을 선택함으로써 최적의 효과를 얻을 수 있게 될 것이다.
절연막의 개구의 애스펙트비가 보다 큰 경우에는, 안테나도체와 절연막패턴 상부의 거리가 커지므로, 보다 적은 전하축적으로도 전자가 반발되도록 된다. 따라서, 손상을 방지하기 위해서 보다 낮은 전자온도로 제어하는 것이 필요하게 된다.
또, 게이트 절연막의 막 두께가 6nm, 8nm의 경우를 표시하였으나, 보다 얇은 막을 가지는 반도체 장치의 제조의 경우에는, 안테나도체의 전위가 내려가기 때문에 전자를 끌어넣기가 어렵게 된다. 안테나도체의 전위는 절연막의 내압에 거의 가까운 값까지 상승하므로, 이 정도이하의 전자온도로 제어하면 전자를 끌어넣을 수 있고, 손상을 방지할 수 있다고 생각될 수 있다.
이상, 주로 ECR플라즈마장치, 유도결합형 플라즈마장치를 예로하여 설명하였으나, 플라즈마의 성질을 이용하는 것이라면 동등한 원리가 다른 장치에도 적용된다. 예를들면 RIE 장치, 헬리콘파플라즈마장치 등에도 적용된다.
이상 실시예에 따라, 본 발명을 설명하였으나, 본 발명은 이들에 제한되는 것은 아니다. 예를들면, 갖가지의 변경, 개량, 조합등이 가능하다는 것은 당업자에 있어서 자명한 것이다.
이상 설명한 바와같이, 본 발명에 의하면, 빈틈없이 미세한 패턴을 가지는 플라즈마가공에 있어서, 플라즈마에 기인하는 게이트절연막의 손상을 방지할 수가 있다.

Claims (20)

  1. 게이트절연막을 갖는 트랜지스트를 포함하는 반도체 장치를 플라즈마를 이용하여 제조하는 방법에 있어서, 플라즈마의 전자에너지 분포가 게이트절연막의 절연내압 B(V)보다 작은 전자온도 Te(eV)를 가지도록 rf 주파수, 전력, 자장, 압력 및 가스종류로 이루어진 군에서 선택된 적어도 하나를 제어하여, 전자가 1보다 높은 애스펙트비를 가지는 절연체 패턴사이에 존재하는 도전체 패턴내에 들어가도록 한 것을 특징으로 하는 반도체 장치의 제조방법.
  2. (a) 반도체층과, 상기 반도체층 위에 형성된 필드절연막과 게이트절연막, 상기 게이트절연막과 필드절연막 위에 형성된 안테나비가 500이상인 안테나구조의 도전층 및 도전층 위에 형성되고 애스펙트비가 1보다 큰 개구부를 가지는 절연체패턴으로 구성되는 반도체 웨이퍼를 반입하되, 상기 게이트절연막은 절연내압이 B(V)이고, 두께가 10nm 이하이고, (b) 상기 반도체웨이퍼의 전면상에 있어서 eV 단위로 표현되는 전자온도 Te가 Te≤B인 플라즈마중에서 상기 반도체 웨이퍼를 처리하는 공정을 포함하는 반도체 장치의 제조방법.
  3. 제2항에 있어서, 상기 절연체 패턴이 레지스트패턴이고, 상기 공정(b)가 상기 도전체층을 에칭하는 공정인 반도체장치의 제조방법.
  4. 제2항에 있어서, 상기 반도체웨이퍼가 상기 도전층과 상기 절연체 패턴과의 사이에 절연층을 더 포함하고 상기 공정 (b)가 에칭에 의해서 상기 절연층내에 개구를 형성하는 반도체장치의 제조방법.
  5. 제2항에 있어서, Te보다 더 높은 전자온도 Teh(eV)를 가지는 플라즈마 중에서 상기 반도체웨이퍼를 처리하는 공정(c)을 더 포함하는 반도체 장치의 제조방법.
  6. 제5항에 있어서, Tch＞B인 반도체장치의 제조방법.
  7. 제5항에 있어서, 상기 공정(c)가 상기 공정(b)의 전에 행해지고, 공정(b)와 (c)가 에칭공정인 반도체 장치의 제조방법.
  8. 제5항에 있어서, 상기 공정(c)가 상기 공정(b)의 후에 행해지고, 공정(b)와 (c)가 퇴적공정인 반도체 장치의 제조방법.
  9. 제5항에 있어서, 상기 공정(c)와 상기 공정(b)가 교대로 행해지는 반도체 장치의 제조방법.
  10. 필드절연막, 게이트 절연막과 그 위에 형성된 게이트 배선을 갖는 기판을 반응용기 내에 수용하는 공정과, 주기적으로 변동하는 에너지를 공급하여, 기판상방에 플라즈마를 여기시키는 공정과, 플라즈마의 전자온도가 최저로 되는 타이밍에 상기 기판전위가 최고로되도록 플라즈마여기와 동기하여 상기 기판에 바이어스를 인가하는 공정을 가지는 반도체 장치의 제조방법.
  11. 제10항에 있어서, 전자온도가 최저란, 1주기내의 전자온도의 최고치를 Temax, 최저치를 Temin로 하였을 때, Temin에서 Temin+0.3(Temax-Temin)의 범위를 가리키고, 기판전위가 최고란, 1주기내의 기판전위의 최고치를 VsMax, 최저치를 Vsmin으로 하였을 때, Vsmax에서 Vsmax-0.1(Vsmax-Vsmin)의 범위를 가리키는 반도체 장치의 제조방법.
  12. 제10항에 있어서, 상기 전자온도의 최저치는, eV 단위로 표시한 전자온도가 V단위로 표시한 게이트절연막의 절연내압보다 더 작게 되도록 상기 플라즈마를 여기시키기 위한 파라미터가 선택되어 있는 반도체 장치의 제조방법.
  13. 필드절연막, 게이트절연막과 그위에 형성한 게이트배선을 갖는 반도체 기판을 반응용기내에 반입하는 공정과, 제1기간중에, 반응용기내의 반도체기판상방의 주 플라즈마 여기에너지의 투입과 휴지를 반복하는 공정과, 상기 주 플라즈마처리 에너지의 휴지에서 투입으로 바뀌는 타이밍과 동기하여 상기 반도체기판에 전자가 유입하도록 상기 반도체 기판에 바이어스 전위를 인가하는 공정을 가지는 반도체 장치의 제조방법.
  14. 제13항에 있어서, 상기 주 플라즈마 여기 에너지의 투입, 휴지의 반복은, 5-500kHz의 주파수이고, 상기 주 플라즈마 여기에너지는, 그 투입 기간내에 3주기이상을 가지는 고주파 에너지인 반도체 장치의 제조방법.
  15. 제13항에 있어서, 상기 주 플라즈마 여기에너지 투입, 휴지의 반복은 5-500kHz의 주파수이고, 상기 주 플라즈마 여기에너지는 반복 주파수의 5배이상의 주파수를 가지는 반도체 장치의 제조방법.
  16. 제13항에 있어서, 상기 주 플라즈마 여기에너지의 반복주파수의 1주기를 360° 로 하고, 상기 바이어스전위가 최고로 되는 위상의 상기 타이밍에 대한 진각을 θ로 하였을 때, -30°≤θ≤60°인 반도체 장치의 제조방법.
  17. 제13항에 있어서, 상기 제1기간과 다른 제2기간 동안 주 플라즈마 여기에너지를 연속적으로 투입하여 플라즈마를 발생시키는 공정을 더 포함하는 반도체 장치의 제조방법.
  18. 제17항에 있어서, 상기 제2기간이 상기 제1기간의 전에 있고, 상기 제2기간동안 플라즈마에 의한 에칭을 행하는 반도체 장치의 제조방법.
  19. 제17항에 있어서, 상기 제2기간이 상기 제1기간의 후에 있고, 상기 제2기간동안 플라즈마에 의한 CVD를 행하는 반도체 장치의 제조방법.
  20. 제13항에 있어서, 상기 제1기간 동안, 상기 주 플라즈마 여기에너지와 동일한 종류의 보조플라즈마 여기에너지를 추가적으로 연속하여, 기판상방에 부여하는 반도체 장치의 제조방법.
KR1019950035534A 1994-10-14 1995-10-14 반도체 장치의 제조방법과 제조장치 KR100242272B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP94-249836 1994-10-14
JP24983694 1994-10-14
JP95-183065 1995-07-19
JP18306595 1995-07-19

Publications (1)

Publication Number Publication Date
KR100242272B1 true KR100242272B1 (ko) 2000-02-01

Family

ID=26501636

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950035534A KR100242272B1 (ko) 1994-10-14 1995-10-14 반도체 장치의 제조방법과 제조장치

Country Status (2)

Country Link
US (1) US5779925A (ko)
KR (1) KR100242272B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100733405B1 (ko) * 2000-12-28 2007-06-29 주식회사 하이닉스반도체 디씨 바이어스 조절을 이용한 반도체소자의 식각방법

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6225218B1 (en) 1995-12-20 2001-05-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and its manufacturing method
US6902683B1 (en) * 1996-03-01 2005-06-07 Hitachi, Ltd. Plasma processing apparatus and plasma processing method
US6057234A (en) * 1996-04-29 2000-05-02 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating semiconductor device
US6218218B1 (en) * 1996-06-21 2001-04-17 Texas Instruments Incorporated Method for reducing gate oxide damage caused by charging
JPH1079372A (ja) * 1996-09-03 1998-03-24 Matsushita Electric Ind Co Ltd プラズマ処理方法及びプラズマ処理装置
JP3307240B2 (ja) * 1996-09-06 2002-07-24 ヤマハ株式会社 電子シェーディングダメージの測定方法
JP3725266B2 (ja) 1996-11-07 2005-12-07 株式会社半導体エネルギー研究所 配線形成方法
JP3042450B2 (ja) * 1997-06-24 2000-05-15 日本電気株式会社 プラズマ処理方法
US6091060A (en) * 1997-12-31 2000-07-18 Temptronic Corporation Power and control system for a workpiece chuck
KR100521120B1 (ko) * 1998-02-13 2005-10-12 가부시끼가이샤 히다치 세이사꾸쇼 반도체소자의 표면처리방법 및 장치
KR100528685B1 (ko) 1998-03-12 2005-11-15 가부시끼가이샤 히다치 세이사꾸쇼 시료의 표면 가공방법
US6492277B1 (en) * 1999-09-10 2002-12-10 Hitachi, Ltd. Specimen surface processing method and apparatus
US6255221B1 (en) * 1998-12-17 2001-07-03 Lam Research Corporation Methods for running a high density plasma etcher to achieve reduced transistor device damage
JP3542514B2 (ja) * 1999-01-19 2004-07-14 株式会社日立製作所 ドライエッチング装置
US6589437B1 (en) * 1999-03-05 2003-07-08 Applied Materials, Inc. Active species control with time-modulated plasma
US7361287B2 (en) * 1999-04-30 2008-04-22 Robert Bosch Gmbh Method for etching structures in an etching body by means of a plasma
DE19933842A1 (de) * 1999-07-20 2001-02-01 Bosch Gmbh Robert Vorrichtung und Verfahren zum Ätzen eines Substrates mittels eines induktiv gekoppelten Plasmas
US6716758B1 (en) * 1999-08-25 2004-04-06 Micron Technology, Inc. Aspect ratio controlled etch selectivity using time modulated DC bias voltage
JP2001168086A (ja) 1999-12-09 2001-06-22 Kawasaki Steel Corp 半導体装置の製造方法および製造装置
US6331494B1 (en) * 1999-12-30 2001-12-18 Novellus Systems, Inc. Deposition of low dielectric constant thin film without use of an oxidizer
JP4592867B2 (ja) * 2000-03-27 2010-12-08 株式会社半導体エネルギー研究所 平行平板形プラズマｃｖｄ装置及びドライクリーニングの方法
US6558564B1 (en) * 2000-04-05 2003-05-06 Applied Materials Inc. Plasma energy control by inducing plasma instability
DE10018143C5 (de) * 2000-04-12 2012-09-06 Oerlikon Trading Ag, Trübbach DLC-Schichtsystem sowie Verfahren und Vorrichtung zur Herstellung eines derartigen Schichtsystems
US6875366B2 (en) * 2000-09-12 2005-04-05 Hitachi, Ltd. Plasma processing apparatus and method with controlled biasing functions
US6756315B1 (en) * 2000-09-29 2004-06-29 Cypress Semiconductor Corporation Method of forming contact openings
US6777037B2 (en) * 2001-02-21 2004-08-17 Hitachi, Ltd. Plasma processing method and apparatus
US6635144B2 (en) * 2001-04-11 2003-10-21 Applied Materials, Inc Apparatus and method for detecting an end point of chamber cleaning in semiconductor equipment
JP3560563B2 (ja) * 2001-05-08 2004-09-02 シャープ株式会社 半導体装置及びその製造方法
US6853953B2 (en) * 2001-08-07 2005-02-08 Tokyo Electron Limited Method for characterizing the performance of an electrostatic chuck
DE10309711A1 (de) * 2001-09-14 2004-09-16 Robert Bosch Gmbh Verfahren zum Einätzen von Strukturen in einem Ätzkörper mit einem Plasma
US20040092044A1 (en) * 2001-10-11 2004-05-13 Nobuyuki Mise Ion current density measuring method and instrument, and semiconductor device manufacturing method
US20030077910A1 (en) * 2001-10-22 2003-04-24 Russell Westerman Etching of thin damage sensitive layers using high frequency pulsed plasma
JP2004152929A (ja) * 2002-10-30 2004-05-27 Nec Electronics Corp 半導体装置及びその製造方法
JP2004165377A (ja) * 2002-11-12 2004-06-10 Canon Inc 表面改質方法
US7178126B2 (en) * 2004-01-21 2007-02-13 Oki Electric Industry Co., Ltd. Method of protecting a semiconductor integrated circuit from plasma damage
US8399360B1 (en) 2005-11-17 2013-03-19 Cypress Semiconductor Corporation Process for post contact-etch clean
JP4844101B2 (ja) * 2005-11-29 2011-12-28 株式会社Ｓｕｍｃｏ 半導体装置の評価方法および半導体装置の製造方法
KR20100126337A (ko) * 2008-01-30 2010-12-01 어플라이드 머티어리얼스, 인코포레이티드 표면파 런칭 플라즈마 방전 소스들의 사전-이온화를 위한 시스템 및 방법
JP5427888B2 (ja) * 2008-07-07 2014-02-26 ラム リサーチ コーポレーション プラズマ処理チャンバ内のストライクステップを検出するための容量結合静電（ｃｃｅ）プローブ構成、それに関連する方法、及び、その方法を実行するコードを格納するプログラム格納媒体
US9117767B2 (en) * 2011-07-21 2015-08-25 Lam Research Corporation Negative ion control for dielectric etch
US9761459B2 (en) * 2015-08-05 2017-09-12 Lam Research Corporation Systems and methods for reverse pulsing
JP6043852B2 (ja) * 2015-10-01 2016-12-14 株式会社日立ハイテクノロジーズ プラズマ処理装置
US11694911B2 (en) * 2016-12-20 2023-07-04 Lam Research Corporation Systems and methods for metastable activated radical selective strip and etch using dual plenum showerhead
KR20230048459A (ko) * 2018-06-22 2023-04-11 도쿄엘렉트론가부시키가이샤 제어 방법 및 플라즈마 처리 장치
JP7175239B2 (ja) * 2018-06-22 2022-11-18 東京エレクトロン株式会社 制御方法、プラズマ処理装置、プログラム及び記憶媒体
JP7285742B2 (ja) * 2019-09-02 2023-06-02 東京エレクトロン株式会社 プラズマ処理装置及び処理方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2639363B1 (fr) * 1988-11-23 1991-02-22 Centre Nat Rech Scient Procede et dispositif de traitement de surface par plasma, pour un substrat porte par une electrode
US5474648A (en) * 1994-07-29 1995-12-12 Lsi Logic Corporation Uniform and repeatable plasma processing

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100733405B1 (ko) * 2000-12-28 2007-06-29 주식회사 하이닉스반도체 디씨 바이어스 조절을 이용한 반도체소자의 식각방법

Also Published As

Publication number Publication date
US5779925A (en) 1998-07-14

Similar Documents

Publication Publication Date Title
KR100242272B1 (ko) 반도체 장치의 제조방법과 제조장치
US4795529A (en) Plasma treating method and apparatus therefor
US5846885A (en) Plasma treatment method
US20200161092A1 (en) Plasma processing apparatus
JP3650053B2 (ja) プラズマリアクタにおけるパルス接地源の使用
US5827435A (en) Plasma processing method and equipment used therefor
US5468341A (en) Plasma-etching method and apparatus therefor
KR100521120B1 (ko) 반도체소자의 표면처리방법 및 장치
JP3546977B2 (ja) 半導体装置の製造方法と製造装置
US6458239B1 (en) Plasma processing apparatus
EP0395415A2 (en) Apparatus for and method of processing a semiconductor device using microwave-generated plasma
KR100443471B1 (ko) 플라즈마 처리 방법
KR0126056B1 (ko) 2개의 평행판 전극 형태의 건식 에칭 장치
JP2957403B2 (ja) プラズマエッチング方法とその装置
US20040094400A1 (en) Method of processing a surface of a workpiece
KR101191698B1 (ko) 저압력 플라즈마를 점화시키는 방법 및 장치
JPH10189551A (ja) 半導体の製造のための高エネルギー電子を生成するためのヘリコン波励振
JPH09120957A (ja) プラズマ装置及びプラズマ処理方法
US7060931B2 (en) Neutral beam source having electromagnet used for etching semiconductor device
JP2569019B2 (ja) エッチング方法及びその装置
JPH02174229A (ja) プラズマ装置およびその使用方法
JP4262455B2 (ja) 半導体装置の製造方法と製造装置
JP2800766B2 (ja) プラズマ処理方法及びその装置
JPH088237B2 (ja) プラズマ処理方法
JP5846851B2 (ja) プラズマ処理方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121023

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20131022

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20141021

Year of fee payment: 16