CN1682369A - 半导体基板、形成于其中的半导体电路及其制造方法 - Google Patents
半导体基板、形成于其中的半导体电路及其制造方法 Download PDFInfo
- Publication number
- CN1682369A CN1682369A CN03822003.2A CN03822003A CN1682369A CN 1682369 A CN1682369 A CN 1682369A CN 03822003 A CN03822003 A CN 03822003A CN 1682369 A CN1682369 A CN 1682369A
- Authority
- CN
- China
- Prior art keywords
- layer
- semiconductor
- substrate
- capacitor
- carrier substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 105
- 239000004065 semiconductor Substances 0.000 title claims abstract description 100
- 238000004519 manufacturing process Methods 0.000 title abstract description 14
- 239000003990 capacitor Substances 0.000 claims abstract description 73
- 238000009413 insulation Methods 0.000 claims abstract description 16
- 238000000034 method Methods 0.000 claims description 43
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 claims description 15
- 230000004888 barrier function Effects 0.000 claims description 13
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 12
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 230000005518 electrochemistry Effects 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 238000003860 storage Methods 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 239000011521 glass Substances 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 claims description 6
- 238000001459 lithography Methods 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 5
- 239000012212 insulator Substances 0.000 claims description 4
- 235000012239 silicon dioxide Nutrition 0.000 claims description 4
- 239000000377 silicon dioxide Substances 0.000 claims description 4
- 239000004408 titanium dioxide Substances 0.000 claims description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 3
- 239000013078 crystal Substances 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims description 3
- 239000001257 hydrogen Substances 0.000 claims description 3
- 229910052739 hydrogen Inorganic materials 0.000 claims description 3
- 239000004020 conductor Substances 0.000 claims description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 2
- 238000007704 wet chemistry method Methods 0.000 claims description 2
- GNFTZDOKVXKIBK-UHFFFAOYSA-N 3-(2-methoxyethoxy)benzohydrazide Chemical compound COCCOC1=CC=CC(C(=O)NN)=C1 GNFTZDOKVXKIBK-UHFFFAOYSA-N 0.000 claims 1
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 claims 1
- UGFAIRIUMAVXCW-UHFFFAOYSA-N Carbon monoxide Chemical compound [O+]#[C-] UGFAIRIUMAVXCW-UHFFFAOYSA-N 0.000 claims 1
- 238000005137 deposition process Methods 0.000 claims 1
- 239000007943 implant Substances 0.000 claims 1
- 238000002955 isolation Methods 0.000 claims 1
- 238000000926 separation method Methods 0.000 claims 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 230000010354 integration Effects 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 239000011148 porous material Substances 0.000 description 3
- 235000013339 cereals Nutrition 0.000 description 2
- 230000015654 memory Effects 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 240000007594 Oryza sativa Species 0.000 description 1
- 235000007164 Oryza sativa Nutrition 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000003466 anti-cipated effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 235000009566 rice Nutrition 0.000 description 1
- 241000894007 species Species 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
- 230000010148 water-pollination Effects 0.000 description 1
- -1 wherein Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0387—Making the trench
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
- H01L29/945—Trench capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0385—Making a connection between the transistor and the capacitor, e.g. buried strap
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明是关于一种半导体基板与一种形成于其中的半导体电路，以及关于其相关的制造方法；藉由分别具有一介电层(D)与一电容器电极(E2)的多个凹槽的形成，以于一载体基板(1)中形成内埋式电容器，且一实际半导体组件层(3)乃藉由一绝缘层(2)而与该载体基板(1)绝缘。
Description
技术领域
本发明系关于一种半导体基板与形成于其中之半导体电路以及其制造方法，特别是关于一种含有多种内埋式电容器之绝缘硅(SOI)基板。
背景技术
由于半导体电路的整合密度，特别是动态随机存取内存(DynamicRandom Access Memories，DRAM)的储存密度，仍持续地增加，因此，对于如何在较小的胞元面积上提供所需的电容密度便成为一项需要面临的问题。目前所谓的沟渠式电容与堆栈式电容的相关技术已有大幅进展，然而这些制程技术仍会面临到下一世代产品上的诸多限制。
此外，在逻辑与模拟半导体电路中之整合电容代表的则是一项可观的额外花费；由于目前DRAM之高最佳化与高节省空间胞元需要的制程无法与一逻辑制程轻易结合，因此整合电容特别适用于高密度之所谓的嵌入式(embedded)DRAM中。
特别是在DRAM中之储存电容器已具有多年的发展，虽然其胞元面积减少，却仍保持其实际电容约达30fF；有两种不同的实施方式可以实现此类型之电容器，一种是堆栈式电容器，其系于一选择晶体管制作完成后而形成，且经由一专用的接触孔洞而连接至该晶体管，而其储存电极表面系藉由例如一圆柱型配置的方式而加大；另一种则是沟渠式电容器，其中，在形成该选择晶体管之前，系蚀刻一个具有高度高宽比(aspect ratio，深度：直径)之孔洞至一半导体基板，而该电容器则形成于其中。在两种方式中，该电极的表面皆藉由半球型之半导体晶粒(hemispherical grains，HFG)而变得粗糙，以进一步提升其电容。尽管上述技术已有所进展，然而未来可预见的是，上述技术所制得之传统电容器将不再能够达成所需要之电容。
此外，欧洲专利文件EP 0921572 A1揭露了一种制造DRAM胞元电容器的方法，其中，一半导体电路系形成于一第一半导体基板中，并以电化学孔隙蚀刻方式而形成多个电容器于一第二硅基板中；接着将这两个基板彼此接触，以使得该半导体电路之接触区域可与一预定数量之电容器接触，而产生该电路之预定整体电容器。然而此一方式的缺点在于连接已完成之半导体电路的困难度较高以及其电容容易受到该接触区域影响(contact-area-dependent)。
发明内容
本发明之目的在于提供一半导体基板、形成于其中之一半导体电路、及其制造方法，其能够以一特别简单与低成本的方法而达成大电容。
就半导体基板的部分而言，该目的特别藉由一载体基板、一半导体组件层与具有位于其间之一绝缘层、多个具有一介电层之凹槽以及一导电层而实现，以于该载体基板中形成多重电容；在使用此类型之半导体基板时，便能够以一简单的方式而将一半导体电路接触连接于其中，便可进而使电容器之电容获得提升。
较佳为，用以形成该多重电容器电极之该导电层亦同样形成于该载体基板之表面上，因此，多重独立电容器能够彼此结合为群组，并且产生固定之预定电容。为了产生一具有约30fF之电容的群组电容器，系对该导电层加以对应图样化(patterning)，特别是在DRAM中之储存电容器，系可预先存在于该半导体基板中。
该等电容器之该等凹槽最好是藉由电化学孔隙蚀刻方式而形成，因此，以获得一具有超大表面积之细微交错的孔隙系统，此外，亦可主动避免在该等孔隙内之短路与截面连接。
较佳为，使用一具有高介电常数的高温阻性电容器介电质来作为形成于该等孔隙中之介电层，这样一方面可以产生较高的电容，另一方面则能够增加其对于在半导体组件层中形成一半导体电路期间之后续处理步骤的不敏感性，
为了能够以一具有成本效益的方式来修改已知的制作方式与标准处理，以及继续使用现有的制作设备，该半导体基板最好是基于一SOI基板，其具有多晶硅层作为组件层、二氧化硅层作为绝缘层，以及一硅基板作为载体基板。
至于就用以制造一半导体基板的方法而言，首先，形成多个多重凹槽与一电容器电极于一载体基板中，并接着制造一介电层于该等凹槽与该载体基板之表面；然后，形成一导电层至少于该等凹槽中，以产生多个多重电容器电极，并且形成一第一绝缘部分层于整体区域。此外，形成一具有分离边界层之半导体组件层于其中，并形成一第二绝缘部分层且与该载体基板之间藉由各别之绝缘部分层而彼此连接。最后，部分的半导体组件层系于分离边界层分离，因此可以一具有成本效益的方式，来获得具有形成于该载体基板中之多重电容器之最终半导体基板。
较佳为，该等凹槽是藉由电化学孔隙蚀刻方式而形成，以在由半导体材料所组成的载体基板中形成孔隙，并藉由在该等孔隙附近对该载体基板进行掺杂，而形成该电容器电极。
所使用之该电容器介电质最好是氮氧化物、氧化铝(Al2O3)及/或二氧化钛(TiO2)，因此可得到一高温阻与一高介电常数。
为产生作为该电容器电极之用的导电层，最好是沉积与图样化(pattering)一原处掺杂之半导体材料，使得多重之独立的电容器能够结合为一群组电容器。
关于该半导体电路，最好是形成一DRAM存储小区来作为本发明之半导体基板中的半导体组件，位于该载体基板中的该等电容器系藉由一填有连接层之接触孔而接触连接，并形成于该半导体基板之该绝缘层中。
附图说明
本发明之较佳细节则利用下列之较佳实施例与配合之图式加以说明。
图1A至图1D为简化之截面图，以说明本发明第一实施例之半导体基板制造的基本制造步骤；
图2A至图2B为简化之截面图，以说明本发明第二实施例之半导体基板与其相关之接触孔制造步骤；以及
图3A至图3c为简化之截面图，以说明一DRAM存储小区之制造方法。
对附图标号含义的说明
1载体基板
2绝缘层
3半导体组件基板
4栅极介电质/氧化层
5控制层
6覆盖层
7源极/漏极区域
8间隙结构
9连接层
10中间绝缘层
11位线接触
12位线层
2A 第一绝缘部分层
2B 第二绝缘部分层
3S 分离边界层
P 凹槽/孔隙
S 半导体基板
D 介电质
E1 电容器反向电极
E2 导电层
M 罩层
V 接触孔
V1 接触孔
V2 接触孔
WL 字线
BL 位线
AT 选择晶体管
具体实施方式
图1A至图1C为简化之截面图，以说明本发明第一实施例之半导体基板制造的基本方法步骤；
根据图1A，多重之凹槽P与一电容器反向电极E1系形成于一载体基板1中，例如其代表一半导体基板，且最好是一硅半导体晶圆；较佳为，形成多个多重孔隙P来作为该载体基板1中的凹槽，其包含例如以电化学空隙蚀刻方法而形成之n掺杂硅，举例而言，该载体基板之掺杂浓度约为1018cm-3，且首先连接至一第一电压终端并浸润于一氢氟酸溶液(其重量百分浓度为25％)中，而一连接至第二电压终端之电极则置于该氢氟酸溶液中。接着，再该第一电压终端与该第二电压终端之间产生一约2伏特之电压，在此例中，该第一与该第二电压终端之间的电位差是一正(positive)电压，其可形成约100mA/cm2之电流密度。在此一电化学孔隙蚀刻方法中，所形成之该等孔隙P约为100nm宽、数微米深，并于几分钟之后就于该载体基板中形成；而相邻孔隙P之间的距离几乎是一定的，约为20nm，且该等孔隙系以一空间上不规则方式而配置排列。
为了在该载体基板1中产生电容器反向电极E1，举例而言，可在该等孔隙P之附近掺杂半导体材料；较佳为，为了形成一高度掺杂及导电层，可形成一掺杂玻璃于该等孔隙P中，并接着藉由热处理方式而外扩散至该载体基板1中。最后，最好是以湿式化学方式来移除该掺杂玻璃，因而产生如图1A所示之截面。较佳为，沉积一厚度为数奈米之含磷硅酸盐玻璃来作为该等孔隙P中之掺杂源，使得在该载体基板1之该等孔隙P中产生一n+型掺杂。当然，另一种替代方式则是在例如沟渠电容器之制造中利用已知的气相掺杂方式而形成，特别是利用一低压气相掺杂方式。为移除该掺杂玻璃，最好是使用氢氟酸作为蚀刻液，当然也可以使用其它的蚀刻液。
因此，藉由电化学孔隙蚀刻方式所形成之该等孔隙P能够无须形成规则配置之目标种子层即可产生，其密度、平均直径、隔离壁之厚度，及其长度能够藉由本方法之参数设定(例如：半导体掺杂、蚀刻液浓度、电流密度、电压与蚀刻历时等)，而调整于一广泛范围中。
根据图1B，接着形成一介电层D于该等凹槽P与该载体基板1之表面，其中最好是形成氮氧化物、氧化铝及/或二氧化钛于整体区域，以作为电容器介电质；因此，为了形成一氮氧化物，首先对该载体基板1执行一热处理以及一接续之氮化步骤；此外，为了进一步形成氧化铝及/或二氧化钛之电容器介电质，则沉积一对应之材料于该载体基板1上。特别是，在利用具有高介电常数之高温阻电容器介电质时，可获得一适用于其它标准处理(亦即高温处理)之半导体基板，并进而产生具有高电容之电容器。
在该等凹槽P中以及该载体基板1表面之该介电层D整体形成之后，则接着形成一导电层E2，以至少在该介电层D上之该等凹槽P中产生多个多重电容器电极。
为产生该介电层D及/或该导电层E2，特别可使用一种所谓的ALD(原子层沉积)方法来形成具有各别原子层大小顺序之膜层。
根据图1B，举例而言，一原处掺杂之多晶半导体材料且最好是一原处掺杂之多晶硅系沉积于整体区域中，因此其不仅可完全填充该等孔隙P，亦可在该载体基板1之表面形成一可覆盖所有孔隙之膜层。较佳为，施行一光微影方法来图样化此一导电层E2，该导电层E2系以传统的光阻剂加以图样化，并施行接续之曝光步骤与最终之蚀刻步骤，以产生形成在该载体基板1中的多重之各别电容器(或电容器电极)或是群组电容器；而根据图1C，一预定数量之各别的电容器(或电容器电极)系结合以形成一群组，并产生一具有预定电容之群组电容器；特别是在形成所谓之DRAM存储元件之半导体基板时，可分别调整此一图样化方式以使得各群组电容器具有约30fF大小之电容，此即为一般DRAM胞元所须之电容大小。
这样的图样化方式最好是藉由非等向之回蚀方式所产生，例如RIE(反应性离子蚀刻)。为了避免外部之电容器反向电极E1与内部或是该电容器电极E2中间发生短路，最好是不要移除该介电层D。
根据图1C，接着形成一第一绝缘部分层2A于该载体基板1之经处理表面的整体区域上，其最好是以一TEOS(氟硅玻璃)沉积方式而形成。为了产生一平坦表面，最好是在形成该绝缘部分层2A之后，特别是在沉积一TEOS层之后，施行一CMP(化学机械光)方式之处理。
此外，根据图1C，提供一具有分离边界层3S与第二绝缘部分层2B之另一半导体组件基板3；并最好再次提供一具有二氧化硅层2B之硅半导体晶圆，而该分离边界层系藉由氢植入方式而形成。
接着，将这两个基板于(或是经由)其绝缘部分层2A与2B处彼此连接，以形成一共同绝缘层2，其最好是藉由一传统之晶圆接合而达成。更精确而言，特别是再使用二氧化硅来作为绝缘部分层2A与2B时，由于亲水性之故，其于两基板之连接表面将产生一吸附力，而可藉由一额外之热处理方式来产生一个在机械性能上非常强大之连接，此时便可省去额外之连接或是接合材料之使用。
最后，根据图1D，该半导体组件基板3的一部份(上方部分)系分离于该分离边界层3S，因此所完成之半导体基板S具有多重之内埋式电容器；此一分离处理最好是藉由另一热处理而产生，该晶圆的上方部分则沿着上述氢植入之该分离边界层而中断或分离。另一种可替代此一分离处理的方法为“智能剥离(smart cut)”方式，亦可执行其它的方式，例如所谓之“ELTRAN”法系使用一多孔性半导体层来作为该分离边界层3S，而该半导体组件基板3的上方部分则可藉由一液体喷射的方式而加以提升。
图2A与图2B为简化之截面图，以说明本发明第二实施例之半导体基板与用以产生不同电容之电容器的方法步骤；其中，相同的组件符号代表相同或对应之膜层与组件，且在此不加以赘述。
根据图2A，亦可将导电层E2图样化为独立的电容器而不对其加以群组，如图1C所示，沉积于该载体基板表面之该导电层E2被完全回蚀至该载体基板1的表面，或是填充该介电质D或该导电层E2达该等孔隙P之表面；因此，在该等独立之电容器或电容器电极E2之间，并不会产生导电连接，因而该电容器电容能够专由一接触孔之大小而决定。
因此，根据图2B，具有不同大小之接触孔V1与V2可藉由一罩层M而形成，其接触孔洞并未覆盖不同数量的独立电容器或电容器电极，因此能够在一后续的处理步骤中，对电容加以细微调整，以产生各别之半导体电路。
图3A至3C为简化之截面图，以说明在根据本发明第一实施例之半导体基板中形成一半导体电路的基本方法步骤；其中，相同的组件符号同样代表相同或对应之膜层与组件，且在此不加以赘述。
根据图3A，为产生一具有一选择晶体管与一孔隙电容器PK(亦即多个内埋各别电容器结合为一群组)之DRAM存储小区，首先在该半导体组件层3中形成一浅沟渠绝缘(图中未示)，以产生主动区域。
接着根据图3B，举例而言，执行一MOS晶体管之传统复杂处理，以产生一选择晶体管AT来作为具有源极/漏极区域7之半导体组件，该半导体组件亦具有一栅极介电质或一栅极氧化层4、一控制层5或字线WL、以及一栅极绝缘或概括具有一氮化物覆盖层6与氮化物间隙结构8；关于其各别之方法步骤，可参考习知的标准MOS方法。
然后，为了产生一连接区域到该内埋之电容器或电容器电极E2，至少于该绝缘层2与该半导体组件层3中形成一接触孔V；其中，在该栅极氧化物层或该栅极介电质4出现之后，则亦可将此层局部移除。
根据图3B，该接触孔V是直接形成于该选择晶体管AT之该等间隙结构8的侧壁，因而并未覆盖一各别之源极/漏极区域7与一相关之电容器电极E2；因此，可以使用相对而言比较不精确的光微影方法来产生该等接触孔V，仅需要确认光微影开口与选择晶体管之间、或是该等间隙结构8与该覆盖层6之间的重叠部分即可；因此，该等接触孔V可藉由一自排列方式而形成。
较佳为，使用一非等向性蚀刻方法，特别是执行一反应性离子蚀刻(RIE)，来移除该半导体组件层3之该绝缘层2以及该接触孔V区域中该栅极介电质4(如果合适的话)。
根据图3C，接着形成一连接层9于该半导体组件或该选择晶体管AT之该源极/漏极区域7与至少一电容器电极E2之间；较佳为，为了形成该连接层9，另一原处掺杂之多晶半导体层，特别是多晶硅，系沉积于整体区域并接着加以等向或非等向回蚀至该接触孔V。
最后，为了完成该DRAM存储小区，则形成一中间绝缘层10与一位线接触11，其产生与该选择晶体管AT之一各别补偿源极/漏极区域7之接触。最后，为了产生一位线BL，同样以一惯用方式来形成并图样化一导电性位线层12于该中间绝缘层10之表面，而产生如图3C所示之DRAM存储小区最终之截面。
在上述说明中，本发明是以一具有硅载体基板、二氧化绝缘硅层与单晶硅半导体组件层之SOI基板为基础，其具有之多晶硅则作为导电层、而氮氧化物则作为介电层之用；同样地，亦可使用其它的替代材料与对应膜层，来产生本发明之半导体基板与其相关之半导体电路，特别是，亦可使用一具有整合电容器反向电极之导电性或绝缘性基板来作为载体基板。同样的，除了前述之掺杂外，亦可使用相反的掺杂；特别是对该导电层而言，亦可使用金属材料来作为电容器反向电极。
此外，本发明并不限于所述之DRAM胞元，而是包含了任何可根据本发明而形成于半导体基板中的半导体组件，且与一内埋式电容器经由一接触孔与其内之一连接层产生接触。
Claims (24)
1.一种半导体基板，具有：
一载体基板(1)；
一半导体组件层(3)；以及
一绝缘层(2)，其形成于该载体基板(1)与该半导体组件层(3)间
其特征在于
在该载体基板(1)面向该绝缘层(2)的一表面中形成多个凹槽(P)，
一介电层(D)，其形成于该多个凹槽(P)与该载体基板(1)的表面；以及
一导电层(E2)，其至少形成于该多个凹槽(P)中，以形成多个电容器电极，
另一导电层系形成于该载体基板(1)中，以至少在该等凹槽之区域中形成电容器反向电极(E1)。
2.如权利要求1所述的半导体基板，其中该导电层(E2)亦同样形成于该载体基板(1)的表面，并与一组该多个电容器电极同时连接，以形成群组电容器(PK)。
3.如权利要求2所述的半导体基板，其中该群组电容器(PK)具有一近乎30fF的电容。
4.如权利要求1至3中任一项所述的半导体基板，其中该等凹槽(P)代表由电化学孔隙蚀刻所形成的孔洞。
5.如权利要求1至4中任一项所述的半导体基板，其中该载体基板(1)具有一半导性材料，该电容器反向电极(E1)代表形成于该半导性材料或一导电性材料中的一掺杂区域。
6.如权利要求1至5中任一项所述的半导体基板，其中该介电层(D)包含一具有一高介电常数的高温阻性电容器介电质。
7.如权利要求1至6中任一项所述的半导体基板，其中该导电层(E2)包含掺杂的多晶半导体材料。
8.如权利要求1至7中任一项所述的半导体基板，其包含一SOI基板，该SOI基板具有：
一单晶硅层，其作为半导体组件层(3)；
一二氧化硅层，其作为绝缘层(2)；
一多晶硅层，其作为导电层(E2)；以及
一硅基板，其作为载体基板(1)。
9.一种用以制造一半导体基板所述的方法，其包含下列步骤：
a)在一载体基板(1)中形成多个凹槽(P)与一电容器反向电极(E1)；
b)在该等凹槽(P)与该载体基板(1)的表面上形成一介电层(D)；
c)在该介电层(D)上形成与图样化一导电层(E2)，以在至少该多个凹槽(P)上形成多个电容器电极；
d)在该载体基板(1)的已处理表面上形成一第一绝缘部分层(2A)；
e)提供一具有一分离边界层(3S)的半导体组件基板(3)与一第二绝缘部分层(2B)；
f)连接该半导体组件基板(3)与该载体基板(1)于其绝缘部分层(2A，2B)，进以形成一绝缘层(2)；以及
g)在分离边界层(3S)处分离部分的半导体组件基板(3)。
10.如权利要求9所述的方法，其中，在步骤a)中，
a1)执行一电化学孔隙蚀刻以形成孔洞(P)，其作为一半导体基板(1)中的凹槽；以及
a2)在该等孔洞(P)的邻近区域执行该半导体基板(1)的掺杂，以形成另一导电层，其作为电容器反向电极(E1)。
11.如权利要求10所述的方法，其中，在步骤a2)中，
a21)至少在该等孔洞(P)中形成一掺杂玻璃；
a22)执行一热处理；以及
a23)执行一该掺杂玻璃的湿式化学移除。
12.如权利要求9至11中任一项所述的方法，其中，在步骤b)中，乃在整体区域上形成一具有高介电常数的高温阻性电容器介电质。
13.如权利要求12所述的方法，其中，形成氮氧化物、氧化铝及/或二氧化钛以作为该电容器介电质。
14.如权利要求9至13中任一项所述的方法，其中，在步骤c)中，
c1)形成一导电层(E2)以经该孔洞区域而填充该等凹槽(P)；以及
c2)移除至少部份或全部的该导电层(E2)以达该载体基板(1)的表面的该介电层(D)。
15.如权利要求14所述的方法，其中，
在步骤c1)中，沉积原处掺杂的多晶硅；以及
在步骤c2)中，执行具一等向回蚀的光微影图样化，以使多个电容器电极彼此连接而形成一群组电容器(PK)。
16.如权利要求9至15中任一项所述的方法，其中，在步骤d)中，执行一TEOS沉积方法。
17.如权利要求9至16中任一项所述的方法，其中，在步骤e)中，提供一具有一氧化物层(2B)的半导体晶圆(3)，该分离边界层(3S)则是藉由氢植入方式而形成。
18.如权利要求9至17中任一项所述的方法，其中，在步骤f)中，该连接是藉由晶圆接合方式而实施。
19.如权利要求9至18中任一项所述的方法，其中，在步骤g)中，该分离边界的分离是由一进一步的热处理所形成。
20.一种在如权利要求1至8中任一项所述的半导体基板中的半导体电路，其特征在于具有：
一半导体组件(4，5，6，7，8)，其形成于半导体组件层(3)中；
一接触孔(V)，其至少形成于绝缘层(2)中；以及
一连接层(9)，其经由该接触孔(V)而连接该半导体组件(4，5，6，7，8)至该等电容电极(E2)的至少其一。
21.如权利要求20所述的半导体电路，其表示一具有一选择晶体管(AT)与一电容器(PK)之DRAM存储小区。
22.一种用于如权利要求1至8中任一项所述的半导体基板中、或是在如权利要求9至19所述的方法所制造出半导体基板中制造的一DRAM存储小区的方法，其具有下列步骤：
a)在该半导体组件层(3)中形成一浅沟槽绝缘，以形成主动区；
b)形成一选择晶体管(AT)，其具有源极/漏极区域(7)、一栅极介电质(4)、作为字线(WL)的一控制层(5)与一栅极绝缘(6，8)；
c)至少在该绝缘层(2)与该半导体组件层(3)中形成一接触孔(V)；
d)在该选择晶体管(AT)之一源极/漏极区域(7)与至少一电容器电极(E2)间的该接触孔(V)中形成一连接层(9)；
e)形成一中间绝缘层(10)，其与一补偿源极/漏极区域(7)间具有一位线接触(11)；以及
f)形成与图样化一位线层(12)以产生一位线(BL)于该中间绝缘层(10)之表面。
23.如权利要求22所述的方法，其中在步骤c)中乃利用该栅极绝缘(6，8)与一光微影方法而以一自排列方式随意蚀刻该接触孔(V)。
24.如权利要求22或23中任一项所述的方法，其中在步骤d)中，为了形成该连接层(9)，另一原处掺杂的多晶硅半导体层乃沉积于整体区域，并接着加以等向或非等向回蚀。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10242877.8 | 2002-09-16 | ||
| DE10242877A DE10242877A1 (de) | 2002-09-16 | 2002-09-16 | Halbleitersubstrat sowie darin ausgebildete Halbleiterschaltung und zugehörige Herstellungsverfahren |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1682369A true CN1682369A (zh) | 2005-10-12 |
| CN1320638C CN1320638C (zh) | 2007-06-06 |
Family
ID=31896028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB038220032A Expired - Fee Related CN1320638C (zh) | 2002-09-16 | 2003-09-13 | 半导体基板、形成于其中的半导体电路及其制造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7214582B2 (zh) |
| EP (1) | EP1540725B1 (zh) |
| CN (1) | CN1320638C (zh) |
| DE (2) | DE10242877A1 (zh) |
| TW (1) | TWI253168B (zh) |
| WO (1) | WO2004027861A1 (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101997026A (zh) * | 2009-08-19 | 2011-03-30 | 朱慧珑 | 利用衬底进行加工的基板结构及其制造方法 |
| CN102376780A (zh) * | 2010-08-16 | 2012-03-14 | 众智光电科技股份有限公司 | 具有嵌入式高密度电容的硅基座 |
| TWI425609B (zh) * | 2010-05-24 | 2014-02-01 | Oriental System Technology Inc | 具有嵌入式高密度電容之矽基座 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007189017A (ja) * | 2006-01-12 | 2007-07-26 | Toshiba Corp | 半導体装置 |
| US7335575B2 (en) * | 2006-02-03 | 2008-02-26 | International Business Machines Corporation | Semiconductor constructions and semiconductor device fabrication methods |
| US7749884B2 (en) * | 2008-05-06 | 2010-07-06 | Astrowatt, Inc. | Method of forming an electronic device using a separation-enhancing species |
| KR20110028278A (ko) * | 2008-05-17 | 2011-03-17 | 애스트로와트, 인코포레이티드 | 분리 기술을 사용하는 전자 디바이스 형성 방법 |
| IT1391864B1 (it) * | 2008-09-30 | 2012-01-27 | St Microelectronics Rousset | Cella di memoria resistiva e metodo per la fabbricazione di una cella di memoria resistiva |
| US10205032B2 (en) * | 2010-09-20 | 2019-02-12 | Infineon Technologies Ag | Semiconductor structure and method for making same |
| CN102446985B (zh) * | 2010-10-14 | 2013-11-27 | 众智光电科技股份有限公司 | 由感光二极管与电容性次基座所构成的混成堆迭结构 |
| WO2013100916A1 (en) * | 2011-12-27 | 2013-07-04 | Intel Corporation | Fabrication of porous silicon electrochemical capacitors |
| AT514443B1 (de) * | 2013-06-17 | 2015-03-15 | Tech Universität Wien | Halbleiter-Bauteil |
| JP7027352B2 (ja) * | 2019-01-21 | 2022-03-01 | 株式会社東芝 | コンデンサ |
| GB2625281A (en) * | 2022-12-12 | 2024-06-19 | Iqe Plc | Systems and methods for porous wall coatings |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63151071A (ja) | 1986-12-16 | 1988-06-23 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPH0235770A (ja) | 1988-07-26 | 1990-02-06 | Matsushita Electric Ind Co Ltd | 半導体メモリ装置及びその製造方法 |
| US5055898A (en) * | 1991-04-30 | 1991-10-08 | International Business Machines Corporation | DRAM memory cell having a horizontal SOI transfer device disposed over a buried storage node and fabrication methods therefor |
| JPH05160342A (ja) * | 1991-12-02 | 1993-06-25 | Canon Inc | 半導体装置及びその製造方法 |
| EP0553791A1 (en) * | 1992-01-31 | 1993-08-04 | Nec Corporation | Capacitor electrode for dram and process of fabrication thereof |
| KR0123751B1 (ko) * | 1993-10-07 | 1997-11-25 | 김광호 | 반도체장치 및 그 제조방법 |
| EP0921572B1 (de) * | 1997-10-21 | 2010-07-14 | Infineon Technologies AG | Verfahren zur Herstellung einer DRAM-Zelle mit Kondensator in separatem Substrat |
| EP1048082A1 (de) | 1997-11-12 | 2000-11-02 | Epcos Ag | Schaltungsstruktur mit mindestens einem kondensator und verfahren zu dessen herstellung |
| DE10055711B4 (de) | 2000-11-10 | 2008-04-30 | Qimonda Ag | Verfahren zur Herstellung von Grabenkondensatoren |
| DE10133688A1 (de) | 2001-07-11 | 2002-09-26 | Infineon Technologies Ag | Verfahren zur Herstellung der unteren Kondensatorelektrode eines Grabenkondensators |
-
2002
- 2002-09-16 DE DE10242877A patent/DE10242877A1/de not_active Ceased
-
2003
- 2003-09-03 TW TW092124401A patent/TWI253168B/zh not_active IP Right Cessation
- 2003-09-13 EP EP03747835A patent/EP1540725B1/de not_active Expired - Fee Related
- 2003-09-13 US US10/523,944 patent/US7214582B2/en not_active Expired - Fee Related
- 2003-09-13 CN CNB038220032A patent/CN1320638C/zh not_active Expired - Fee Related
- 2003-09-13 DE DE50310011T patent/DE50310011D1/de not_active Expired - Lifetime
- 2003-09-13 WO PCT/DE2003/003044 patent/WO2004027861A1/de active IP Right Grant
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101997026A (zh) * | 2009-08-19 | 2011-03-30 | 朱慧珑 | 利用衬底进行加工的基板结构及其制造方法 |
| TWI425609B (zh) * | 2010-05-24 | 2014-02-01 | Oriental System Technology Inc | 具有嵌入式高密度電容之矽基座 |
| CN102376780A (zh) * | 2010-08-16 | 2012-03-14 | 众智光电科技股份有限公司 | 具有嵌入式高密度电容的硅基座 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1540725A1 (de) | 2005-06-15 |
| US7214582B2 (en) | 2007-05-08 |
| DE50310011D1 (de) | 2008-07-31 |
| TW200418170A (en) | 2004-09-16 |
| WO2004027861A1 (de) | 2004-04-01 |
| EP1540725B1 (de) | 2008-06-18 |
| DE10242877A1 (de) | 2004-03-25 |
| TWI253168B (en) | 2006-04-11 |
| US20050269617A1 (en) | 2005-12-08 |
| CN1320638C (zh) | 2007-06-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1035141C (zh) | 半导体存储器的制造方法 | |
| US6365452B1 (en) | DRAM cell having a vertical transistor and a capacitor formed on the sidewalls of a trench isolation | |
| US6090661A (en) | Formation of novel DRAM cell capacitors by integration of capacitors with isolation trench sidewalls | |
| CN1278384C (zh) | 制造半导体器件的方法 | |
| CN1036227C (zh) | 用绝缘体附硅方法制造的动态随机存取存储器及制造方法 | |
| US6204143B1 (en) | Method of forming high aspect ratio structures for semiconductor devices | |
| CN1320638C (zh) | 半导体基板、形成于其中的半导体电路及其制造方法 | |
| CN1758427A (zh) | 具有嵌入式电容的半导体元件基材 | |
| CN1269202C (zh) | 电容器及其制造方法 | |
| KR20020017091A (ko) | 커패시터의 전하저장전극 형성방법 | |
| CN1825597A (zh) | 存储器元件,半导体元件及其制造方法 | |
| CN1577823A (zh) | 半导体器件及其制造方法 | |
| JPH1098155A (ja) | 半導体素子のキャパシタ形成方法 | |
| CN1312955A (zh) | 具有垂直晶体管的集成电路布置结构和该布置结构的制造方法 | |
| US5907774A (en) | Corrugated post capacitor and method of fabricating using selective silicon deposition | |
| CN1149661C (zh) | 圆柱形叠式电极的制造方法 | |
| CN100495686C (zh) | 动态随机存取存储器的电容器接点结构及工艺 | |
| US6077739A (en) | Methods for manufacturing DRAM capacitors | |
| CN1205650C (zh) | 一种电容下层储存电极的制作方法 | |
| CN1788356A (zh) | 沟槽存储电容器及其制造方法 | |
| CN1303694C (zh) | 动态随机存取存储单元及其制造方法 | |
| CN1290196C (zh) | 半导体器件及其制造方法 | |
| CN1269208C (zh) | 利用电化学沉积制备电容器的方法 | |
| KR100351455B1 (ko) | 반도체장치의 스토리지노드 전극 형성방법 | |
| CN1314106C (zh) | 埋入式沟槽电容器及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20070606 Termination date: 20180913 |