CN102376780B

CN102376780B - 具有嵌入式高密度电容的硅基座

Info

Publication number: CN102376780B
Application number: CN 201010255407
Authority: CN
Inventors: 谢正雄; 黄振堂
Original assignee: ZHONGZHI OPTOELECTRONIC SCIENCE & TECHNOLOGY Co Ltd
Current assignee: ZHONGZHI OPTOELECTRONIC SCIENCE & TECHNOLOGY Co Ltd; Oriental System Technology Inc
Priority date: 2010-08-16
Filing date: 2010-08-16
Publication date: 2013-09-25
Anticipated expiration: 2030-08-16
Also published as: CN102376780A

Abstract

本发明提供一种具有嵌入式高密度电容的硅基座，属于电容性基座领域。其中，该电容性基座，用于玻璃光纤接收器中的光二极管的非接地绝缘，该基座包含：一重掺杂硅基板；沟槽数组，形成在该硅基板的上表面；一介电层，形成在该沟槽数组的表面上；一上电极，沉积覆盖在该介电层上；及一下电极，沉积在该硅基板的下表面上。本发明的电容性基座，能够克服TO-46金属罐封装结构中的空间可用性。

Description

具有嵌入式高密度电容的硅基座

技术领域

本发明涉及一种电容性基座，特别是指一种用于玻璃光纤接收器中的光二极管的非接地绝缘的电容性基座。

背景技术

光纤通讯总是需要两种关键零组件，一为传送器，而另一为接收器。在玻璃光纤(glass optical fiber，GOF)通讯中，此接收器一般具有TO-46金属罐封装结构，其目前几乎已成为标准封装结构。图1显示光接收器的标准TO-46金属罐封装结构。如图1所示，在此封装结构内，光接收器包含四个设置在金属罐头部1上的芯片：PIN光二极管3、转阻放大器(trans-impedance amplifier，TIA)5、用于偏压稳定化的陶瓷电容器7、以及用于非接地安装的硅基座9(由于转阻放大器5为差动式浮点输入)。由图1可以看出，硅基座9的顶部具有隔开的两个电极11。硅基座9由硅基板所制造，此硅基板的上表面经过氧化处理而形成氧化层(未显示)，然后在此氧化层上形成隔开的两个电极11。此氧化层用以使电极与硅基板电绝缘。硅基座9的面积必须足够大，以使陶瓷电容器7以及PIN光二极管3能够设置在其上。可以看出，位于TO罐平台上用以容纳此四个芯片的空间是相当拥挤的。此外，在这些芯片之间的许多交叉配线13(在图1中显示有7条)不仅会增加封装的成本，而且必定会引起非预期的漏电感(stray inductance)以及寄生电容(parasitic capacitance)，这样会因为封装失误而妨碍光接收器的性能。现有技术中，当GOF频率逐渐进入10GHz波段时，这个问题尤其明显。再者，若在此封装结构中需要另一个电容器时(例如为了精确控制共振频率或其它目的)，TO-46封装结构中的空间将无法轻易被安排。

发明内容

本发明要解决的技术问题是提供一种电容性基座，能够克服TO-46金属罐封装结构中的空间可用性。

为解决上述技术问题，本发明的实施例提供技术方案如下：

一方面，提供一种电容性基座，用于玻璃光纤接收器中的光二极管的非接地绝缘，该基座包含：

一重掺杂硅基板；

沟槽数组，形成在该硅基板的上表面；

一介电层，形成在该沟槽数组的表面上；

一上电极，沉积覆盖在该介电层上；及

一下电极，沉积在该硅基板的下表面上。

其中该沟槽数组具有不同方向的子群数组的布局，其中该子群数组各自包含一个以上相互平行的沟槽。

其中相邻的该子群数组之间以相互垂直的方式加以排列。

其中该重掺杂硅基板为N++型重掺杂单晶硅或多晶硅基板。

其中该硅基板为P型重掺杂单晶硅或多晶硅基板。

其中该N++型重掺杂硅基板是以10¹⁸/cm³以上的浓度进行重掺杂。

其中该沟槽的宽度小于3微米；而该沟槽的深度小于该宽度的10倍。

其中该介电层为具有50埃到数千埃厚度的一原生氧化层。

其中该介电层为氮化硅或氧氮化硅。

所述电容性基座，更包含：

多晶硅再填物，置入该沟槽内。

所述电容性基座，更包含：

金属插栓，置入该沟槽内。

其中该金属插栓为钨插栓。

本发明的实施例具有以下有益效果：

上述方案中，将绝缘基座与陶瓷电容器共同整合成一小型单一芯片的组件，使其能够通过一般IC制造厂的制程而被制造在硅基板上。因此，不仅可实现电容性基座小型化，而且能够大幅降低组件与封装生产的成本。

附图说明

图1为光接收器的标准TO-46金属罐封装结构；

图2为图1的GOF接收器的等效电路；

图3为现有技术中用于GOF的硅芯片电容器的剖面图；

图4为依照本发明的一实施例的电容性基座的剖面图；

图5为依照本发明的另一实施例的电容性基座的剖面图；

图6A为沟槽的俯视图；

图6B为沿着图6A的线A-A的横剖面图；

图7为依照本发明的一实施例的方形沟槽数组的俯视图；

图8为依照本发明的另一实施例的矩形沟槽数组的俯视图；

图9为将图5的电容性基座应用在TO封装结构上的示意图以及等效电路；

图10为图9的封装结构的俯视图。

【组件符号说明】

1 金属罐头部

3 光二极管

5 转阻放大器

7 陶瓷电容器

9 硅基座

11 电极

13 配线

31 硅芯片电容器

41 电容性基座

51 电容性基座

61 沟槽

71 沟槽

72 未蚀刻区块

73 未蚀刻部分

81 第一子群数组

82 第二子群数组

83 未蚀刻部分

84 沟槽

85 未蚀刻区块

211 端子

212 端子

311 上电极

312 下电极

313 介电层

314 硅基板

411 上电极

412 下电极

413 介电层

414 硅基板

511 上电极

512 下电极

513 介电层

514 硅基板

515 金属插栓及/或多晶硅再填物

具体实施方式

为使本发明的实施例要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。

图2为图1的GOF接收器的等效电路。其中，PIN光二极管3的其中一端子211是透过1.5千奥姆(kΩ)的电阻而连接至偏压VCC；而另一端子212则连接至差动转阻放大器5的输入端。因此，光二极管3的两端子必须与接地保持浮动并且保持低散射噪声(shot noise)的反向偏压状态。就此而言，设计者总是希望电容器与其中一光二极管端子连接，而绕过(bypassing)偏压变动，使光二极管的性能不受到此变动的妨碍，此变动常在前置放大器环形电路中引起非预期的振荡。换言之，电容器7与1.5kΩ的串联电阻可构成一低通滤波器，其可阻挡来自偏压源的高频率变动。因此可改善前置放大器电路的电源拒斥比(power-supply-rejection ratio，PSRR)。在此种构造中，PIN光二极管3与旁通电容器7具有共同的节点211并且一起构成3-端子组件，其为本发明的核心。

图3为现有技术中用于GOF的硅芯片电容器31的剖面图，其中，此表面为平坦。电容器31具有上电极311、下电极312、硅基板314、以及位在硅基板314与上电极311之间的薄介电层313。电容器31为一种金属绝缘体半导体(metal insulator semiconductor，MIS)二极管，而此MIS二极管的总电容可通过下列等式(1)加以计算：

C＝kε_oA_o/d (1)

其中，C为总电容，k为介电层313的相对介电常数，ε_o为真空磁导率(permeability of vacuum)，d为介电层313的厚度，以及A_o为两电极(311、312)之间的重迭表面积。于是，可以得知表面积A_o愈大，电容量愈大，即表面积A_o与电容量成正比。又，电容量与介电层313的厚度成反比。

传统上，旁通电容较佳是具有上至400微微法拉(pico-farad，pF)的值。然而，就较佳的PSRR而言，目前的电容需求已增加数倍而到达1000pF以上。这样将大幅增加硅电容器的芯片尺寸，而TO-46封装结构中的空间则必须考虑到容纳能力。除了需要更大电容以外，亦存在此组件的最小崩溃电压(breakdown voltage)的限制(约数十伏特)，因此无法完全为了增加电容而任意降低厚度。举例而言，50伏特的崩溃电压需要具有50奈米的理想厚度的最纯净原生氧化层(native oxide)，此原生氧化层是通过IC制造厂的标准CMOS制程，自硅基板进行热成长而得。在本发明中，此介电层可为具有50埃到数千埃厚度的原生氧化层。或者，为了增加介电常数并且降低存在于介电层的残留应力，可通过低压化学气相沉积(low pressure chemical vapor deposition，LPCVD)法，将氮化硅或氧氮化硅(SiON)保角地(conformally)沉积在沟槽表面上。以kε_o＝3.9×8.85×10^-14法拉/cm～0.36pF/cm，2000pF的电容则需要上至2.8mm²的最小面积，此面积比目前的客户需求(小于1mm²)要来得大。因此，在不增加芯片面积的情况下增加电容是必须的，而其也是本发明的目的。

图4为依照本发明的一实施例的电容性基座(capacitive submount)41的剖面图。硅基板414的上表面被选择性蚀刻成指定的图案，使能够在此表面上产生一群沟槽，因此使其表面积增加。然后，进行氧化或任何钝化处理，以在硅基板414的挖沟表面上形成氧化层(介电层)413。接着，在氧化层413上沉积导电金属层以作为电容性基座41的上电极411。最后，在电容性基座41的下表面沉积背侧金属以作为电容性基座41的下电极412，即完成具有高密度沟槽的电容性基座的制作。硅基板414是一种重掺杂硅基板。重掺杂硅基板414是以10¹⁸/cm³以上的浓度进行N型重掺杂(即，此硅基板可为N++型重掺杂硅基板)。沟槽的宽度小于3微米；而其深度小于此宽度的10倍。

图4所示的电容性基座41属于浅沟型电容性基座。对于浅沟槽而言，具有适当厚度的金属层(上电极411)足以使其直接与挖沟表面接触。然而，对于具有窄沟槽开口的深沟型电容性基座而言，难以利用沉积方式使金属层与挖沟表面直接接触。因此，可利用图5所示的实施例来改善金属层与挖沟表面接触的问题。图5为依照本发明的另一实施例的电容性基座51的剖面图。图5所示的电容性基座51属于深沟型电容性基座。电容性基座51是利用金属插栓(metal plug)(例如钨插栓，tungsten plug)及/或多晶硅再填物515来进行平坦化，具体来说，即在形成氧化层(介电层)513之后并且在沉积上电极511之前，将金属插栓及/或多晶硅再填物515置入硅基板514的深沟槽内。最后，在硅基板514的下表面沉积下电极512，即完成具有高密度沟槽的电容性基座的制作。然而，此种再填充处理并不会影响与违反本发明的精神。硅基板514也是一种重掺杂硅基板。重掺杂硅基板514是以10¹⁸/cm³以上的浓度进行N型重掺杂。

为了说明通过沟槽来增加表面积的效果，假设这些沟槽具有如图6A与6B所示的矩形，其长度为L，而宽度为w。如图6A与6B所示，两相邻沟槽61之间的间隔以S表示，而沟槽的深度则以D表示。当L极大于W时，可忽略长度方向的边缘效应，为了简化，假设S＝W，于是可通过下列等式(2)获得表面积A_R：

A_R＝A_o×[1+(D/W)] (2)

其中，D/W一般称为纵横比(aspect ratio)。其是指纵横比为1的沟槽可相较于平坦的原始表面而使有效面积增为两倍。

图7为依照本发明的一实施例的方形沟槽数组的俯视图。如图7所示，方形沟槽数组包含方形沟槽71、以及未蚀刻区块72，于其中方形沟槽71与未蚀刻区块72被交错排列，并且通过未蚀刻部分73将方形沟槽数组划分成一个以上数组区域。

图7的方形沟槽71的面积可通过下列等式(3)加以计算：

A_S＝A_o×[1+2(D/W)] (3)

表面积的倍增更为显著，即，当纵横比为1时，表面积会增为原始表面积的三倍。

除了图7所示的具有棋盘式排列的方形沟槽数组以外，为了改善沟槽数组的易碎性(fragility)，图8为依照本发明的另一实施例的矩形沟槽数组的俯视图。如图8所示，矩形沟槽数组由第一子群数组81以及第二子群数组82交错而成，通过未蚀刻部分83将第一子群数组81与第二子群数组82隔开。第一子群数组81以及第二子群数组82各自包含一个以上相互平行的沟槽84，以及这些平行沟槽是通过未蚀刻区块85而隔开。又，相邻的第一子群数组81与第二子群数组82之间以相互垂直的方式加以排列。以此种构造，可防止应力累积在晶圆或芯片内而造成晶圆或芯片产生碎裂。因此，可改善沟槽数组的易碎性。

D、S、以及W的尺寸皆为制程相依。较佳的技术与设施可产生较细的沟槽开口与浅沟槽标准，并且更易于制造。若在一般6英寸晶圆制程中使用0.5微米的标准，0.5微米宽以及1微米深的沟槽不会造成制程困难，因此增加3到5倍的表面积以及电容就整体而言是可行的。此可将上述2.8mm²的面积分别降低至0.9mm²的矩形沟槽以及0.56mm²的方形沟槽。此面积足够使电容性基座能够装设在TO-46罐头部上。

所制造的电容性基座的下电极可用于接地目的；而上电极可被使用作为浮动电极，于其上可安装光二极管。此二极管是N侧向下而与浮动电极接触，而其P侧是连接至TIA，此连接关系可参考图9。图9为将图5的电容性基座51应用在TO封装结构上的示意图以及其等效电路。如图9所示，在TO金属罐头部(接地)1上设置电容性基座51，然后在电容性基座51上设置光二极管3。

图10为图9的封装结构的俯视图。从图10可了解到：依照本发明的实施例，电容性基座是将电容器与基座两者整合在一起，并且在不增加芯片尺寸的情况下，利用沟槽来增加表面积进而增加电容量，并藉以降低芯片在TO封装结构内所占据的面积。

实际上，电容性基座即为一种MIS二极管。当硅基板为N++型重掺杂(浓度为10¹⁸/cm³以上的重掺杂)时，此二极管会一直处于空乏模式(depletionmode)，此意指其不论施加在其上的偏压的极性而具有固定的电容(即，不受偏压大小影响)，并且由于重掺杂，硅基板整体的串联电阻亦可被降至最低，因此能够大幅降低RC时间常数而获得较佳的RF性能。另一方面，若基板为P型掺杂时，此MIS二极管在到达基板接地之前亦会与PN接面电容器串联。此将使MIS电容变成会受偏压与频率大小影响。若P型基板被重掺杂而达到高简并条件(degenerate condition)时，其仍适用于本发明的目的。然而，简并P型基板的使用仍落入本发明的范围。

本发明无关于硅基板的结晶度(crystallinity)，因此多晶基板亦适用于制备电容性基座，只要其被重掺杂即可。亦即，硅基板可为重掺杂的单晶硅或多晶硅基板。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims

1.一种电容性基座，用于玻璃光纤接收器中的光二极管的非接地绝缘，该基座包含：

一重掺杂硅基板；

沟槽数组，形成在该硅基板的上表面，其特征在于，该沟槽数组具有不同方向的子群数组的布局，其中该子群数组各自包含一个以上相互平行的沟槽，以及相邻的该子群数组之间以相互垂直的方式加以排列并由其间的未蚀刻部分加以隔开，以改善该沟槽数组的易碎性；

一介电层，形成在该沟槽数组的表面上；

一上电极，沉积覆盖在该介电层上；及

一下电极，沉积在该硅基板的下表面上。

2.根据权利要求1所述的电容性基座，其中该重掺杂硅基板为N++型重掺杂单晶硅或多晶硅基板，以达成空乏模式的电容特质。

3.根据权利要求1所述的电容性基座，其中该硅基板为P型重掺杂单晶硅或多晶硅基板。

4.根据权利要求2所述的电容性基座，其中该N++型重掺杂硅基板是以10¹⁸/cm³以上的浓度进行重掺杂。

5.根据权利要求1所述的电容性基座，其中该沟槽的宽度小于3微米；而该沟槽的深度小于该宽度的10倍。

6.根据权利要求1所述的电容性基座，其中该介电层为具有50埃到数千埃厚度的一原生氧化层。

7.根据权利要求1所述的电容性基座，其中该介电层为氮化硅或氧氮化硅。

8.根据权利要求1所述的电容性基座，更包含：

多晶硅再填物，置入该沟槽内。

9.根据权利要求1所述的电容性基座，更包含：

金属插栓，置入该沟槽内。

10.根据权利要求9所述的电容性基座，其中该金属插栓为钨插栓。