KR100746518B1 - 반도체 장치 - Google Patents

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Abstract

본 발명은 저항 및 용량을 포함하는 반도체 장치의 사이즈를 소형화하는 것을 과제로 한다.
반도체 기판(100)과, 반도체 기판 위에 배치되는 제1 저항 소자(103)와, 제1 저항 소자의 위쪽에 겹치도록 배치되는 용량 소자(120)와, 제1 저항 소자 및 용량 소자 사이에 배치되는 절연막(105)을 갖는 반도체 장치가 제공된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1은 본 발명의 제1 실시형태에 따른 반도체 장치의 단면도.
도 2는 도 1의 반도체 장치의 표면도.
도 3(a) 내지 도 3(f)은 도 1의 반도체 장치의 제조 방법을 도시한 반도체 장치의 단면도.
도 4는 본 발명의 제2 실시형태에 따른 반도체 장치의 단면도.
도 5는 도 4의 반도체 장치의 제조 방법을 도시한 반도체 장치의 단면도.
도 6은 반도체 집적 회로(반도체 장치)의 레이아웃예를 도시한 도면.
도 7은 본 발명의 제3 실시형태에 따른 반도체 집적 회로(반도체 장치)의 레이아웃예를 도시한 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
100 : 반도체 기판 101 : N형 웰
102 : 컨택트 영역 103 : 저항
104, 105 : 절연막 106 : 용량의 하부 전극
107 : 강유전체 재료 108 : 용량의 상부 전극
109 : 절연막 110∼112 : 플러그
120 : 강유전체 용량
본 발명은 반도체 장치에 관한 것이다.
저항 소자 및 용량 소자를 갖는 반도체 장치로서는 하기 특허 문헌 1 내지 특허 문헌 3이 공개되어 있다. 특허 문헌 1에는 입력 패드가 저항을 사이에 두고 용량에 접속되어 있는 반도체 집적 회로의 입력 보호 회로 장치가 기재되어 있다. 또한, 특허 문헌 2에는 트렌치의 표면을 따라 형성된 제1 폴리실리콘막과, 상기 제1 폴리실리콘막 위의 절연막 위에 퇴적되고, 또한, 상기 트렌치를 매립하는 제2 폴리실리콘막으로 이루어지며, 상기 제2 폴리실리콘막을 저항체로서 이용하는 반도체 장치가 기재되어 있다. 또한, 특허 문헌 3에는 저항 및 용량이 형성된 반도체 아날로그 집적 회로가 기재되어 있다.
[특허 문헌 1] 일본 특허 공개 제2000-12778호 공보
[특허 문헌 2] 일본 특허 공개 평성 제11-330375호 공보
[특허 문헌 3] 일본 특허 공개 평성 제5-259416호 공보
특허 문헌 1 및 특허 문헌 3은 저항 및 용량이 떨어진 장소에 형성되어 있기 때문에, 반도체 장치를 소형화하는 것이 곤란하다. 특허 문헌 2는 트렌치내의 내측이 저항이고, 외측이 용량이며, 저항 및 용량이 일체화한 구성으로 되어 버리기 때문에, 저항 및 용량을 절연막을 사이에 두고 분리된 회로 구성에 적용할 수는 없 다.
본 발명의 목적은 저항 및 용량을 포함하는 반도체 장치의 사이즈를 소형화하는 것이다.
본 발명의 일 관점에 따르면, 반도체 기판과, 상기 반도체 기판 위에 배치되는 제1 저항 소자와, 상기 제1 저항 소자의 위쪽에 겹치도록 배치되는 용량 소자와, 상기 제1 저항 소자 및 상기 용량 소자 사이에 배치되는 절연막을 갖는 반도체 장치가 제공된다.
(제1 실시형태)
시스템의 소형화, 휴대화에 따라 저소비 전력으로 동작하는 반도체 집적 회로가 필요로 되고 있다. 구체적인 예로서는 그 전원으로서 전지를 가질 수 없는 것이 일반적인 IC 카드나 ID 칩(RFID 태그)의 용도이며, 거기에 사용되는 반도체 집적 회로에서는, 액세스를 위해 조사되는 전파 에너지로부터 전력을 얻고 있고, 저소비 전력화에 의해 넓은 교신 가능 범위를 실현할 수 있다. 한편, 이러한 용도의 회로에는 저비용인 것이 강하게 요구되고 있어, 반도체 칩 사이즈의 삭감이 필요하게 된다.
IC 카드나 ID 칩의 용도에서는 전원을 안정화시키는데 사용하는 평활 용량이 크다. 평활 용량 및 강유전체 메모리(FeRAM)를 혼재하는 프로세스에서는, 용량이 큰 강유전체 용량을 평활 용량으로서 이용할 수 있기 때문에, 칩 사이즈 삭감의 측면에서 유리하다. 한편, 이러한 용도에서는 저소비 전력화를 위해 큰 저항(고저 항)을 이용하여 소비 전류를 적게 할 필요가 있고, 상대적으로 회로에서 이용하는 저항의 면적이 커져, 칩 사이즈 삭감을 방해하고 있었다. 즉, 일반적인 반도체 집적 회로와 같이 저항 및 용량이 반도체 기판 위의 2차원적으로 다른 장소에 배치되어 있으면, 이들 저항 소자 및 용량 소자가 차지하는 면적이 크기 때문에 칩 사이즈를 축소할 수 없어 저비용화가 곤란해진다. 아날로그 회로에 있어서, 저항 및 용량 등의 수동 소자를 3차원적으로 배치하여 칩 사이즈를 축소하는 것을 생각할 수 있다. 그러한 반도체 장치라도 저항과 용량의 위치가 2차원적으로 어긋나 있으면 저소비 전력의 아날로그 회로에 있어서는 칩 사이즈 삭감에 대한 효과를 기대할 수 없다. 이하, 이 과제를 해결하기 위한 본 발명의 제1 실시형태를 설명한다.
도 1은 본 발명의 제1 실시형태에 따른 반도체 장치의 단면도이다. 이 반도체 장치는 예컨대 IC(Integrated Circuit) 카드 또는 RFID(Radio Frequency Identification) 태그이다.
반도체 기판(100)은 예컨대 실리콘 기판이다. 실리콘 기판(100)에는 N형 웰(101)이 형성된다. N형 웰(101) 내에는 P형의 확산층(103)이 형성된다. 확산층(103)은 저항을 구성한다. 확산층 저항(103)의 양단에는 P+형 컨택트 영역(102)이 형성된다. 확산층 저항(103) 위에는 절연막(104, 105)을 사이에 두고 하부 전극(106)이 형성된다. 절연막(104, 105)은 예컨대 실리콘 산화막이다. 하부 전극(106) 위에는 유전체 재료(107)가 형성되고, 그 위에는 상부 전극(108)이 더 형성된다. 용량(120)은 하부 전극(106), 유전체 재료(107) 및 상부 전극(108)에 의해 구성된다. 용량(120)은 강유전체 용량이다. 하부 전극(106)은 예컨대 Pt(백금)이다. 강유전체 재료(107)는 예컨대 PZT(티탄산지르콘산연)이다. 상부 전극(108)은 예컨대 IrO2(이산화이리듐)이다. 상부 전극(108) 위에는 절연막(109)이 형성된다. 절연막(109)은 예컨대 실리콘 산화막이다. 하부 전극(106)에는 컨택트 홀을 사이에 두고 플러그(110)가 접속된다. 상부 전극(108)에는 컨택트 홀을 사이에 두고 플러그(111)가 접속된다. 컨택트 영역(102)에는 컨택트 홀을 사이에 두고 플러그(112)가 접속된다. 플러그(110∼112)는 예컨대 W(텅스텐)이다. 플러그(110, 111)는 용량(120)의 단자이다. 플러그(112)는 저항(103)의 단자이다.
저항(103)은 반도체 기판(100) 위에 배치된다. 절연막(104, 105)은 저항(103) 및 용량(120) 사이에 배치된다. 플러그(112)는 저항(103)에 컨택트 홀을 사이에 두고 접속된다. 저항(103) 및 용량(120)은 플러그(112) 이외의 영역에 대면적으로 배치할 수 있다. 또한, 용량(120)의 아래쪽에는 트랜지스터가 배치되어 있지 않다. 이에 따라, 반도체 기판의 평탄면 위에 용량(120)을 형성할 수 있다.
도 2는 도 1의 반도체 장치의 표면도이다. 반도체 장치(반도체 칩; 201)는 예컨대 패드(202)를 갖는다. 용량(120)은 저항(103)의 위쪽에 겹치도록 배치된다. 본 실시형태에서는 저항(103) 및 용량(120)을 3차원적으로 겹치도록 적층한다. 저항(103) 및 용량(120)은 반도체 기판의 깊이 방향으로 겹치도록 배치할 수 있기 때문에, 반도체 장치(반도체 칩)를 소형화할 수 있다. 여기서는 고저항을 실현하기 쉬운 반도체 기판의 확산층을 저항(103)으로서 이용한다. 이러한 구조는 DRAM의 메모리 셀로 이용되고 있는 트랜지스터와 용량의 적층 구조를 비교하면, 제조상의 문제도 적고, 특히 다량의 저항과 용량을 필요로 하는 저소비 전력의 아날로그 회로에 있어서는 칩 사이즈 삭감의 효과가 크다. 특히, 저소비 전력이 요구되는 휴대 기기용 반도체 집적 회로에 있어서 칩 사이즈 축소에 따른 저비용화가 가능해진다.
도 3(a) 내지 도 3(f)은 도 1의 반도체 장치의 제조 방법을 도시한 반도체 장치의 단면도이다. 저항 및 용량의 3차원 배치 구조를 갖는 반도체 장치의 제조 방법을 강유전체 재료를 이용하는 경우를 예를 들어 설명한다.
우선, 도 3(a)에 도시된 바와 같이, 반도체 기판의 소자 분리 공정을 행한다. 반도체 기판(실리콘 기판) 위에 N형 웰(101)을 형성한다. 다음에, LOCOS(실리콘 국소 산화법: Local Oxidation of Silicon)에 의해 반도체 기판 표면의 일부분만을 선택적으로 열산화하여 실리콘 산화막(104)을 형성한다. 이에 따라, 반도체 기판 위의 복수의 소자를 전기적으로 분리할 수 있다.
다음에, 도 3(b)에 도시된 바와 같이, 활성 영역(103)에 P형 불순물(301)을 이온 주입하여 P형의 확산층을 이용한 저항(103)을 형성한다.
다음에, 도 3(c)에 도시된 바와 같이, 마스크를 이용하여 영역(102)에만 P형 불순물을 이온 주입하여 P+형 컨택트 영역(102)을 형성한다.
다음에, 도 3(d)에 도시된 바와 같이, 반도체 기판 표면에 층간 절연막(105)을 퇴적하고, 그 층간 절연막(105)을 CMP(화학 기계적 연마: Chemical Mechanical Polishing)에 의해 평탄화한다. 층간 절연막(105)은 예컨대 실리콘 산화막이다.
다음에, 도 3(e)에 도시된 바와 같이, 층간 절연막(105) 위에 용량의 하부 전극(106)을 스퍼터로 퇴적한다. 하부 전극은 예컨대 Pt이다. 다음에, 하부 전극(106) 위에 강유전체 재료(107)를 스퍼터로 퇴적한다. 강유전체 재료(107)는 예컨대 PZT이다. 다음에, 강유전체 재료(107) 위에 용량의 상부 전극(108)을 스퍼터로 퇴적한다. 상부 전극(108)은 예컨대 IrO2이다.
다음에, 포토리소그래피 및 에칭에 의해 상부 전극(108)을 소정 형상으로 패터닝한다. 다음에, 에칭에 의해 강유전체 재료(107)를 소정 형상으로 패터닝한다. 다음에, 포토리소그래피 및 에칭에 의해 하부 전극(106)을 소정 형상으로 패터닝한다. 하부 전극(106), 강유전체 재료(107) 및 상부 전극(108)은 강유전체 용량(120)을 구성한다. 강유전체 용량(120)은 확산층 저항(103)의 위쪽에 겹치도록 형성된다.
다음에, 도 3(f)에 도시된 바와 같이, 반도체 기판 표면에 층간 절연막(109)을 퇴적하고, 그 층간 절연막(109)을 CMP에 의해 평탄화한다. 층간 절연막(109)은 예컨대 실리콘 산화막이다. 다음에, 하부 전극(106), 상부 전극(108) 및 저항 컨택트 영역(102)으로 통하는 컨택트 홀을 에칭에 의해 개방한다. 다음에, 이들 컨택트 홀에 플러그(110∼112)를 매립하여 평탄화한다. 플러그(110∼112)는 예컨대 W이다.
다음에, 반도체 기판 표면에 Al(알루미늄)을 스퍼터로 퇴적한다. 다음에, 그 Al을 소정 패턴으로 에칭함으로써, 제1 층의 메탈 배선을 형성한다. 이 후, 통상의 배선 공정을 거쳐 확산층 저항(103)과 강유전체 용량(120)이 적층된 구조를 갖는 반도체 집적 회로(반도체 장치)가 완성된다.
이상과 같이, 본 실시형태에 따르면, 용량(120)을 저항(103)의 위쪽에 겹치도록 배치함으로써, 반도체 장치의 사이즈를 소형화할 수 있어 비용을 절감할 수 있다. 또한, 저항(103)을 고저항으로 할 수 있기 때문에, 저소비 전력의 반도체 장치를 실현할 수 있다. 또한, 용량(120)으로서 강유전체 용량을 이용함으로써, 용량(120)이 차지하는 면적을 작게 할 수 있어 반도체 장치의 사이즈를 줄일 수 있다.
(제2 실시형태)
도 4는 본 발명의 제2 실시형태에 따른 반도체 장치의 단면도이다. 도 4의 본 실시형태는 도 1의 제1 실시형태에 대하여 저항(103) 및 컨택트 영역(102) 대신에 저항(401)을 설치한 점이 다르다. 이하, 본 실시형태가 제1 실시형태와 다른 점을 설명한다. 그 이외에 대해서는 본 실시형태는 제1 실시형태와 동일하다.
저항(401)은 반도체 기판의 절연막(104) 위에 퇴적된 폴리실리콘(다결정 실리콘)이다. 플러그(112)는 저항(401)의 양단에 접속된다. 제1 실시형태와 마찬가지로 용량(120)은 저항(401)의 위쪽에 겹치도록 배치된다. 절연막(105)은 저항(401) 및 용량(120) 사이에 배치된다.
다음에, 도 4의 반도체 장치의 제조 방법을 설명한다. 우선, 제1 실시형태와 마찬가지로 도 3(a)에 도시된 공정을 행한다. 다음에, 도 5에 도시된 바와 같 이, 반도체 기판 표면에 예컨대 CVD(화학 기상 퇴적법: Chemical Vapor Deposition)에 의해 폴리실리콘(401)을 퇴적한다. 그 폴리실리콘(401)을 포토리소그래피 및 에칭에 의해 소정 형상으로 패터닝한다. 이 폴리실리콘(401)이 저항을 구성한다. 그 후, 도 3(d) 내지 도 3(f)에 도시된 공정을 행한다. 단, 플러그(112)는 저항(401)의 양단에 접속된다.
본 실시형태도 제1 실시형태와 마찬가지로 용량(120)을 저항(401)의 위쪽에 겹치도록 배치함으로써, 반도체 장치의 사이즈를 소형화할 수 있어 비용을 절감할 수 있다. 또한, 저항(401)을 고저항으로 할 수 있기 때문에, 저소비 전력의 반도체 장치를 실현할 수 있다. 또한, 용량(120)으로서 강유전체 용량을 이용함으로써, 용량(120)이 차지하는 면적을 작게 할 수 있어 반도체 장치의 사이즈를 줄일 수 있다.
(제3 실시형태)
도 6은 반도체 집적 회로(반도체 장치)의 레이아웃예를 도시한 도면이다. 반도체 집적 회로(600)는 제1 아날로그 회로(601), 제1 저항(602), 용량(603), 제2 아날로그 회로(604), 제2 저항(605), 메모리(606) 및 논리 회로(607)를 갖는다.
저소비 전력의 아날로그 회로(601, 604)에서는 소비 전류를 삭감하기 위해서 주로 바이어스 회로에서 큰 저항이 필요하게 된다. 제1 아날로그 회로(601)는 예컨대 기준 전압 발생 회로(BGR)이다. 제2 아날로그 회로(604)는 예컨대 전압 제어 발진 회로(VCO)이다. 아날로그 회로(601, 604)는 각각이 바이어스 회로를 구비한다. 바이어스 회로는 바이어스 전압 또는 바이어스 전류를 생성하기 때문에, 큰 저항을 사용한다. 제1 저항(602)은 제1 아날로그 회로(601)내의 바이어스 회로에 접속된다. 제2 저항(605)은 제2 아날로그 회로(604)내의 바이어스 회로에 접속된다. 용량(603)은 반도체 집적 회로(600)의 전원 안정화를 위한 평활 용량이다. 저항(602, 605) 및 평활 용량(603)이 2차원적으로 각각의 장소에 배치되어 있으면, 레이아웃적으로 효율이 나빠 반도체 칩(600)의 사이즈가 커진다.
도 7은 본 발명의 제3 실시형태에 따른 반도체 집적 회로(반도체 장치)의 레이아웃예를 도시한 도면이다. 반도체 집적 회로(700)는 제1 아날로그 회로(701), 제1 저항(702), 용량(703), 제2 아날로그 회로(704), 제2 저항(705), 메모리(706) 및 논리 회로(707)를 갖는다. 메모리(706) 및 논리 회로(707)는 디지털 회로이다. 반도체 집적 회로(700)는 아날로그 회로(701, 704) 및 디지털 회로(706, 707)를 혼재하고 있다.
본 실시형태는 제1 또는 제2 실시형태에 따른 반도체 집적 회로를 이용하는 것이다. 제1 저항(702) 및 제2 저항(705)은 반도체 기판 위에 배치된다. 용량(703)은 제1 저항(702) 및 제2 저항(705)의 위쪽에 겹치도록 배치된다. 저항(702, 705) 및 용량(703) 사이에는 절연막이 배치되어 있다.
저소비 전력의 아날로그 회로(701, 704)에서는, 소비 전류를 삭감하기 위해서 주로 바이어스 회로에서 큰 저항이 필요하게 된다. 제1 아날로그 회로(701)는 예컨대 기준 전압 발생 회로(BGR)이다. 제2 아날로그 회로(704)는 예컨대 전압 제어 발진 회로(VCO)이다. 아날로그 회로(701, 704)는 각각이 바이어스 회로를 구비한다. 바이어스 회로는 바이어스 전압 또는 바이어스 전류를 생성하기 위해서 큰 저항을 사용한다. 제1 저항(702)은 제1 아날로그 회로(701)내의 바이어스 회로에 접속된다. 제2 저항(705)은 제2 아날로그 회로(704)내의 바이어스 회로에 접속된다. 용량(703)은 반도체 집적 회로(700)의 전원 안정화를 위한 평활 용량이다.
저항(702, 705) 및 평활 용량(703)이 겹치도록 배치되어 있기 때문에, 레이아웃적으로 효율이 좋고, 반도체 칩(700)의 사이즈를 작게 할 수 있다. 도 7의 반도체 집적 회로(700)는 도 6의 반도체 집적 회로(600)에 비하여 칩 면적 영역(708)분을 삭감하여 작게 할 수 있다.
이상과 같이, 본 실시형태에서는 아날로그 회로(701, 704)에 이용되는 저항(702, 705)을 인접하게 하여 반도체 집적 회로(700) 위의 일부분에 집약하고, 이것에 의해 어느 정도의 크기의 2차원적인 스페이스를 얻을 수 있다. 그리고, 이들 저항(702, 705) 위에 평활 용량으로서 이용되는 강유전체 용량(703)을 적층하여 반도체 칩(700)의 사이즈를 삭감할 수 있다.
또한, 상기 실시형태는 모두 본 발명을 실시하는 데 있어서의 구체화의 예를 도시한 것에 불과하며, 이들에 의해 본 발명의 기술적 범위가 한정적으로 해석되어 서는 안되는 것이다. 즉, 본 발명은 그 기술 사상, 또는 그 주요한 특징에서 일탈하는 일없이 여러 가지 형태로 실시할 수 있다.
본 발명의 실시형태는 예컨대 이하와 같이 다양한 적용이 가능하다.
(부기 1)
반도체 기판과,
상기 반도체 기판 위에 배치되는 제1 저항 소자와,
상기 제1 저항 소자의 위쪽에 겹치도록 배치되는 용량 소자와,
상기 제1 저항 소자 및 상기 용량 소자 사이에 배치되는 절연막을 포함하는 것을 특징으로 하는 반도체 장치.
(부기 2)
상기 제1 저항 소자에 컨택트 홀을 사이에 두고 접속되는 플러그를 더 포함하며,
상기 제1 저항 소자 및 상기 용량 소자는 상기 플러그 이외의 영역에 배치되는 것을 특징으로 하는 부기 1에 기재한 반도체 장치.
(부기 3)
상기 용량 소자의 아래쪽에는 트랜지스터가 배치되어 있지 않는 것을 특징으로 하는 부기 1에 기재한 반도체 장치.
(부기 4)
제1항에 있어서, 상기 제1 저항 소자는 상기 반도체 기판의 확산층을 이용한 것을 특징으로 하는 부기 1에 기재한 반도체 장치.
(부기 5)
상기 제1 저항 소자는 상기 반도체 기판 위에 퇴적된 폴리실리콘을 이용한 것을 특징으로 하는 부기 1에 기재한 반도체 장치.
(부기 6)
상기 용량 소자는 강유전체 용량인 것을 특징으로 하는 부기 1에 기재한 반도체 장치.
(부기 7)
상기 반도체 기판 위에 배치되는 제2 저항 소자를 더 포함하며,
상기 용량 소자는 상기 제1 및 제2 저항 소자의 위쪽에 겹치도록 배치되는 것을 특징으로 하는 부기 1에 기재한 반도체 장치.
(부기 8)
상기 제1 저항 소자에 접속되는 제1 아날로그 회로를 더 포함하는 것을 특징으로 하는 부기 1에 기재한 반도체 장치.
(부기 9)
상기 반도체 기판 위에 배치되는 제2 저항 소자와,
상기 제2 저항 소자에 접속되는 제2 아날로그 회로를 더 포함하며,
상기 용량 소자는 상기 제1 및 제2 저항 소자의 위쪽에 겹치도록 배치되는 것을 특징으로 하는 부기 8에 기재한 반도체 장치.
(부기 10)
디지털 회로를 더 포함하는 것을 특징으로 하는 부기 8에 기재한 반도체 장치.
(부기 11)
상기 제1 아날로그 회로는 상기 제1 저항 소자를 이용하여 바이어스 전압 또는 바이어스 전류를 생성하기 위한 바이어스 회로를 더 포함하는 것을 특징으로 하는 반도체 장치.
(부기 12)
상기 제1 저항 소자에 컨택트 홀을 사이에 두고 접속되는 플러그를 더 포함하며,
상기 제1 저항 소자 및 상기 용량 소자는 상기 플러그 이외의 영역에 배치되는 것을 특징으로 하는 부기 8에 기재한 반도체 장치.
(부기 13)
상기 용량 소자의 아래쪽에는 트랜지스터가 배치되어 있지 않은 것을 특징으로 하는 부기 8에 기재한 반도체 장치.
(부기 14)
상기 제1 저항 소자는 상기 반도체 기판의 확산층을 이용한 것을 특징으로 하는 부기 8에 기재한 반도체 장치.
(부기 15)
상기 제1 저항 소자는 상기 반도체 기판 위에 퇴적된 폴리실리콘을 이용한 것을 특징으로 하는 부기 8에 기재한 반도체 장치.
(부기 16)
상기 용량 소자는 강유전체 용량인 것을 특징으로 하는 부기 8에 기재한 반도체 장치.
(부기 17)
상기 용량 소자, 상기 절연막 및 상기 저항 소자가 직접 접하고 있는 것을 특징으로 하는 부기 1에 기재한 반도체 장치.
용량 소자가 제1 저항 소자의 위쪽에 겹치도록 배치함으로써, 반도체 장치의 사이즈를 소형화할 수 있어 비용을 절감할 수 있다. 또한, 저항을 고저항으로 할 수 있기 때문에, 저소비 전력의 반도체 장치를 실현할 수 있다.

Claims (12)

  1. 반도체 기판과,
    상기 반도체 기판의 확산층을 이용한 제1 저항 소자와,
    상기 제1 저항 소자의 위쪽에 겹치도록 배치되는 용량 소자와,
    상기 제1 저항 소자 및 상기 용량 소자 사이에 배치되는 절연막과,
    상기 반도체 기판 위에 퇴적된 폴리실리콘을 이용한 제2 저항 소자
    를 포함하고,
    상기 용량 소자는 상기 제1 및 제2 저항 소자의 위쪽에 겹치도록 배치되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 용량 소자는 강유전체 용량인 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 제1 저항 소자에 접속되는 제1 아날로그 회로를 더 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 제2 저항 소자에 접속되는 제2 아날로그 회로를 더 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제3항에 있어서, 제1 아날로그 회로는 상기 제1 저항 소자를 이용하여 바이어스 전압 또는 바이어스 전류를 생성하기 위한 바이어스 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  6. 반도체 기판과,
    상기 반도체 기판 위에 배치되는 제1 저항 소자와,
    상기 제1 저항 소자의 위쪽에 겹치도록 배치되는 용량 소자와,
    상기 제1 저항 소자 및 상기 용량 소자 사이에 배치되는 절연막
    을 포함하고,
    상기 용량 소자의 하부 전극은 Pt인 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 용량 소자는 강유전체 용량인 것을 특징으로 하는 반도체 장치.
  8. 제6항에 있어서, 상기 용량 소자는 평활 용량인 것을 특징으로 하는 반도체 장치.
  9. 삭제
  10. 삭제
  11. 반도체 기판에 소자 분리 산화막을 형성하는 공정과,
    계속해서, 상기 반도체 기판에 이온 주입을 행하고, 불순물 확산층으로 이루어진 제1 저항 소자를 형성하는 공정과,
    상기 반도체 기판 위에 절연막을 퇴적하는 공정과,
    상기 제1 저항 소자의 위쪽에 겹치는 위치에 용량 소자를 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서, 상기 제1 저항 소자를 형성하는 공정 후, 상기 용량 소자를 형성하는 공정 전에 폴리실리콘으로 이루어진 제2 저항 소자를 상기 용량의 아래쪽에 겹치는 위치에 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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