JP5539624B2 - 薄膜抵抗素子、及び薄膜抵抗素子の製造方法 - Google Patents
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Description
上の小型化の要求に対しては、抵抗器、インダクタ、又はキャパシタを絶縁膜中に形成し、高密度に集積させて実装密度の向上を図った技術が提案されている(例えば、特許文献1、2参照)。
高周波アナログLSIにおいて、局部発信器に用いられる電圧制御型発信器(VCO)は、特に大きな電流を消費するブロックであり、チップの低消費電力化には、VCOにおける低消費電流化が効果的と考えられている。
これらの受動素子の中で、バラクタはDCバイアスを印加して容量を変化させるが、この制御端子への高周波信号の漏れを防ぐため、3000Ω程度の抵抗体を挿入することが一般的である。この抵抗体が理想的な抵抗を示す場合には、前述のような理想的な高Q値を得ることが可能である。
バラクタ間に挿入したオンチップの抵抗体は、トランジスタのゲート形成で用いられるポリシリコンを用いることが一般的である。ポリシリコンはウエハプロセスの下層で形成されるため、基板との距離が短い。従って、抵抗体と基板との容量結合により、グランド間に寄生容量が負荷されたような形となる。すると、高周波数側でインピーダンスが低下し、バラクタのQ値が見かけ上低下してしまう。
即ち、本発明の目的は、抵抗体と基板との寄生容量を低減し、バラクタのQ値の低下を抑制した薄膜抵抗素子、及び薄膜抵抗素子の製造方法を提供することにある。
また、本発明の薄膜抵抗素子の製造方法は、複数の配線層が積層され、最上部に離間して配置された複数の電極パッドと該電極パッド間に形成されたパッシベーション膜を有する集積回路を設け、該電極パッド上及び該パッシベーション膜上に絶縁膜を形成した後に、前記電極パッドの表面が露出するように前記絶縁膜をパターニングする第1工程と、露出した前記電極パッド上及び前記絶縁膜上に抵抗体層を積層する第2工程と、前記絶縁膜上に前記抵抗体層を介して第1のレジストを形成した後に再配線を設ける第3工程と、前記第1のレジストを除去し、抵抗体を形成する所定の位置の前記絶縁膜上に、前記抵抗体層を介して第2のレジストを形成する第4工程と、前記第2のレジストが形成されていない露出した抵抗体層を除去した後、前記第2のレジストを除去する第5工程と、を有し、前記第1工程において、前記絶縁膜の膜厚が前記パッシベーション膜の膜厚よりも厚くなるように前記絶縁膜が形成されることを特徴とする。
〔第1の実施形態〕
図1(A)は、本発明の第1の実施形態における薄膜抵抗素子100の概略断面図であり、図1(B)は、図1(A)の概略上面透視図である。
半導体基板10上に、複数の配線層が積層されている集積回路12が設けられている。集積回路12の最上部には複数の電極パッド14が離間して配置され、電極パッド14間には複数のパッシベーション膜16が設けられている。電極パッド14には、バリアメタル層22を介して再配線18が設けられている。また、パッシベーション膜16上であり、前記再配線18に挟まれた位置に絶縁膜20が形成されている。そして、所望の位置の絶縁膜20上であり、再配線18に挟まれた位置に、抵抗体26が設けられている。
すなわち、本発明の薄膜抵抗素子は、抵抗体26と半導体基板10との距離をできるだけ長くしていることが特徴である。このような配置にすると、半導体基板10と抵抗体26との容量結合により発生する寄生容量を抑制することができるため、バラクタのQ値の劣化を抑制することができる。
本発明の薄膜抵抗素子は、主に電圧制御型発信器(以下、適宜、「VCO」と称する)に用いることが好ましい。VCOは、高周波アナログLSIの局部発信器に用いられ、特に大きな電流を消費するブロックである。
バラクタは、DCバイアスを印加して容量を変化させるが、制御端子への高周波信号の漏れを防ぐため、一般的には図1のように、3000Ω程度の抵抗体26を挿入する。バラクタ30が理想的な高いQ値を示すためには、抵抗体26が理想的な抵抗値を示す必要がある。
VCO中における抵抗体26の最も単純な等価回路モデルとしては、図3(A)のような回路となる。この構造において、図3(B)のように、寄生容量CによるインピーダンスZinを評価するため、2端子の片端をグランドに落とし、1端から見た時のインピーダンスZinの周波数依存性を評価する。
図4のように、従来の薄膜抵抗素子では、半導体基板と抵抗体の位置が近いことから、寄生容量Cを0.1pF、抵抗Rを3000Ωとすると、高周波側でインピーダンスが低下することがわかる。すなわち、高周波信号が漏れることにより、バラクタのQ値が見かけ上低下することになる。一方、本発明の薄膜抵抗素子では、半導体基板と抵抗体が離れていることから、寄生容量Cを0.01pF、抵抗Rを3000Ωとすると、図4のように、高周波側でのインピーダンスの低下を抑制することがわかる。すなわち、高周波信号が漏れることがなく、バラクタのQ値の劣化を抑制することができる。
ここで、抵抗体26と半導体基板10との距離とは、図1(A)のように、半導体基板10の垂線と、半導体基板10の集積回路12側の面との接点40と、該垂線と抵抗体26の絶縁膜20側の面との接点50と、の距離xを表す。この距離xが10μm以上あると、前述の寄生容量Cが0.01pF以下程度を示し非常に低い値であることから、バラクタのQ値の低下を抑制することが可能となる。従って、距離xが10μm以上であれば特に限定されない。一方、上限値としては、薄型化の要求に対応することができる程度であれば特に限定されることはない。
以下に、本発明の薄膜抵抗素子で用いる抵抗体、絶縁膜について詳述する。
本発明の薄膜抵抗素子に用いる抵抗体は、絶縁膜20上に別途設けてもよく、又は図1(A)に示すように、バリアメタル層22とシード層24の2層が順次積層されている構成であってもよい。この2層は、再配線18を形成するために従来から用いている層である。
バリアメタル層22は、電極パッド14と再配線18との密着性を向上させるための層である。このバリアメタル層22の材質としては、電極パッド14や再配線18の材質により適宜選択することができるが、例えば、Ti、TiN、Ni等が挙げられる。
シード層24は、再配線18をメッキ法により形成する際の電極として機能させるための層である。従って、抵抗値の低い材質を用いることが好ましく、再配線18と同じ材質であることがより好ましく、例えばCu、Alが挙げられる。シード層24の膜厚としては、再配線18をメッキ法により形成することができる程度の膜厚であれば特に限定されない。
このように、抵抗体26はバリアメタル層22及びシード層24からなる構成が挙げられる。また、抵抗体26の抵抗値は、これらの層の膜厚により適宜調整することもできる。
本発明の薄膜抵抗素子は、前述の抵抗体26を半導体基板10からできるだけ離れた位置に設けるようにしているため、集積回路上に更に絶縁膜を形成し、絶縁膜上に抵抗体26を形成している。すなわち、絶縁膜の膜厚を厚くするほど半導体基板10と抵抗体26との距離が増加し、抵抗体26と半導体基板10とにより発生する寄生容量を低減することが可能となる。
このような絶縁膜の膜厚としては、5μm以上であることが好ましい。また、上限値としては、薄膜抵抗素子の薄型化の要求に対応することができる程度であれば特に限定されることはない。
また、絶縁膜の材質としては、従来用いているポリイミド、エポキシ樹脂等を用いることができる。
このような構造を有する本発明の薄膜抵抗素子を用いたMOSバラクタと、ゲート電極の形成と同時に形成されたポリシリコンからなる抵抗体を有する従来の薄膜抵抗素子を用いたMOSバラクタと、のQの制御電圧依存性を調査した結果を図5に示す。なお、本発明の薄膜抵抗素子は、半導体基板から10μmの距離に抵抗体を配置し、抵抗体の抵抗値を2000Ωとしたものを用いた。また、従来の薄膜抵抗素子では、抵抗体であるポリシリコンは、半導体基板から0.2μmの距離に配置されており、その抵抗値は、2000Ωである。また、図4の結果から、バラクタのQ値は高周波側のQ値に影響を及ぼすため、2.45GHzにおけるQ値を評価した。
図5のように、本発明の薄膜抵抗素子を用いたMOSバラクタは、抵抗体と半導体基板をできるたけ離れた箇所に配置することにより、従来のMOSバラクタと比較してQが20%程度も増加することがわかる。
本発明の第2の実施形態における薄膜抵抗素子は、第1の実施形態における薄膜抵抗素子の抵抗体26を構成しているシード層24を除去し、バリアメタル層22のみで抵抗体26が構成されている。
シード層は、前述のように、再配線層と同じ材質からなることが好ましいため、シード層自体の抵抗値は低い。従って、シード層を有すると抵抗体の抵抗値が低下してしまい、VCOの仕様によっては、更に高い抵抗値を有する抵抗体を必要とする場合がある。この時、バリアメタル層の膜厚を厚くすることにより抵抗体の抵抗値は増加するものの、シード層のために所望の抵抗値に設定することができない場合もある。このような高い抵抗値に設定する場合には、抵抗値の低いシード層24を除去し、バリアメタル層22のみを抵抗体26として構成してもよい。更に抵抗値を高くするためには、バリアメタル層22の膜厚を厚くすればよい。
また、第2の実施形態における薄膜抵抗素子は、第1の実施形態における薄膜抵抗素子と同様に、半導体基板と抵抗体が離れた箇所に配置されているため、バラクタのQ値の低下を抑制することができ、図5と同様の結果を示すことが明らかである。
〔第1の実施形態〕
本発明の第1の実施形態における薄膜抵抗素子の製造方法は、抵抗体として再配線の形成に用いる層をそのまま利用することに特徴がある。すなわち、従来のようにポリシリコンを抵抗体とする場合、半導体基板と抵抗体との距離を稼ぐために、別途ポリシリコンを形成する必要がある。一方、本発明では、再配線を形成する際に従来から用いている層を抵抗体として用いることにより、抵抗体を形成する工程を省くことができる。
本発明の薄膜抵抗素子の製造方法を図6に記載の工程断面図に沿って詳述する。なお、適宜、工程上面図である図7、8を用いて説明する。
本発明における第1工程は、複数の配線層が積層され、最上部に離間して配置された複数の電極パッド14と電極パッド間14に形成されたパッシベーション膜16を有する集積回路12を設け、電極パッド14上及びパッシベーション膜16上に絶縁膜20を形成した後に、電極パッド14の表面が露出するようにパターニングする工程である。
まず、最終ウエハプロセスを経て、半導体基板10上に、複数の電極パッド14を離間して配置し、電極パッド14間にパッシベーション膜16を形成することにより集積回路12を形成する。このパッシベーション膜16は、電極パッド14上及び集積回路12上に積層後、フォトリソ・エッチングにより電極パッド14の表面の一部を開口するように形成するため、図6(A)のように、パッシベーション膜16の端部が電極パッド14の端部を覆うように形成されている。
そして、電極パッド14及びパッシベーション膜16上に絶縁膜20を形成し、フォトリソグラフィとドライエッチングにより、電極パッド14の表面を開口する。この時、電極パッド14上に形成する再配線(図6(A)では不図示)とパッシベーション膜16とが電気的に接続しないようにするため、図6(A)のように、絶縁膜20がパッシベーション膜16を覆うように形成する。絶縁膜20の膜厚及び材質は前述と同様である。
図7(A)は、絶縁膜20を形成した後の概略上面図である。電極パッド14の表面が露出するように絶縁膜20が形成されていることがわかる。
本発明における第2工程は、露出した前記電極パッド14上及び前記絶縁膜20上に抵抗体層を積層する工程である。
図6(B)のように、絶縁膜20及び電極パッド14上に抵抗体層25を公知のスパッタ法により形成する。この時、抵抗体層25はバリアメタル層22及びシード層24の2層が順次積層されていることが好ましい。これらは、前述のように、バリアメタル層22が再配線層(図6(B)では不図示)と電極パッドとの密着性を向上させる機能を有し、シード層24が再配線層25を形成するためのメッキ電極としての機能を有する。
また、これらの層自体が後述する抵抗体となるため、従来の製造方法のように、別途抵抗体を設ける工程を省くことが可能となる。また、バリアメタル層22及びシード層24は前記のような機能を果たすことから、バリアメタル層22、シード層24の順に積層されることになる。これらの層の膜厚、及び材質は前述と同様である。
本発明における第3工程は、絶縁膜20上に抵抗体層25を介して第1のレジスト27を形成した後に再配線18を設ける工程である。
図6(C)のように、抵抗体層25上にレジストを塗布し、再配線を形成する部分を除去するようにパターニングする。すると、各絶縁膜20上に抵抗体層25を介して第1のレジスト27を形成することができる。そして、露出したシード層24を電極として、メッキ法により再配線18を形成する。図7(C)は、第1のレジスト27をパターニング後に再配線18を形成した後の概略上面図である。
第1のレジスト27の幅は、図6(C)のように、絶縁膜20の幅より小さいことが好ましい。第1のレジスト27の幅が絶縁膜20の幅より大きいと、再配線18の幅が図6(B)中の溝23の幅より小さくなるため、再配線18とバリアメタル層22との接触面積が減少し、再配線18の脱離の原因となってしまう。
本発明における第4工程は、第1のレジスト27を除去し、抵抗体を形成する所定の位置の絶縁膜20a上に、抵抗体層25を介して第2のレジスト28を形成する工程である。
この工程は、図6(C)で形成した第1のレジスト27を除去した後、抵抗体層25上及び再配線18上にレジストを塗布する。そして、図6(D)のように、所定の位置の絶縁膜20a上にのみレジストが残るように、フォトリソグラフにて第2のレジスト28を形成する。図7(D)は、第1のレジスト27を除去した後、第2のレジスト28を形成した時の概略上面図である。
本発明では、第2のレジスト28は、図6(D)のように、再配線18の端部を覆うように形成することが好ましい。これは、第2のレジスト28を形成する際、再配線18aと18bの間隔と同一になるようにパターニングすることは困難であり、第2のレジスト28の位置が多少ずれても所定の位置の絶縁膜20a上の抵抗体層25を保護することができるようにするためである。従って、第2のレジスト28は、第2のレジスト28を挟む位置にある再配線18a、18bの表面をすべて覆うような位置までその幅を広げることが可能となる。
本発明における第5工程は、第2のレジスト28が形成されていない露出した抵抗体層25を除去した後、第2のレジスト28を除去する工程である。
図6(E)のように、図6(D)にて形成した第2のレジスト28が形成されていない領域の抵抗体層25を公知のドライエッチング法により除去する。そして、第2のレジスト28を除去することにより抵抗体26を形成し、本発明の薄膜抵抗素子100を製造することができる。図8(E)は、本発明の薄膜抵抗素子100の概略上面図である。
抵抗体26のシード層24が再配線18と同一の材質である場合、第2のレジスト28が形成されていない露出したシード層24を除去すると、再配線18もシード層24の膜厚だけ薄くなり、再配線18の抵抗が上がってしまう懸念がある。しかしながら、再配線18はシード層24に比べて膜厚が厚く、数μm程度ある。従って、シード層24の膜厚だけ再配線18が薄くなったとしても、抵抗の増加はわずかであり、VCO全体で見たときのジュール熱等の影響も無視できる程度である。
本発明の第2の実施形態における薄膜抵抗素子の製造方法は、前述の第5工程の後、抵抗体を構成するシード層24を除去する第6工程を有するものであり、第6工程以外は、第1の実施形態における薄膜抵抗素子の製造方法と同様に製造することができる。
シード層の除去方法は、前述と同様に、公知のドライエッチング法により除去することができる。
また、シード層24は、前述のように再配線層と同一の材質であることが好ましいため、シード層を除去する際に再配線の膜厚も薄くなってしまう。しかしながら、再配線18はシード層に比べて膜厚が厚く、数μm程度ある。従って、シード層の膜厚だけ再配線が薄くなったとしても、抵抗の増加はわずかであり、VCO全体で見たときのジュール熱等の影響も無視できる程度である。
従って、シード層24を除去することにより、抵抗体の抵抗値を容易に増加させることができる。
12 集積回路
14 電極パッド
16 パッシベーション膜
18、18a、18b 再配線
20、20a 絶縁膜
22 バリアメタル層
23 溝
24 シード層
25 抵抗体層
26 抵抗体
27 第1のレジスト
28 第2のレジスト
30 バラクタ
32 インダクタ
34 制御電圧端子
36 電流源
38 電源
40 半導体基板の垂線と半導体基板の集積回路側の面との接点
50 半導体基板の垂線と抵抗体の絶縁膜側の面との接点
100 薄膜抵抗素子
200 VCOコア部分の回路図
Claims (10)
- 複数の配線層が積層され、最上部に離間して配置された複数の電極パッドと該電極パッド間に形成されたパッシベーション膜を有する集積回路を備えた半導体基板と、
前記電極パッドと電気的に接続された再配線と、
前記再配線に挟まれた位置であって、前記パッシベーション膜面に形成された絶縁膜と、
前記再配線に挟まれた位置であって、所定の位置の前記絶縁膜面に形成された抵抗体と、を有し、
前記抵抗体がバリアメタル層及びシード層が順次積層されてなり、
前記絶縁膜の膜厚は、前記パッシベーション膜の膜厚よりも厚いことを特徴とする薄膜抵抗素子。 - 前記絶縁膜は、前記パッシベーション膜を完全に覆っていることを特徴とする請求項1に記載の薄膜抵抗素子。
- 前記半導体基板の1つの垂線と前記半導体基板の前記集積回路側の面との接点と、該垂線と前記抵抗体の前記絶縁膜側の面との接点と、の距離が10μm以上であることを特徴とする請求項1または2に記載の薄膜抵抗素子。
- 前記絶縁膜の膜厚が5μm以上であることを特徴とする請求項1〜3のいずれか1項に記載の薄膜抵抗素子。
- 電圧制御型発振器に用いることを特徴とする請求項1〜4のいずれか1項に記載の薄膜抵抗素子。
- 複数の配線層が積層され、最上部に離間して配置された複数の電極パッドと該電極パッド間に形成されたパッシベーション膜を有する集積回路を設け、該電極パッド上及び該パッシベーション膜上に絶縁膜を形成した後に、前記電極パッドの表面が露出するように前記絶縁膜をパターニングする第1工程と、
露出した前記電極パッド上及び前記絶縁膜上に抵抗体層を積層する第2工程と、
前記絶縁膜上に前記抵抗体層を介して第1のレジストを形成した後に再配線を設ける第3工程と、
前記第1のレジストを除去し、抵抗体を形成する所定の位置の前記絶縁膜上に、前記抵抗体層を介して第2のレジストを形成する第4工程と、
前記第2のレジストが形成されていない露出した抵抗体層を除去した後、前記第2のレジストを除去する第5工程と、
を有し、
前記第1工程において、前記絶縁膜が前記パッシベーション膜の膜厚よりも厚くなるように前記絶縁膜が形成されることを特徴とする薄膜抵抗素子の製造方法。 - 前記第1工程において、前記絶縁膜が前記パッシベーション膜を完全に覆うように形成される請求項6に記載の薄膜抵抗素子の製造方法。
- 前記第2工程が、バリアメタル層を形成した後にシード層を形成する工程を有することを特徴とする請求項6または7に記載の薄膜抵抗素子の製造方法。
- 前記第5工程の後に、前記シード層を除去する工程を有することを特徴とする請求項8に記載の薄膜抵抗素子の製造方法。
- 前記第2のレジストを、前記再配線の端部を覆うように形成することを特徴とする請求項6〜9のいずれか1項に記載の薄膜抵抗素子の製造方法。
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