KR100573501B1 - 가변 캐패시터 - Google Patents

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케니스 디. 코네트
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프리스케일 세미컨덕터, 인크.
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Abstract

반도체 기판(11)상에 제조된 전압 가변 캐패시터(10)는 게이트 구조(62)와 게이트 구조(62) 아래에 있는 웰(22)을 포함한다. 반도체 기판(11)내에 고농도 도핑된 매립층(15) 및 고농도 도핑된 접촉 영역(31)이 웰(22)로부터 반도체 기판(11)의 표면으로의 저저항 도전 경로를 형성한다. 멀티-핑거 레이아웃은 전압 가변 캐패시터를 구성하는데 사용된다. 동작에 있어서, 전압 가변 캐패시터(10)를 가로질러 인가된 전압이 변화할 때, 웰(22)내 공핍 영역의 폭이 변화하며, 전압 가변 캐패시터(10)의 캐패시턴스는 따라서 변화한다.

Description

가변 캐패시터{Variable capacitor}
본 발명은 일반적으로 전자 소자들에 관한 것으로, 특히 가변 캐패시터들에 관한 것이다.
인덕터(L) 및 가변 캐패시터(C)로 구성된 튜너는 가변 공진 주파수를 제공하는데 광범위하게 사용된다. 종래에, 전압 제어 튜너는 가변 캐패시터와 같은 역할을 하는 버렉터(varactor)를 포함한다. 버렉터는 역 바이어스 다이오드이다. 버렉터에 인가되는 전압이 변화함에 따라, 다이오드내 공핍층 폭이 변화하며, 또한 버렉터의 캐패시턴스 및 전압 제어 튜너의 공진 주파수를 변화시킨다.
그러나, 버렉터의 캐패시턴스 변화의 범위는 매우 제한된다. 예를들면, 버렉터의 캐패시턴스는 통상적으로 대략 4 볼트의 전압 범위를 넘어서 두 개의 요소에 의해 거의 변화한다. 휴대용 무선 통신과 같은 낮은 전압의 적용에 있어서, 약 1 볼트의 전압 범위를 넘어 5개의 요소에 의한 범위보다 더욱 큰 캐패시턴스 범위는 종종 바람직하다. 더욱이, 버렉터내 다이오드는 순방향 바이어스될 때 버렉터에 대한 누설 문제가 존재한다.
따라서, 전압 가변 캐패시터 및 상기 캐패시터를 제조하기 위한 방법을 가지는데 이점이 있다. 상기 캐패시터는 높은 질의 요소 및 낮은 누설을 가진다는 것이 바람직하다. 또한, 상기 캐패시터는 작은 전압 범위를 넘어서 큰 캐패시턴스 범위를 가지는 것이 바람직하다. 또한, 상기 캐패시터가 모놀리식(monolithic) 반도체 칩내 다른 집적 회로 소자들과 함께 제조된다는 것이 바람직하다. 상기 방법이 반도체 집적 회로 제조 공정의 존재와 양립할 수 있게 되는 것이 더욱이 이점으로 존재한다.
일반적으로, 본 발명은 전압 가변 캐패시터 및 그 전압 가변 캐패시터를 제조하기 위한 방법을 제공한다. 전압 가변 캐패시터는 반도체 기판상에 제조된 반도체 금속 산화물(MOS) 캐패시터이다. 게이트 구조는 캐패시터의 상부 플레이트로서 역할을 하며, 상기 게이트 구조 아래의 웰(well)은 캐패시터의 하부 플레이트로서 역할을 한다. 게이트 구조가 다결정 실리콘층을 포함할 때, 전압 가변 캐패시터는 단독 폴리 캐패시터로서 언급된다. 상기 웰과 동일한 도전형을 가지는 고농도 도핑된 매립층 및 고농도 도핑된 접촉 영역은 상기 웰에서 반도체 기판의 표면으로 저저항 도전 경로를 형성한다. 직렬 저항을 더욱 더 감소시키고 전압 가변 캐패시터의 질 요소(Q)를 증가시키기 위하여, 멀티-핑거(multi-finger) 레이아웃은 전압 가변 캐패시터를 구성하는데 사용되는 것이 바람직하다. 동작에서는, 상부 및 하부 플레이트들을 가로질러 인가된 전압이 변화할 때, 웰내 공핍 영역의 폭은 변화하고, 전압 가변 캐패시터의 캐패시턴스는 따라서 변화한다. 바람직하게는, 전압 가변 캐패시터는 다른 반도체 소자들 예컨대, 집적 회로 칩상에서 전계 효과 트랜지스터들, 바이폴라 트랜지스터들, 저항기들, 인덕터들 등등과 함께 제조된다. 그러므로, 전압 가변 캐패시터는 또한 모놀리식 전압 가변 캐패시터로서 설명된다.
본 발명에 따른 전압 가변 캐패시터(10)가 도 1 및 도 2에서 개략적으로 보인다. 특히 도 1은 전압 가변 캐패시터의 평면도이며, 도 2는 단면선 2-2에 따른 전압 가변 캐패시터(10)의 횡단면도이다. 상기 도면들은, 유사한 구조들 및 기능들의 요소를 나타내는 도면들내에서는 동일한 참조 부호들을 사용하며 스케일이 도시되지 않았음에 유의해야 한다.
전압 가변 캐패시터(10)는 반도체 재료의 몸체(11)내에 제조된다. 반도체 재료의 몸체(11)는 반도체 기판(12)을 포함한다. 예로서, 반도체 기판(12)은 약 1×1015 원자/㎤ 와 약 1×1017 원자/㎤ 사이의 불순물 농도를 갖는 P 도전형 실리콘 기판이다. 예컨대, 인(phosphorus) 이온들 또는 비소(arsenic) 이온들과 같은 N 도전형의 이온들은 반도체 기판(12)의 인접한 표면(14) 전방에서 그 내부로 주입된다. 주입된 이온들은 인접하는 전방 표면(14)에 반도체 기판(12)내에 도핑층(15)을 형성한다. 도핑층(15)은 예를들면 약 1×1019 원자/㎤ 와 약 5×1022 원자/㎤ 사이의 불순물 농도를 가진다. 반도체 재료의 몸체(11) 또한 반도체 기판(12)의 전방 표면(14)상에 에피텍셜적으로(epitaxially) 성장된 반도체 재료의 층(16)을 포함한다. 에피텍셜층(16)의 주 표면(17)은 또한 반도체 재료의 몸체(11)의 주 표면으로서도 언급된다. 에피텍셜층(16)은 도핑층(15)을 매립시킨다. 그러므로, 도핑층(15)은 또한 매립층으로서 언급된다. 에피텍셜층(16)의 두께는 실질적으로 매립층(15)의 깊이와 동일하다. 예로써, 매립층(15)의 깊이는 약 500 나노미터(nanometer, nm)와 약 3,000 nm 사이의 범위에 있다. 반도체 기판(12), 매립층(15), 및 에피텍셜층(16)으로 구성된 반도체 재료의 몸체(11)는 또한 반도체 기판 또는 간단히 기판으로서 언급될 수 있다는 점에 주의한다.
필드 산화 영역들(18)은 실리콘 국부 산화(LOCOS) 공정으로 에피텍셜층(16)의 부분들 위에 형성된다. 필드 산화 영역들(18)은 전압 가변 캐패시터(10)와 기판(11)상에 제조된(도시되지는 않음) 다른 소자들 사이에서 분리 구조들(isolation structures)을 제공한다. 이온 주입은 필드 산화 영역들(18) 아래에 고농도 도핑 영역들(도시되지 않음)을 형성하도록 필드 산화 영역들(18)을 형성하기 전에 선택적으로 수행된다. 고농도 도핑 영역들(도시되지 않음)은 필드 산화 영역들(18) 아래에 형성된 기생 전계 효과 트랜지스터들상에서 의도하지 않은 변화를 방지한다. 기판(11)상의 분리 구조들은 예들들면, 폴리-버퍼(poly-buffered)된 LOCOS, 폴리-캡술화된(poly-encapsulated) LOCOS, 트랜칭(trenching), 등과 같은 다른 공정들을 사용하여 형성될 수 있다는 것을 인지하여야 한다.
예컨대, 인 이온들 또는 비소 이온들과 같은 N 도전형의 이온들은 N 도전형 웰들(22, 24, 26 및 28)을 형성하도록 에피텍셜층(16) 내부에 선택적으로 주입된다. 웰들(22, 24, 26, 및 28)은 주 표면(17)에서 에피텍셜층(16)내로 신장하여 매립층(15)에 도달한다. 웰들(22, 24, 26, 및 28)의 불순물 농도는 예컨대, 1×1015 원자/㎤ 와 1×1017 원자/㎤ 사이이다. 웰들(22, 24, 26 및 28)은 캐패시터(10)의 하부 플레이트로서 역할을 한다. 에피텍셜층(16)내로 이온들을 주입하는 공정은 전형적으로 주 표면(17)상에 유전층(도시되지 않음) 형성하고, 상기 유전층상에 포토레지스트 마스크(도시되지 않음) 형성하고, 상기 포토레지스트 마스크내 개구들을 통한 이온들의 주입하며, 상기 포토레지스트 마스크의 벗겨냄(스트립핑), 에피텍셜층(16)내로 주입된 이온들을 드라이브하기 위한 기판(11)의 가열하는 것을 포함한다. 이들 단계들은 표준 MOS 및/또는 바이폴라 제조 공정들과 양립될 수 있다. 예를들면, 웰들(22, 24, 26, 및 28)은 P-채널 MOS 전계 효과 트랜지스터(MOSFET)(도시되지 않음)의 채널 영역 및/또는 NPN 바이폴라 트랜지스터(도시되지 않음)의 콜렉터 영역을 형성하는 단계들과 동일한 단계들로 형성될 수 있다. 웰들(22, 24, 26, 및 28)은 필드 산화 영역들(18)의 형성 이전 또는 이후에 형성될 수 있다는 점에 주의해야 한다.
N 도전형의 접촉 영역들(31, 33, 35, 37, 및 39)은 대응하는 웰들(22, 24, 26, 및 28)에 인접하여 에피텍셜층(16)내에 형성되며, 주 표면(17)으로부터 매립층(15)으로 신장되도록 형성된다. 접촉 영역들(31, 33, 35, 37, 및 39)의 불순물 농도는 웰들(22, 24, 26, 및 28)의 불순물 농도보다 높은 것이 바람직하다. 예로써, 접촉 영역들(31, 33, 35, 37, 및 39)의 불순물 농도는 1×1016 원자/㎤ 와 1×1021 원자/㎤ 사이이다. 접촉 영역들(31, 33, 35, 37, 및 39)은 매립층(15)으로부터 주표면(17)으로 저저항 도전 경로들을 제공하며, 그들은 또한 싱커들(sinkers) 또는 플러그들(plugs)로서 또한 언급된다. 도 2에서 보여진 바와 같이, 접촉 영역들(31 및 33) 사이에 웰(22)을 끼우며, 접촉 영역들(33 및 35) 사이에 웰(24)을 끼우고, 접촉 영역들(35 및 37) 사이에 웰(26)을 끼우며, 접촉 영역들(37 및 39)사이에 웰(28)을 끼운다. 다시 말하면, 웰(22)은 접촉 영역(31)과 접촉 영역(33)을 분리하며, 웰(24)은 접촉 영역(33)과 접촉 영역(35)을 분리하고, 웰(26)은 접촉 영역(35)와 접촉 영역(37)을 분리하며, 웰(28)은 접촉 영역(37)과 접촉 영역(39)을 분리한다. 본 발명의 실시예에 따라, 웰 예컨대, 웰(22)은 대응하는 접촉 영역들의 쌍 예컨대 접촉 영역(31 및 33)을 서로로부터 매립층(15)의 깊이 보다 더 큰 깊이로 분리한다. 이러한 실시예에서, 캐패시터(10)의 하부 플레이트로부터 에피텍셜층(16)의 주 표면(17)으로의 최저 저항 도전 경로는 대응하는 웰 예컨대 웰(22), 매립층(15), 및 대응하는 접촉 영역들 예컨대, 접촉 영역들(31 및 33)을 통과한다.
표면 영역들(42, 44, 46, 및 48)은 주 표면(17)에 인접하는 웰들(22, 24, 26, 및 28) 각각에 형성된다. 하나의 실시예에서, 표면 영역들(42, 44, 46, 및 48)은 대응하는 웰들(22, 24, 26, 및 28)내로 N 도전형의 이온들을 주입함으로써 형성된다. 그러므로, 표면 영역들(42, 44, 46, 및 48)의 불순물 농도는 웰들(22, 24, 26, 및 28)의 불순물 농도보다 더 높다. 표면 영역들(42, 44, 46, 및 48)의 상기 더 높은 불순물 농도는 직렬 저항을 감소하는 역할을 하며 캐패시터(10)의 Q를 증가시킨다. 다른 실시예에서, 표면 영역들(42, 44, 46, 및 48)은 대응하는 웰들(22, 24, 26, 및 28)내로 P 도전형의 이온을 주입함으로써 형성된다. 그러므로, 표면 영역들(42, 44, 46, 및 48)의 불순물 농도는 웰들(22, 24, 26, 및 28)의 불순물 농도보다 낮다. 표면 영역들(42, 44, 46, 및 48)의 상기 더 낮은 불순물 농도는 캐패시터(10)의 최저 캐패시턴스를 줄이는 역할을 한다. 그러므로, 캐패시터(10)의 캐패시턴스 변화의 범위는 증가된다. 또한 표면 영역들(42, 44, 46, 및 48)의 불순물 농도는 최저 및 최고 캐패시턴스값들을 달성하기 위해 캐패시터(10)에 인가되는 요구 전압들에 영향을 미친다. 표면 영역들(42, 44, 46, 및 48)을 형성하는 공정은 표준 MOS 및/또는 바이폴라 제조 공정과 함께 양립할 수 있다. 예를들면, 표면 영역들(42, 44, 46, 및 48)은 MOSFET(도시되지 않음)의 임계 전압 조절 영역들을 형성하기 위한 단계들과 동일한 단계들로 형성될 수 있다. 표면 영역들(42, 44, 46, 및 48)이 캐패시터(10)내에 선택적이라는 점을 인지하여야 한다.
유전층 예컨대 약 5nm 내지 약 30nm 사이의 두께를 갖는 이산화 실리콘층은, 주 표면(17) 상부에 배치된다. 도전층 예컨대, 약 100nm 내지 약 600nm 사이의 두께를 갖는 다결정 실리콘층은, 상기 유전층 상에 침적된다. 이 때 상기 도전층 및 유전층은 웰들(22, 24, 26, 및 28) 위에 게이트 구조들을 형성하도록 패턴된다. 도2는 웰들(22, 24, 26, 및 28) 위에 각각 위치하는 게이트 유전층들(52, 54, 56, 및 58)과 게이트 유전층들(52, 54, 56, 및 58) 각각의 위에 도전 영역들(53, 55, 57, 및 59)을 도시한다. 다시 말하면, 도전 영역(53)과 게이트 유전층(52)은 웰(22)의 상부에 위치하는 게이트 구조(62)를 형성하며, 도전 영역(55) 및 게이트 유전층(54)은 웰(24)의 상부에 위치하는 게이트 구조(64)를 형성하고, 도전 영역(57) 및 게이트 유전층(56)은 웰(26)의 상부에 위치하는 게이트 구조(66)를 형성하며, 도전영역(59) 및 게이트 유전층(58)은 웰(28)의 상부에 위치하는 게이트 구조(68)를 형성한다. 게이트 유전층들(52, 54, 56, 및 58)의 두께는 캐패시터(10)의 최대 캐패시턴스를 결정한다. 도전 영역들(53, 55, 57, 및 59)은 멀티-핑거 구조로된 캐패시터(10)의 4개의 핑거들로 기능을 한다. 그들은 캐패시터(10)의 상부 플레이트로서 역할하도록 함께 연결된다. 바람직하게는, 도전 영역들(53, 55, 57, 및 59)은 직렬저항을 감소시키고 캐패시터(10)의 Q를 증가시키기 위하여 도핑된다. 도전 영역들(53, 55, 57, 및 59)이 P 도전형의 이온들로 도핑되는지 또는 N 도전형의 이온들로 도핑되는지 여부는 캐패시터(10)가 동작하는 전압 범위에 영향을 미친다. 유전층, 도전층, 및 게이트 구조들(62, 64, 66, 및 68)을 형성하는 단계들은 MOSFET(도시되지 않음)의 게이트 구조를 형성하는 단계들과 동일한 단계들로 수행될 수 있다.
예컨대, 실리콘 질화층과 같은 절연층은 게이트 구조들(62, 64, 66, 및 68)상부에 및 기판(11)위에 적층된다. 절연층은 게이트 구조(62)에 인접하는 스페이서들(63), 게이트 구조(64)에 인접하는 스페이서들(65), 게이트 구조(66)에 인접하는 스페이서들(67), 및 게이트 구조(68)에 인접하는 스페이서들(69)를 형성하도록 패턴된다. 게이트 구조들에 인접하는 스페이서들을 형성하기 위한 기술들은 본 기술분야에서 숙련된 자들에게는 잘 알려져 있다.
예컨대, 인 이온들 또는 비소 이온들과 같은 N 도전형의 이온들은 접촉 영역들(31, 33, 35, 37, 및 39)내에 대응하는 도핑 영역들(71, 73, 75, 77 및 79)을 주 표면(17)에 인접하여 형성되도록 에피텍셜층(16)내로 주입된다. 그러므로, 도핑 영역들(71, 73, 75, 77 및 79)의 불순물 농도는 도핑 영역들(71, 73, 75, 77 및 79)아래에 대응하는 접촉 영역들(31, 33, 35, 37, 및 39)의 부분들의 불순물 농도보다 높다. 예로써, 도핑 영역들(71, 73, 75, 77 및 79)의 불순물 농도는 1×1018 원자/㎤ 와 1×1022 원자/㎤ 사이이다. 도핑 영역들(71, 73, 75, 77 및 79)은 대응하는 접촉 영역들(31, 33, 35, 37, 및 39)에 저저항 접촉들을 제공한다. 도핑 영역들(71, 73, 75, 77 및 79)은 n-채널 MOSFET(도시되지 않음)의 소스 및 드레인 영역들 및/또는 NPN 바이폴라 트랜지스터(도시되지 않음)의 에미터 영역을 형성하는 단계들과 동일한 단계들로 형성될 수 있다. 도핑 영역들(71, 73, 75, 77 및 79)은 캐패시터(10)내에 선택적이라는 것을 인지하여야 한다.
실리사이드 구조, 예컨대, 티타늄(titanium) 실리사이드 구조는 에피텍셜층(16)상에 형성된다. 실리사이드 구조는, 접촉 영역들(31, 33, 35, 37, 및 39) 각각에 전기적으로 연결되며 상부에 위치하는 실리사이드 영역들(81, 83, 85, 87, 및 89)과, 게이트 구조들(62, 64, 66, 및 68) 각각에 전기적으로 연결되며 상부에 위치하는 실리사이드 영역들(82, 84, 86, 및 88)을 포함한다. 실리사이드 영역들(81, 82, 83, 84, 85, 86, 87, 88, 및 89)은 스페이서들(63, 65, 67, 및 69)와 함께 정렬된다. 그러므로, 그들은 또한 자기정렬 실리사이드(salicide) 영역들로서 언급된다. 실리사이드 영역들(82, 84, 86, 및 88)은 함께 연결되어 도전 구조를 형성하여, 캐패시터(10)의 제 1 전극으로 역할을 한다. 실리사이드 영역들(81, 83, 85, 87, 및 89)은 함께 연결되어 다른 도전 구조를 형성하여 캐패시터(10)의 제 2 전극으로 역할을 한다. 캐패시터(10)의 전극들이 티타늄 실리사이드 구조들로 형성되는 것으로 제한되지 않는다는 것을 인지하여야 한다. 그들이 예컨대, 텅스텐(tungsten) 실리사이드, 몰리브덴(molybdenum) 실리사이드, 코발트(cobalt) 실리사이드 구조들 등과 같은 다른 형태의 도전 구조들로 형성될 수 있다. 더욱이, 실리사이드 영역들(81, 82, 83, 84, 85, 86, 87, 88, 및 89)은 캐패시터(10)내에서 선택적이다.
다음으로, 산화막(도시되지 않음)이 기판(11)상에 형성되며 층간 유전막(ILD)으로서 역할을 한다. 본 기술에서 잘 알려진 기술들을 사용하면, 금속화(metallization) 영역들(도시되지 않음)은 ILD의 상부 표면 및/또는 기판(11)상에 제조된 다른 소자들(도시되지 않음)로 캐패시터(10)의 전극들을 유도하기 위하여 상기 ILD 내에 형성된다. 하나의 실시예에서, 하나의 금속화 영역은 실리사이드 영역들(82, 84, 86, 및 88)에 연결되어 캐패시터(10)의 제 1 전극으로 역할을 하고, 또다른 금속화 영역은 실리사이드 영역들(81, 83, 85, 87, 및 89)에 연결되어 캐패시터(10)의 제 2 전극으로 역할을 한다. 다른 실시예에서의 캐패시터(10)는 실리사이드 영역들(81, 82, 83, 84, 85, 86, 87, 88, 및 89)을 포함하지 않으며, 캐패시터(10)의 제 1 전극 역할을 하는 금속화 영역이 도전 영역들(53, 55, 57, 및 59)에 직접 접촉되며, 캐패시터(10)의 제 2 전극 역할을 하는 금속화 영역이 접촉 영역들(31, 33, 35, 37, 및 39)과 직접 접촉된다.
캐패시터(10)의 구조는 도 1 및 도 2와 전술한 것으로 제한되지 않는다는 것을 인지하여야 한다. 예를들면, 캐패시터(10)는 도 1 및 도 2에 도시된 바와 같이 4개의 핑거 구조를 갖는 것으로 제한되지 않는다. 캐패시터(10)는 몇몇 개수의 핑거들 예컨대 2개, 3개, 5개, 6개 등을 가질 수 있다. 캐패시터(10)는 또한 함께 연결된 복수의 멀티-핑거 요소들을 포함한다. 멀티-핑거 요소 각각은 도 1 및 도 2에 도시되고, 전술한 것과 유사한 구조를 가진다. 대응하는 접촉 영역들(31, 33, 35, 37, 및 39) 위에 있는 실리사이드 영역들(81, 83, 85, 87, 및 89)은 도 1에 도시된 바와 같이 상호 연결되는 것으로 제한되지 않는다. 그들은 상기 ILD(도시되지 않음)내에 형성된 금속화 영역들(도시되지 않음)을 경유하여 상호 전기적으로 연결될 수 있다. 마찬가지로, 대응하는 게이트 구조들(62, 64, 66, 및 68) 위에 위치하는 실리사이드 영역들(82, 84, 86, 및 88)이 도 1에 도시된 바와 같이 상호 연결되는 것으로 제한되지 않는다. 그들은 상기 ILD(도시되지 않음)내에 형성된 금속화 영역들(도시되지 않음)을 통해 상호 전기적으로 연결될 수 있다. 더욱이, 캐패시터(10)는 N 도전형 매립층(15), N 도전형 웰들(22, 24, 26, 및 28), N 도전형 접촉 영역들(31, 33, 35, 37, 및 39)을 가지는 것으로 제한되지 않는다. 본 발명의 다른 실시예에서는, 매립층(15), 웰들(22, 24, 26, 및 28), 및 접촉 영역들(31, 33, 35, 37, 및 39)은 P 도전형으로 이루어져 있다.
동작에 있어서, 캐패시터(10)의 캐패시턴스는 게이트 구조들(62, 64, 66, 및 68) 및 접촉 영역들(31, 33, 35, 37, 및 39)을 가로질러 인가되는 전압을 조정함으로써 제어된다. 약 1 볼트의 전압 범위 이상에서, 캐패시터(10)의 캐패시턴스는 5개의 요인들에 의해 거의 변화할 수 있다. 캐패시터(10)의 Q는 캐패시터(10)가 약 1 기가 헬쯔(Giga-hertz) 정도의 주파수에서 동작할 때 약 15 또는 더 높게 도달될 수 있다. 부가하여, 게이트 구조들(62, 64, 66, 및 68)이 MOS 게이트 구조들이기 때문에, 캐패시터(10)는 매우 낮은 누설을 갖는다.
지금까지의 전압 가변 캐패시터 및 그 전압 가변 캐패시터를 제조하는 방법이 제공되어져 온 것은 높이 평가되어야 한다. 버렉터와 비교하여, 본 발명의 전압가변 캐패시터는 높은 Q를 가지며 낮은 누설을 갖는다. 또한 전압 가변 캐패시터는 작은 전압 범위를 넘어서 큰 캐패시턴스 범위를 가진다. 전압 가변 캐패시터는 모 놀리식 반도체 칩내에 다른 집적 회로와 함께 제조될 수 있다. 더욱이, 전압 가변 캐패시터를 제조하기 위한 방법은 반도체 집적 회로 제조 공정들의 존재와 양립한다. 그러므로, 본 발명의 전압 가변 캐패시터는 예컨대 휴대용 무선 통신 응용들과 같은 저전압 응용들에 사용하는데 비용면에서 효과적이며 적절하다.
도 1은 본 발명에 따른 가변 캐패시터의 평면도.
도 2는 단면선 2-2에 따른 도 1의 가변 캐패시터의 횡단면도.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 전압 가변 캐패시터 11 : 반도체 재료의 몸체
12 : 반도체 기판 15 : 도핑층
16 : 에피텍셜층 22, 24, 26, 28 : 웰
31, 33, 35, 37, 39 : 접촉 영역 42, 44, 46, 48 : 표면 영역
52, 54, 56, 58 : 유전층 53, 55, 57, 59 : 도전 영역
62, 64, 66, 68 : 게이트 구조 71, 73, 75, 77 , 79 : 도핑 영역
81, 82, 83, 84, 85, 86, 87, 88, 89 : 실리사이드 영역

Claims (4)

  1. 가변 캐패시터(10)에 있어서,
    주 표면(17)을 가지는 반도체 재료의 몸체(11);
    상기 반도체 재료의 몸체(11)내에서 제 1 도전형 및 제 1 불순물 농도를 갖는 복수의 웰들(22, 24, 26, 28);
    상기 반도체 재료의 몸체(11)내에서 상기 제 1 도전형 및 제 2 불순물 농도를 갖는 복수의 접촉 영역들(31, 33, 35, 37, 39)로서, 상기 제 2 불순물 농도는 상기 제 1 불순물 농도보다 높고, 상기 복수의 접촉 영역들 중 제 1 접촉 영역(31)과 제 2 접촉 영역(33)사이에 상기 복수의 웰들 중 제 1 웰(22)이 배치되는, 상기 복수의 접촉 영역들(31, 33, 35, 37, 39);
    상기 반도체 재료의 몸체(11)내에서 상기 제 1 도전형 및 제 3 불순물 농도를 가지며, 상기 복수의 웰들(22, 24, 26, 28) 및 상기 복수의 접촉 영역들(31, 33, 35, 37, 39)의 하부에 위치하는 매립층(15)으로서, 상기 제 3 불순물 농도는 상기 제 1 불순물 농도보다 높은, 상기 매립층(15); 및
    상기 반도체 재료의 몸체(11)의 주 표면(17)상에 있고, 상기 복수의 웰들(22, 24, 26, 28)의 상부에 위치하는 복수의 게이트 구조들(62, 64, 66, 68)을 포함하는, 가변 캐패시터(10).
  2. 가변 캐패시터(10)에 있어서,
    주 표면(17)을 갖는 반도체 재료의 몸체(11);
    상기 반도체 재료의 몸체(11)의 주 표면(17)으로부터 상기 반도체 재료의 몸체(11) 내부의 미리 결정된 깊이에 있으며, 제 1 도전형 및 제 1 불순물 농도를 가지는 매립층(15);
    상기 주 표면(17)으로부터 상기 깊이까지 상기 반도체 재료의 몸체(11) 내부로 신장하며, 상기 제 1 도전형 및 상기 제 1 불순물 농도보다 낮은 제 2 불순물 농도를 가지는 복수의 웰들(22, 24, 26, 28);
    상기 복수의 웰들(22, 24, 26, 28)과 인접하며, 상기 주 표면(17)으로부터 상기 깊이까지 상기 반도체 재료의 몸체(11) 내부로 신장하고, 상기 제 1 도전형 및 상기 제 2 불순물 농도보다 높은 제 3 불순물 농도를 가지는 복수의 접촉 영역들(31, 33, 35, 37, 39); 및
    상기 반도체 재료의 몸체(11)상에 있고 상기 복수의 웰들(22, 24, 26, 28)의 상부에 위치하는 유전층(52, 54, 56, 58); 및
    상기 유전층(52, 54, 56, 58)상에 있는 복수의 도전 영역들(53, 55, 57, 59)을 포함하는, 가변 캐패시터(10).
  3. 제 2 항에 있어서, 상기 반도체 재료의 몸체(11)의 상기 주 표면(17)에 인접하여 상기 복수의 웰들(22, 24, 26, 28)내에 있으며, 상기 제 1 도전형 및 상기 제 2 불순물 농도보다 낮은 제 4 불순물 농도를 가지는 복수의 표면 영역들(42, 44, 46, 48)을 더 포함하는, 가변 캐패시터(10).
  4. 제 2 항에 있어서, 상기 반도체 재료의 몸체(11)의 상기 주 표면(17)에 인접하여 상기 복수의 접촉 영역들(31, 33, 35, 37, 39)내에 있으며, 상기 제 1 도전형 및 상기 제 2 불순물 농도보다 높은 제 4 불순물 농도를 가지는 복수의 도핑 영역들(71, 73, 75, 77, 79)을 더 포함하는, 가변 캐패시터(10).
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