JPH11233799A - 可変コンデンサおよびその製造方法 - Google Patents

可変コンデンサおよびその製造方法

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JPH11233799A
JPH11233799A JP10259303A JP25930398A JPH11233799A JP H11233799 A JPH11233799 A JP H11233799A JP 10259303 A JP10259303 A JP 10259303A JP 25930398 A JP25930398 A JP 25930398A JP H11233799 A JPH11233799 A JP H11233799A
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dopant concentration
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capacitor
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variable capacitor
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JP10259303A
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Lewis Stolfa David
デビッド・ルイス・ストルファ
D Cornet Kenneth
ケネス・ディ・コーネット
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
    • H10D48/30—Devices controlled by electric currents or voltages
    • H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H10D48/36—Unipolar devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/62—Capacitors having potential barriers
    • H10D1/66—Conductor-insulator-semiconductor capacitors, e.g. MOS capacitors

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Abstract

(57)【要約】 【課題】 小さな電圧範囲に対して大きな容量範囲を有
する電圧可変コンデンサおよびその製造方法を提供す
る。 【解決手段】 半導体基板（１１）上に製造された電圧
可変コンデンサ（１０）は、ゲート構造（６２），およ
びこのゲート構造（６２）の下にあるウエル（２２）を
含む。半導体基板（１１）内の高濃度にドープされた埋
め込み層（１５）および高濃度にドープされたコンタク
ト領域（３１）が、ウエル（２２）から半導体基板（１
１）の表面（１７）までの低抵抗導電路を形成する。マ
ルチ・フィンガ・レイアウトを用いて、電圧可変コンデ
ンサ（１０）を構築する。動作において、電圧可変コン
デンサ（１０）間に印加される電圧が変化すると、ウエ
ル（２２）内の空乏領域の幅が変化し、これに応じて電
圧可変コンデンサ（１０）の容量も変化する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的に、電子素
子に関し、更に特定すれば、可変コンデンサに関するも
のである。
【０００２】
【従来の技術】インダクタ（Ｌ）および可変コンデンサ
（Ｃ）から成るチューナは、可変共振周波数を与えるた
めに広く用いられている。従来より、電圧制御チューナ
は、可変コンデンサとして機能するバラクタ(varactor)
を含む。バラクタとは、逆バイアス・ダイオードのこと
である。バラクタに印加される電圧が変動すると、ダイ
オードの空乏幅が変化し、バラクタの容量および電圧制
御チューナの共振周波数が変化する。
【０００３】
【発明が解決しようとする課題】しかしながら、バラク
タの容量変化範囲は非常に限られている。例えば、バラ
クタの容量は、通常、約４ボルトの電圧範囲に対して約
２倍変化する。携帯ワイヤレス通信のような低電圧の用
途では、約１ボルトの電圧範囲に対して約５倍以上の容
量範囲が望ましい場合が多い。更に、バラクタ内のダイ
オードは、順方向にバイアスされた場合に導通し、バラ
クタに漏れの問題を生ずる。
【０００４】したがって、電圧可変コンデンサおよびそ
のコンデンサを製造する方法を有することができれば有
利であろう。このコンデンサは、品質係数が高くしかも
および漏れが少ないことが望ましい。また、このコンデ
ンサは小さな電圧範囲に対して大きな容量範囲を有する
ことも望ましい。更に、このコンデンサは、モノリシッ
ク半導体チップ内に、他の集積回路デバイスと共に製造
することが望ましい。更に、前述の方法は、既存の半導
体集積回路製造プロセスと適合性があれば、一層望まし
いであろう。
【０００５】
【課題を解決するための手段】概して言えば、本発明
は、電圧可変コンデンサおよびこの電圧可変コンデンサ
の製造方法を提供する。電圧可変コンデンサは、半導体
基板上に製造された半導体上金属酸化物（ＭＯＳ：Meta
l Oxide on Semiconductor）コンデンサである。ゲート
構造がコンデンサの上側プレートとして機能し、ゲート
構造の下にあるウエルがコンデンサの下側プレートとし
て機能する。ゲート構造が多結晶シリコン層を含む場
合、この電圧可変コンデンサのことを、単一ポリ・コン
デンサと呼ぶ。高濃度にドープされた埋め込み層と、ウ
エルと同一導電型で高濃度にドープされたコンタクト領
域が、ウエルから半導体基板の表面まで、低抵抗導通路
を形成する。直列抵抗を更に減少させ、電圧可変コンデ
ンサの品質係数（Ｑ）を増大するために、マルチ・フィ
ンガ・レイアウト(multi-finter layout) を用いて、電
圧可変コンデンサを構築することが好ましい。動作にお
いて、上側および下側プレート間に印加される電圧が変
化すると、ウエル内の空乏領域の幅が変化し、これに応
じて電圧可変コンデンサの容量が変動する。好ましく
は、電圧可変コンデンサは、集積回路チップ上に、他の
半導体素子、例えば、電界効果トランジスタ，バイポー
ラ・トランジスタ，抵抗，インダクタ等と共に製造す
る。したがって、電圧可変コンデンサのことを、モノリ
シック電圧可変コンデンサとも呼ぶ。
【０００６】
【発明の実施の形態】本発明による電圧可変コンデンサ
１０を、概略的に図１および図２に示す。より具体的に
は、図１は電圧可変コンデンサ１０の概略平面図であ
り、図２は電圧可変コンデンサ１０の切断線２−２に沿
った概略断面図である。尚、図は同じ拡縮率では描かれ
ておらず、図面において同様の構造および機能のエレメ
ントを表す際には、同じ参照番号を用いていることを注
記しておく。
【０００７】電圧可変コンデンサ１０は、半導体物質の
本体１１内に製造する。半導体物質の本体１１は、半導
体基板１２を含む。一例として、半導体基板１２は、ド
ーパント濃度が１立方センチメートル当たり約１ｘ１０
15原子（原子／ｃｍ3 ）ないし約１ｘ１０17原子／ｃｍ
3 のＰ導電型シリコン基板である。例えば、燐イオンま
たはヒ素イオンのようなＮ導電型のイオンを、半導体基
板１２の前面１４に隣接して注入する。注入されたイオ
ンは、前面１４に隣接して、半導体基板１２内にドープ
層１５を形成する。ドープ層１５は、例えば、約１ｘ１
０19原子／ｃｍ3 ないし約５ｘ１０22原子／ｃｍ3 のド
ーパント濃度を有する。また、半導体物質の本体１１
は、半導体基板１２の前面１４上にエピタキシャル成長
させた半導体物質の層１６も含む。エピタキシャル層１
６の主面１７のことを、半導体物質の本体１１の主面と
も呼ぶ。エピタキシャル層１６は、ドープ層１５を埋め
込む。したがって、ドープ層１５のことを埋め込み層と
も呼ぶ。エピタキシャル層１６の厚さは、埋め込み層１
５の深さにほぼ等しい。一例として、埋め込み層１５の
深さは、約５００ナノメートル（ｎｍ）ないし約３，０
００ｎｍの範囲である。尚、半導体基板１２，埋め込み
層１５，およびエピタキシャル層１６から成る半導体物
質の本体１１を、半導体基板または単純に基板と呼ぶこ
とも可能であることを注記しておく。
【０００８】選択酸化（ＬＯＣＯＳ：Local Oxidation
of Silicon）プロセスにおいて、エピタキシャル層１６
の部分上に、フィールド酸化物領域１８を形成する。フ
ィールド酸化物領域１８は、電圧可変コンデンサ１０と
基板１１上に製造される他のデバイス（図示せず）との
間に分離構造を設ける。オプションとして、フィールド
酸化物領域１８を形成する前に、イオン注入を行い、フ
ィールド酸化物領域１８の下に、高濃度ドープ領域（図
示せず）を形成する。高濃度ドープ領域（図示せず）
は、フィールド酸化物領域１８の下に形成される寄生電
界効果トランジスタの不用意なターン・オンを防止す
る。尚、基板１１上の絶縁構造は、例えば、ポリ・バッ
ファＬＯＣＯＳ(poly-buffered LOCOS) ，ポリ封止ＬＯ
ＣＯＳ(poly-encapsulated LOCOS) ，トレンチ形成(tre
nching) 等のような他のプロセスを用いても形成可能で
あることは理解されよう。
【０００９】例えば、燐イオンまたはヒ素イオンのよう
なＮ導電型のイオンを、選択的にエピタキシャル層１６
内に注入し、Ｎ導電型ウエル２２，２４，２６，２８を
形成する。ウエル２２，２４，２６，２８は、主面１７
からエピタキシャル層１６内まで延び、埋め込み層１５
に達する。ウエル２２，２４，２６，２８のドーパント
濃度は、例えば、１ｘ１０15原子／ｃｍ3 ないし１ｘ１
０17原子／ｃｍ3 の間である。ウエル２２，２４，２
６，２８は、コンデンサ１０の下側プレートとして機能
する。エピタキシャル層１６内にイオンを注入するプロ
セスは、典型的に、主面１７上に誘電体層（図示せず）
を形成し、誘電体層上にフォトレジスト・マスク（図示
せず）を形成し、フォトレジスト・マスク内の開口を通
じてイオンを注入し、フォトレジスト・マスクを剥離
し、基板１１を加熱して注入したイオンをエピタキシャ
ル層１６内に追いやる工程を含む。これらの工程は、標
準的なＭＯＳおよび／またはバイポーラ製造プロセスと
適合性がある。例えば、ウエル２２，２４，２６，２８
は、ｐ−チャネルＭＯＳ電界効果トランジスタ（ＭＯＳ
ＦＥＴ）（図示せず）のチャネル領域を形成する工程お
よび／またはＮＰＮバイポーラ・トランジスタ（図示せ
ず）のコレクタ領域を形成する工程と同一の工程で形成
可能である。尚、ウエル２２，２４，２６，２８は、フ
ィールド酸化物領域１８の形成前または形成後のいずれ
でも形成可能であることを注記しておく。エピタキシャ
ル層１６内の対応するウエル２２，２４，２６，２８に
隣接して、主面１７から埋め込み層１５まで達する、Ｎ
導電型のコンタクト領域３１，３３，３５，３７，３９
を形成する。コンタクト領域３１，３３，３５，３７，
３９のドーパント濃度は、好ましくは、ウエル２２，２
４，２６，２８のそれよりも高くする。例えば、コンタ
クト領域３１，３３，３５，３７，３９のドーパント濃
度は、１ｘ１０16原子／ｃｍ3 ないし１ｘ１０21原子／
ｃｍ3 である。コンタクト領域３１，３３，３５，３
７，３９は、埋め込み層１５から主面１７まで低抵抗導
電路を備え、これらの導電路ことをシンカ(sinker)また
はプラグ(plug)とも呼ぶ。図２に示すように、コンタク
ト領域３１，３３はウエル２２を狭持し、コンタクト領
域３３，３５はウエル２４を狭持し、コンタクト領域３
５，３７はウエル２６を狭持し、コンタクト領域３７，
３９はウエル２８を狭持する。言い換えると、ウエル２
２はコンタクト領域３１をコンタクト領域３３から分離
し、ウエル２４はコンタクト領域３３をコンタクト領域
３５から分離し、ウエル２６はコンタクト領域３５をコ
ンタクト領域３７から分離し、ウエル２８はコンタクト
領域３７をコンタクト領域３９から分離する。本発明の
一実施例によれば、ウエル、例えば、ウエル２２は、１
対の対応するコンタクト領域、例えば、コンタクト領域
３１，３３を、埋め込み層１５の深さよりも大きな長さ
だけ、互いに分離する。この実施例では、コンデンサ１
０の下側プレートからエピタキシャル層１６の主面１７
までの抵抗が最も低い導電路は、対応するウエル、例え
ば、ウエル２２，埋め込み層１５，および対応するコン
タクト領域、例えば、コンタクト領域３１，３３を通過
する。
【００１０】ウエル２２，２４，２６，２８内に、主面
１７に隣接して、表面領域４２，４４，４６，４８をそ
れぞれ形成する。一実施例では、主面４２，４４，４
６，４８を形成する場合、Ｎ導電型のイオンを対応する
ウエル２２，２４，２６，２８に注入する。したがっ
て、表面領域４２，４４，４６，４８のドーパント濃度
は、ウエル２２，２４，２６，２８のそれよりも高い。
表面領域４２，４４，４６，４８の高いドーパント濃度
は、直列抵抗を減少させ、コンデンサ１０のＱを高める
ように作用する。別の実施例では、表面領域４２，４
４，４６，４８は、Ｐ導電型のイオンを対応するウエル
２２，２４，２６，２８に注入することによって形成す
る。したがって、表面領域４２，４４，４６，４８のド
ーパント濃度は、ウエル２２，２４，２６，２８のそれ
よりも低い。表面領域４２，４４，４６，４８の低いド
ーパント濃度は、コンデンサ１０の最小容量を減少させ
るように作用する。したがって、コンデンサ１０の容量
の変動範囲は拡大する。また、表面領域４２，４４，４
６，４８のドーパント濃度は、最大容量値および最小容
量値を得るためにコンデンサ１０に印加する必要がある
電圧にも影響を与える。表面領域４２，４４，４６，４
８を形成するプロセスは、標準的なＭＯＳおよび／また
はバイポーラ製造プロセスと適合性がある。例えば、表
面領域４２，４４，４６，４８は、ＭＯＳＦＥＴ（図示
せず）内のスレシホルド電圧調節領域を形成する工程と
同じ工程で形成することができる。尚、表面領域４２，
４４，４６，４８は、コンデンサ１０ではオプションで
あることは理解されよう。
【００１１】誘電体層、例えば、約５ｎｍないし約３０
ｎｍの厚さを有する二酸化シリコン層を、主面１７上に
配する。導電層、例えば、約１００ｎｍないし約６００
ｎｍの厚さを有する多結晶シリコン層を、誘電体層上に
配する。次に、導電層および誘電体層にパターニングを
行い、ウエル２２，２４，２６，２８上にゲート構造を
形成する。図２は、それぞれ、ウエル２２，２４，２
６，２８の上に位置するゲート誘電体層５２，５４，５
６，５８，およびそれぞれゲート誘電体層５２，５４，
５６，５８上の導電領域５３，５５，５７，５９を示
す。言い換えると、導電領域５３およびゲート誘電体層
５２が、ウエル２２の上に位置するゲート構造６２を形
成し、導電領域５５およびゲート誘電体層５４がウエル
２４の上に位置するゲート構造６４を形成し、導電領域
５７およびゲート誘電体層５６がウエル２６の上に位置
するゲート構造６６を形成し、導電領域５９およびゲー
ト誘電体層５８がウエル２８の上に位置するゲート構造
６８を形成する。ゲート誘電体層５２，５４，５６，５
８の厚さは、コンデンサ１０の最大容量を決定する。導
電領域５３，５５，５７，５９は、マルチ・フィンガ構
造コンデンサ１０の４つのフィンガとして機能する。こ
れらは互いに接続され、コンデンサ１０の上側プレート
として機能する。好ましくは、直列抵抗を減少させコン
デンサ１０のＱを高めるように、導電領域５３，５５，
５７，５９にドーピングを行う。導電領域５３，５５，
５７，５９にＰ導電型のイオンをドープするか、あるい
はＮ導電型のイオンをドープするかは、コンデンサ１０
が動作する電圧範囲に影響を与える。誘電体層，導電
層，およびゲート構造６２，６４，６６，６８を形成す
る工程は、ＭＯＳＦＥＴ（図示せず）のゲート構造を形
成する工程と同じ工程で実施することができる。
【００１２】例えば、窒化シリコン層のような絶縁層
を、ゲート構造６２，６４，６６，６８，および基板１
１上に堆積する。絶縁層にパターニングを行い、ゲート
構造６２に隣接してスペーサ６３を形成し、ゲート構造
６４に隣接してスペーサ６５を形成し、ゲート構造６６
に隣接してスペーサ６７を形成し、ゲート構造６８に隣
接してスペーサ６９を形成する。ゲート構造に隣接して
スペーサを形成する技法は、当業者には既知である。
【００１３】例えば、燐イオンまたはヒ素イオンのよう
なＮ導電型のイオンをエピタキシャル層１６内に注入
し、対応するコンタクト領域３１，３３，３５，３７，
３９内に、ドープ領域７１，７３，７５，７７，７９を
主面１７に隣接して形成する。したがって、ドープ領域
７１，７３，７５，７７，７９のドーパント濃度は、対
応するドープ領域７１，７３，７５，７７，７９の下に
あるコンタクト領域３１，３３，３５，３７，３９のそ
れよりも高い。一例として、ドープ領域７１，７３，７
５，７７，７９のドーパント濃度は、１Ｘ１０18原子／
ｃｍ3 ないし１ｘ１０22原子／ｃｍ3 である。ドープ領
域７１，７３，７５，７７，７９は、対応するコンタク
ト領域３１，３３，３５，３７，３９に、低抵抗コンタ
クトを与える。ドープ領域７１，７３，７５，７７，７
９は、ｎ−チャネルＭＯＳＦＥＴ（図示せず）のソース
およびドレイン領域を形成する工程および／またはＮＰ
Ｎバイポーラ・トランジスタ（図示せず）のエミッタ領
域を形成する工程と同じ工程で形成することができる。
尚、ドープ領域７１，７３，７５，７７，７９は、コン
デンサ１０ではオプションであることは理解されよう。
【００１４】シリサイド構造、例えば、チタン・シリサ
イド構造を、エピタキシャル層１６上に形成する。シリ
サイド構造は、それぞれ、コンタクト領域３１，３３，
３５，３７，３９の上に位置しこれらと電気的に結合さ
れたシリサイド領域８１，８３，８５，８７，８９，お
よびそれぞれゲート構造６２，６４，６６，６８の上に
位置しこれらと電気的に結合されたシリサイド領域８
２，８４，８６，８８を含む。シリサイド領域８１，８
２，８３，８４，８５，８６，８７，８８，８９は、ス
ペーサ６３，６５，６７，６９と整合させる。したがっ
て、これらのことを、自己整合シリサイド（サリサイ
ド）領域とも呼ぶ。シリサイド領域８２，８４，８６，
８８を互いに接続し、導電構造を形成し、コンデンサの
第１電極として機能させる。シリサイド領域８１，８
３，８５，８７，８９を互いに接続し、別の導電構造を
形成し、コンデンサ１０の第２電極として機能させる。
尚、コンデンサ１０の電極は、チタン・シリサイド構造
で形成することには限定されないことは理解されよう。
これらは、例えば、タングステン・シリサイド，モリブ
デン・シリサイド，コバルト・シリサイド構造等のよう
な他のタイプの導電構造からも形成可能である。更に、
シリサイド領域８１，８２，８３，８４，８５，８６，
８７，８８，８９は、コンデンサ１０ではオプションで
ある。
【００１５】続いて、基板１１上に、層間誘電体（ＩＬ
Ｄ：InterLayer Dielectric ）として機能する酸化物層
（図示せず）を形成する。当技術分野では既知の技法を
用いて、ＩＬＤ内にメタライゼーション領域（図示せ
ず）を形成し、コンデンサ１０の電極を、ＩＬＤの上面
および／または基板１１上に製造される他のデバイス
（図示せず）に導く。一実施例では、１つのメタライゼ
ーション領域をシリサイド領域８２，８４，８６，８８
に接続し、コンデンサ１０の第１電極として機能させ、
他のメタライゼーション領域をシリサイド領域８１，８
３，８５，８７，８９に接続し、コンデンサ１０の第２
電極として機能させる。コンデンサ１０の別の実施例で
は、コンデンサ１０がシリサイド領域８１，８２，８
３，８４，８５，８６，８７，８８，８９を含まない場
合もあり、コンデンサ１０の第１電極として機能するメ
タライゼーションは、導電領域５３，５５，５７，５９
と直接接触し、コンデンサ１０の第２電極として機能す
るメタライゼーション領域は、コンタクト領域３１，３
３，３５，３７，３９と直接接触する。
【００１６】尚、コンデンサ１０の構造は、図１および
図２に示し、これまでに説明してきたものに限定される
のではないことは理解されよう。例えば、コンデンサ１
０は、図１および図２に示すような４フィンガ構造を有
することには限定されない。コンデンサ１０は、例え
ば、２，３，５，６等、あらゆる数のフィンガでも有す
ることができる。また、コンデンサ１０は、互いに結合
された複数のマルチ・フィンガ・エレメントを含むこと
も可能である。各マルチ・フィンガ・エレメントは、先
に説明し図１および図２に示した構造と同様の構造を有
する。対応するコンタクト領域３１，３３，３５，３
７，３９の上に位置するシリサイド領域８１，８３，８
５，８７，８９は、図１に示すような、互いに接続され
た構造には限定されない。これらは、ＩＬＤ（図示せ
ず）内に形成されたメタライゼーション領域（図示せ
ず）を介して、互いに電気的に結合することができる。
同様に、対応するゲート構造６２，６４，６６，６８の
上に位置するシリサイド領域８２，８４，８６，８８
は、図１に示すような、互いに接続されたものには限定
されない。これらは、ＩＬＤ（図示せず）内に形成され
たメタライゼーション領域（図示せず）を介して互いに
電気的に結合することができる。更に、コンデンサ１０
は、Ｎ導電型の埋め込み領域１５，Ｎ導電型のウエル２
２，２４，２６，２８，およびＮ導電型コンタクト領域
３１，３３，３５，３７，３９を有することには限定さ
れない。本発明の別の実施例には、埋め込み領域１５，
ウエル２２，２４，２６，２８，およびコンタクト領域
３１，３３，３５，３７，３９がＰ導電型の場合もあ
る。
【００１７】動作において、コンデンサ１０の容量は、
ゲート構造６２，６４，６６，６８およびコンタクト領
域３１，３３，３５，３７，３９間に印加される電圧を
調節することによって制御する。約１ボルトの電圧範囲
に対して、コンデンサ１０の容量は、約５倍変動するこ
とができる。コンデンサ１０のＱは、コンデンサ１０が
約１ギガヘルツの周波数で動作する場合、約１５以上に
達することができる。加えて、ゲート構造６２，６４，
６６，６８はＭＯＳゲート構造であるので、コンデンサ
１０の漏れは非常に少ない。
【００１８】以上の説明から、電圧可変コンデンサおよ
びこの電圧可変コンデンサの製造方法が提供されたこと
が認められよう。バラクタと比較すると、本発明の電圧
可変コンデンサは、Ｑが高く漏れが少ない。また、電圧
可変コンデンサは、小さな電圧範囲に対して大きな容量
範囲を有する。電圧可変コンデンサは、モノリシック半
導体チップ内に、他の集積回路デバイスと共に製造する
ことができる。更に、電圧可変コンデンサの製造方法
は、既存の半導体集積回路製造プロセスと適合性があ
る。したがって、本発明の電圧可変コンデンサは、コス
ト効率が高く、例えば、携帯ワイヤレス通信用途のよう
な、低電圧用途における使用に適している。
【図面の簡単な説明】
【図１】本発明による可変コンデンサの概略平面図。
【図２】図１の可変コンデンサの切断線２−２に沿った
概略断面図。
【符号の説明】
１０ 電圧可変コンデンサ １１ 半導体物質の本体 １２ 半導体基板 １５ ドープ層 １６ 半導体物質の層 １７ 主面 １８ フィールド酸化物領域 ２２，２４，２６，２８ Ｎ導電型ウエル ３１，３３，３５，３７，３９ Ｎ導電型のコンタクト
領域 ４２，４４，４６，４８ 表面領域 ５２，５４，５６，５８ ゲート誘電体層 ５３，５５，５７，５９ 導電領域 ６２，６４，６６，６８ ゲート構造 ６３，６５，６７，６９ スペーサ ７１，７３，７５，７７，７９ ドープ領域 ８１，８２，８３，８４，８５，８６，８７，８８，８
９ シリサイド領域
フロントページの続き (72)発明者 ケネス・ディ・コーネット アメリカ合衆国フロリダ州コーラル・スプ リングス、ノース・ウェスト38ス・ドライ ブ6370

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】モノリシック・チューナであって：主面
    （１７）を有する集積回路チップ（１１）；前記集積回
    路チップ（１１）の第１部分内のインダクタ；および前
    記集積回路チップ（１７）の第２部分内にあり、前記イ
    ンダクタに結合された半導体上金属（ＭＯＳ）電圧制御
    可変コンデンサ（１０）；から成ることを特徴とするモ
    ノリシック・チューナ。
  2. 【請求項２】前記ＭＯＳ電圧制御可変コンデンサ（１
    ０）は：前記集積回路チップ（１１）の前記第２部分内
    にあり、第１導電型および第１ドーパント濃度の複数の
    ウエル（２２，２４，２６，２８）；前記集積回路チッ
    プ（１１）の第２部分内にあり、互いに電気的に結合さ
    れた、前記第１導電型および第２ドーパント濃度の複数
    のコンタクト領域（３１，３３，３５，３７，３９）で
    あって、前記第２ドーパント濃度は前記第１ドーパント
    濃度よりも高く、前記複数のコンタクト領域の第１コン
    タクト領域（３１）および第２コンタクト領域（３３）
    が前記複数のウエルの第１ウエル（２２）に隣接する、
    複数のコンタクト領域（３１，３３，３５，３７，３
    ９）；前記集積回路チップ（１１）内にあり、前記複数
    のウエル（２２，２４，２６，２８）および前記複数の
    コンタクト領域（３１，３３，３５，３７，３９）の上
    に位置する、前記第１導電型および第３ドーパントの濃
    度の埋め込み層（１５）であって、前記第３ドーパント
    濃度が前記第１ドーパント濃度よりも高い埋め込み層
    （１５）；および前記集積回路チップ（１１）の主面
    （１７）上にあり、前記複数のウエル（２２，２４，２
    ６，２８）の上に位置し、互いに電気的に結合された複
    数のゲート構造（６２，６４，６６，６８）；を含むこ
    とを特徴とする請求項１記載のモノリシック・チュー
    ナ。
  3. 【請求項３】可変コンデンサ（１０）であって：主面
    （１７）を有する半導体物質の本体（１１）；前記半導
    体物質の本体（１１）内にあり、該半導体物質の本体
    （１１）の主面（１７）からある深さの所にある埋め込
    み層（１５）であって、第１導電型および第１ドーパン
    ト濃度を有する埋め込み層（１５）；前記主面（１７）
    から前記半導体物質の本体（１１）内の前記深さまで達
    する複数のウエル（２２，２４，２６，２８）であっ
    て、前記第１導電型と、前記第１ドーパント濃度よりも
    低い第２ドーパント濃度とを有する複数のウエル（２
    ２，２４，２６，２８）；前記複数のウエル（２２，２
    ４，２６，２８）に隣接し、前記主面（１７）から前記
    半導体物質の本体（１１）内の前記深さまで達する複数
    のシンカ（３１，３３，３５，３７，３９）であって、
    前記第１導電型と、前記第２ドーパント濃度よりも高い
    第３ドーパント濃度を有する複数のシンカ（３１，３
    ３，３５，３７，３９）；前記半導体物質の本体（１
    １）上にあり、前記複数のウエル（２２，２４，２６，
    ２８）の上に位置する誘電体層（５２，５４，５６，５
    ８）；および前記誘電体層（５２，５４，５６，５８）
    上にある複数の導電領域（５３，５５，５７，５９）；
    から成ることを特徴とする可変コンデンサ（１０）。
  4. 【請求項４】前記複数のウエル（２２，２４，２６，２
    ８）内において、前記半導体物質の本体（１１）の主面
    （１７）に隣接する複数の表面領域（４２，４４，４
    ６，４８）を更に備え、該複数の表面領域（４２，４
    ４，４６，４８）は、前記第１導電型と、前記第２ドー
    パント濃度より低い第４ドーパント濃度とを有すること
    を特徴とする請求項３記載の可変コンデンサ（１０）。
  5. 【請求項５】前記複数のシンカ（３１，３３，３５，３
    ７，３９）内において、前記半導体物質の本体（１１）
    の主面（１７）に隣接する複数のドープ領域（７１，７
    ３，７５，７７，７９）を更に備え、該複数のドープ領
    域（７１，７３，７５，７７，７９）は、前記第１導電
    型と、前記第２ドーパント濃度より高い第４ドーパント
    濃度とを有することを特徴とする請求項３記載の可変コ
    ンデンサ（１０）。
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