JPH0227591A - 記憶装置のセンスアンプ分割制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は高集積ＤＲＡＭのセンシング回路に適合した、
記憶装置のセンスアンプ分割制御回路に関するものであ
る。

［従来の技術及び発明が解決しようとする問題点］ 記憶容量が増加すると、セルの数とこれによるセンシン
グ回路が増加し、このため、特にセンシング回路のレイ
アウトによって発生するローデング（ｌ　ｏａｄｉｎｇ
）抵抗及びキャパシタの容量が増加するので、センシン
グする際、ピーク電流が高くなってビットラインの信号
電圧が低下し、また、センシング速度が低下する等、記
憶容（至）の増加によるＤＲＡＭの信頼性の低下を沼来
する。これを第１図を参照して説明すると次の通りであ
る。

即ち、従来のセンスアンプ分割制御回路では、ＮＭＯＳ
センシング制御トランジスターＭ１を介した電圧ＶＳＳ
とＰＭＯＳセンシング制御トランジスタＭ２を介した電
圧ｙｃｃが、１／２Ｖｃｃプリチャージ回路ＰＣを経て
、第４図ようにＮＭＯＳセンスアンプＮＡとＰＭＯＳセ
ンスアンプＰＡとで構成されている各センスアンプＳＡ
へ印加されるように接続されており、そして、上記のセ
ンシング制御トランジスタＭ　Ｉ　Ｎ　Ｍ　２のそれぞ
れのゲートに、外部センスアンプ制御回路（図示せず）
からのセンシング制御信号ＬＡ、ＬＡがそれぞれ印加さ
れる。

ここで、抵抗Ｒは、レイアウト時に生ずる寄生抵抗であ
り、その抵抗値は、金属Ａｎの薄板の抵抗値であるので
小さな値である。

このような構成の従来のセンスアンプ分割制御回路では
、センシングｌｌ１ｍトランジスタＭＩ％Ｍ２が動作す
る際、同時に多数のセンスアンプＳＡ１〜ＳＡｎが制御
されるので、各々のセンスアンプＳＡ＋−８Ａｎのセン
シングノードＳ１８を放電又は充電する時に、センシン
グｌ１ｌＪＩｉｌトランジスタＭｌ、Ｍ２を介シテ、Ｖ
　ｃｃ及（Ｆ　Ｖ　５ｓ（Ｄ　Ｉ！　ＨＡ　７　インの
ピーク電流が急に上昇し、ｄｉ／ｄｔ成分が増加する。

この結果、ＶＣＣ及びＶＳＳのｌＩ電源ラインインダク
タンス成分がＶｃｃ及びＶｓｓに雑音を誘発しくＶｎ　
−Ｌ　−ｄｉ／ｄｔ、　Ｖｎは雑音電圧である）、セン
スアンプが動作する時にビットラインの信号電圧が減少
しく第４図参照：ΔＶ８Ｌ−Ｖ８Ｌ　−ＶＢＬ）、セン
シング速度が低下する。

本発明は、このような問題点を解決するために案出され
たものであり、各々のセンスアンプのセンシングノード
毎にセンシング制御トランジスタを接続し、上記センシ
ング制御トランジスタを、所定の個数を一単位として遅
延補償用金属線で接続することにより、センシングする
際、電源ラインからのピーク電流による雑音を減らし、
ビットラインの信号電圧を増加させてセンスアンプの動
作を安定化させることができ、更に、センシング速度を
向上させることができる記憶装置のセンスアンプ分割ｗ
４ｔ１１回路を提供することを目的としたものである。

［問題点を解決するための手段］ 上記目的を達成するため、本発明によれば、記憶装置の
データセンシング回路において、１／２ＶＣＣプリチャ
ージ回路へ共通に接続されている複数のセンスアンプの
各々の１対のセンシングノードのそれぞれがＮＭＯＳセ
ンシング制御トランジスタ及びＰＭＯＳセンシング制御
トランジスタを介して第１の電源及び第２の電源に接続
されていると共に、各咳センシング調御トランジスタの
ゲートが抵抗Ｒを順次介してセンシングＭｉｌｌｉ信号
を印加されるように接続されており、もって各該センス
アンプの動作時園が互いに相違させられていることを特
徴とする記憶装置のセンスアンプ分割ＩＩＪｔ１１回路
が提供される。

［実施例］ 以下、添付図面を参照して本発明の実施例について説明
する。

第２図を参照するに、本発明に係るセンスアンプ分割制
御回路は、１／２Ｖｃｃプリチャージ回路ＰＣへ共通に
接続されたセンスアンプＳＡ＋−８Ａｎの各々のＮＭＯ
ＳセンスアンプＮＡ及びＰＭＯＳセンスアンプＰＡ（第
４図参照）のセンシンノードＳ及びＳに、各々のＮＭＯ
Ｓセンシング制御トランジスタＮ１〜Ｎｎ及びＰＭＯＳ
センシング制御トランジスタＰ＋−Ｐｎを介して、電圧
ＶＳＳ及びＶｃｃがそれぞれ印加されるように接続され
ている。

上記各ＮＭＯＳセンシング制御トランジスタＮ１〜Ｎｎ
及びＰＭＯＳセンシング制御トランジスタＰ１〜Ｐｎの
ゲートは、抵抗Ｒを順次介してセンシング制御信号ＬＡ
及びＬＡがそれぞれ印加されるように接続されており、
またに個を単位にするセンシング制御トランジスタ群Ｎ
１〜Ｎｋ、Ｎｋ＋、〜Ｎ２ｋ・・・・・・及びＰ＋＝Ｐ
ｋ＋＋〜Ｐ２　ｋ・・・・・・は、遅延補償用抵抗Ｒｔ
を順次介して上記センシング制御信号ＬＡ及びＬＡをそ
れぞれ印加されるように接続されている。ここで、電圧
ＶＳＳは接地レベルであり、抵抗Ｒはレイアウト時に生
ずる寄生抵抗であり、遅延補償用抵抗Ｒｔは金属線自体
が持つ抵抗である。

また、第３図に示されている本発明の他の実施例の構成
では、上述した第２図に示されている構成から、１／２
Ｖｃｃプリチャージ回路ＰＣと各ヒンスアンプＳＡ＋−
５Ａｎを共通に等化させるための等化ラインとが除去さ
れており、そして、センスアンプＳＡ１〜ＳＡｎの各々
は、独立的なセンシングノード８１〜３ｎ及びＳ＋　−
３ｎを有している。

このように構成された本発明の作用及び効果は、次の通
りである。外部のセンスアン１６１１回路から発生され
るセンシング制御信号ＬＡがローレベル状態からハイレ
ベル状態に遷移すると、ＮＭＯＳセンシング制御トラン
ジスタＮ１がターンオンする。これにより、センシング
ノードＳの電圧１／２ＶＯＣが上記ＮＭＯＳセンシング
制御トランジスタＮ１を介して放電され、センスアンプ
ＳＡ＋がデータセンシングされる。この時、他のＮＭＯ
Ｓセンシングｔｉ４ｍトランジスタＮ２〜Ｎｎは、それ
らのゲートに存在する直列抵抗ＲによってＮＭＯＳセン
シング制御トランジスタのターンオン時間が遅延される
。この結果、各センシング制御トランジスタＮ１〜Ｎｋ
　、　Ｎｋ　＋＋〜Ｎ　２　ｋｓ・・・・・・ＮＯのタ
ーンオンされる時点が抵抗Ｒによって遅延され、もって
、センスアンプのセンシング時間差による電流１ｓｓの
時開変化率ｄｉ／ｄｔの減少、即らビーク電流の減少を
もたらすことができる。しかしながら、センシング１Ｉ
ＩＩＩＩＩトランジスタのターンオン時間の遅延による
センスアンプのセンシング時間の遅延は、センシング回
路全体に対して生ずることはなく、遅延補償用抵抗Ｒｔ
により、所定の数のセンシング制御トランジスタから構
成されるセンシング制御トランジスタ群Ｎ＋−Ｎｋ１Ｎ
ｋ＋＋〜Ｎ２ｋ・・・・・・別に生ずる。

この遅延補償用抵抗Ｒ【は金属線自体の抵抗値で決定さ
れるが、これは数十オームに過ぎないため、センシング
時間に対する影響はほとんど無視することができるが、
上記センシング制御信号ＬＡの入力端に近接したセンシ
ング制御トランジスタ群と、それから離隔したセンシン
グ制御トランジスタ群との間には、抵抗Ｒｔによって若
干のセンシング遅延が発生し得る。しかしながら、この
ようなセンシング時間の差は、電流１８３の時間変化量
ｄｉ／ｄｔを減少させるので、ピーク電流の大きさを減
少させる。

他方、アクティブリストア（ＡＣｔｉＶｅ　　Ｒｅ５ｔ
。

ｒｅ）時にセンシング制御信号ＬＡがハイレベル状態か
らローレベル状態に遷移する時には、ＰＭＯＳセンシン
グ制御トランジスタＰ１がターンオンし、センシングノ
ードＳは電圧１／２ＶＯＣから電圧ｙｃｃに充電され、
他のＰＭＯＳセンシング制御トランジスタＰ２〜ｐｎも
それらのゲート抵抗Ｒによって順次遅延してターンオン
する。ここでも、上記と同様に、ＰＭＯＳセンシング制
御トランジスタ１１ｆＰｔ　〜Ｐｋ　１Ｐｋ　＋＋　〜
Ｐ２　ｋ　＝ｌニｉ！延補償用抵抗Ｒ【が設置されてい
るので、上記ＮＭＯＳセンシングＩＩＩＩｇトランジス
タ群における動作と同様に動作する。

第５図は上述した本発明の動作を概略的に図式化したタ
イミングチャートであって、■及び■′は、それぞれセ
ンシング１ｌｊｌｌｌトランジスタＮ１及びＮｎのゲー
ト電圧であり、■及び■−は、ぞれぞれセンスアンプＳ
Ａ＋及びＳＡｎのセンシングノードＳの電圧を示す。ま
た、■及び■′は、それぞれセンシング１ＩＩＩＩＩＩ
トランジスタＰ１及びｐｎのゲート電圧であり、■及び
■′は、それぞれセンスアンプＳＡ＋及びＳＡｎのセン
シングノードＳの電圧を示す。また■及び■′は、それ
ぞれセンスアンプＳＡ＋及び３ｎのビットラインＢＬの
電圧ＶＢＬであり、■及びＯ′は、それぞれセンスアン
プＳＡ＋及びＳＡｎの反対側のビットラインＢＬの電圧
Ｖ訂である。

第３図に示されている実１ｓ例の場合、センスアンプＳ
Ａ１〜ＳＡｎの各々にそれぞれのセンシングノードＳ１
〜３ｎ及びＳ１〜３ｎを独立的に設けたことにより、上
記センスアンプＳＡ＋〜ＳＡ０が動作する際、各センシ
ングノード８１〜３ｎ及びＳ＋−３ｎが、センシング１
ｉＩＩＩＩｌトランジスタ（Ｎ１−−Ｎｎ　、Ｐ＋　〜
ｐｎ　）のターンオンによって徐々にＶｃｃに充電され
、Ｖｓｓに放電されるので、ＩＩラインのピークＮ流１
ｃｃ及びｌｓｓが大きく減少する。

第２図に示されているセンスアンプ分割制御回路又は第
３図に示されているのセンスアンプ分割制御回路を、抵
抗を介したワードライン信号によって各々のセルを順次
的にターンオンさせるワードライン・ストラッピング（
ｓｔｒａｐｐｉｎｇ　）システムと協力させて使用する
と、ワードライン信号の遅延とセンスアンプの駆動信号
の遅延とが同時間でマツチングするので、各センスアン
プの動作マージンを常に一定に維持することができる。

従って、ワードライン信号とセンスアンプ駆動信号の時
開差によるビットライン信号電圧△ＶＢＬの減少を防止
することができる。

［発明の効果］ 以上のように、本発明によれば、第６図に図示したよう
に、センシングする際のピーク電流１ｓｓ２、ＩＣＣ２
が従来のピーク電流Ｉ　ＳＳ＋　　　Ｉ　ＯＣ＋　より
減少するので、第７図に図示したように、電源ラインの
電圧ＶｓｓＳＶｃｃにおける電圧雑音Ｖｓｓｎ２、ｖｃ
ｃｎ２が従来の電圧雑音Ｖｓｓｎ　＋　、Ｖ（ｊｃｎよ
り減少すると共に、ピットラインの信号電圧が増加して
センシング速度が向上する。

従って、本発明によれば、センシング回路の信頼性が向
上するという効果がもたらされる。

【図面の簡単な説明】

第１図は従来のセンスアンプ分割制御回路を示す回路図
、 第２図は本発明のセンスアンプ分割制御回路の一実施例
を示す回路図、 第３図は本発明の他の実施例を示す回路図、第４図は一
般的なセンスアンプの回路図、第５図は本発明の動作タ
イミングチャート、第６図はピーク電流波形図、並びに 第７図は雑音及びピットライン信号電圧の状態を示す図
である。 ＳＡ・・・センスアンプ Ｎ・・・ＮＭＯＳセンシング制御トランジスタＰ・・・
ＰＭＯＳセンシング制御トランジスタＲ・・・抵抗 Ｒｔ・・・遅延補償用抵抗 ＰＣ・・・１／２Ｖｃｃプリチャージ回路Ｆｌ（３，１ ＦＩＧ、４ ＦＩＧ、６ ［ｍＡ） ＢＬ ＦＩＧ、５ （Ｖ） ＶＣ（ｎ　Ｚ

Claims (1)

1. 【特許請求の範囲】 １、記憶装置のデータセンシング回路において一１／２
   Ｖｃｃプリチャージ回路（ＰＣ）へ共通に接続されてい
   る複数のセンスアンプ（ＳＡ＿１〜ＳＡ＿ｎ）の各々の
   １対のセンシングノード（■、Ｓ）のそれぞれがＮＭＯ
   Ｓセンシング制御トランジスタ（Ｎ＿１〜Ｎ＿ｎ）及び
   ＰＭＯＳセンシング制御トランジスタ（Ｐ＿１〜Ｐ＿ｎ
   ）を介して第１の電源（Ｖｓｓ）及び第２の電源（Ｖｃ
   ｃ）に接続されていると共に、各該センシング制御トラ
   ンジスタ（Ｎ＿１〜Ｎ＿ｎ、Ｐ＿１〜Ｐ＿ｎ）のゲート
   が抵抗Ｒを順次介してセンシング制御信号（■、ＬＡ）
   を印加されるように接続されており、もって各該センス
   アンプ（ＳＡ＿１〜ＳＡ＿ｎ）の動作時間が互いに相違
   させられていることを特徴とする記憶装置のセンスアン
   プ分割制御回路。 ２、所定の個数であるＫ個の前記センシング制御トラン
   ジスタを一単位とするセンシング制御トランジスタ群（
   Ｎ＿１〜Ｎ＿ｋ、Ｎ＿ｋ＿＋＿１〜Ｎ＿２ｋ、……、Ｐ
   ＿１〜Ｐ＿ｋ、Ｐ＿ｋ＿＋＿１〜Ｐ＿２ｋ……）毎に遅
   延補償用抵抗（Ｒｔ）が接続されている請求項１に記載
   の記憶装置のセンスアンプ分割制御回路。 ３、前記センスアンプ（ＳＡ＿１〜ＳＡ＿ｎ）内のＮＭ
   ＯＳセンスアンプ（ＮＡ）及びＰＭＯＳセンスアンプ（
   ＰＡ）のそれぞれのセンシングノード（■及びＳ）が、
   それぞれ独立のセンシングノード（■＿１〜■＿ｎ及び
   Ｓ＿１〜Ｓ＿ｎ）を有する請求項１に記載の記憶装置の
   センスアンプ分割制御回路。 ４、前記遅延補償用抵抗（Ｒｔ）が、薄いＡｌ金属線か
   らなる請求項２に記載の記憶装置のセンスアンプ分割制
   御回路。