JPH0468716B2 - - Google Patents
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- JPH0468716B2 JPH0468716B2 JP60222757A JP22275785A JPH0468716B2 JP H0468716 B2 JPH0468716 B2 JP H0468716B2 JP 60222757 A JP60222757 A JP 60222757A JP 22275785 A JP22275785 A JP 22275785A JP H0468716 B2 JPH0468716 B2 JP H0468716B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
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- G11C—STATIC STORES
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4099—Dummy cell treatment; Reference voltage generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
Description
【発明の詳細な説明】
〔概要〕
本発明は、半導体記憶装置に於いて、ビツト線
をリセツトするに際し、ビツト線とワード線が活
性化された際のメモリ・セル電圧上昇分或いは降
下分に相当する電圧（±α）分並びにセンス増幅
器が“Ｈ”（“ハイ”）及び“Ｌ”（“ロー”）を読み
分ける弁別電圧（1/2VCC）が加わつた電圧（1/2
VCC±α）を比較電圧として前記ビツト線に印加
することに依り、読み出し時にワード線を活性化
したことに起因してメモリ・セル電圧が上昇して
も、センス増幅器の弁別電圧を1/2VCCに保持で
きるようにしたものである。
をリセツトするに際し、ビツト線とワード線が活
性化された際のメモリ・セル電圧上昇分或いは降
下分に相当する電圧（±α）分並びにセンス増幅
器が“Ｈ”（“ハイ”）及び“Ｌ”（“ロー”）を読み
分ける弁別電圧（1/2VCC）が加わつた電圧（1/2
VCC±α）を比較電圧として前記ビツト線に印加
することに依り、読み出し時にワード線を活性化
したことに起因してメモリ・セル電圧が上昇して
も、センス増幅器の弁別電圧を1/2VCCに保持で
きるようにしたものである。
本発明は、センス増幅器の弁別電圧が適正に維
持され、しかも、構成が簡単化されるようにした
半導体記憶装置に関する。
持され、しかも、構成が簡単化されるようにした
半導体記憶装置に関する。
第４図は従来の半導体記憶装置を表す要部回路
図である。
図である。
図において、BL及びはビツト線、WLはリ
アル・ワード線、DWLはダミー・ワード線、QS
はリアル・メモリ・セルを構成するゲート・トラ
ンジスタ、CSはリアル・メモリ・セルを構成す
るメモリ・キヤパシタ、PCはメモリ・キヤパシ
タのセル・プレート、QDはダミー・トランジス
タ、SAはセンス増幅器、Ｑ１乃至Ｑ３はセンス
増幅器を構成するトランジスタ、CCはメモリ・
セル内のノードとワード線WL間をカツプリング
する寄生容量、CBはビツト線BLに於ける寄生容
量をそれぞれ示している。
アル・ワード線、DWLはダミー・ワード線、QS
はリアル・メモリ・セルを構成するゲート・トラ
ンジスタ、CSはリアル・メモリ・セルを構成す
るメモリ・キヤパシタ、PCはメモリ・キヤパシ
タのセル・プレート、QDはダミー・トランジス
タ、SAはセンス増幅器、Ｑ１乃至Ｑ３はセンス
増幅器を構成するトランジスタ、CCはメモリ・
セル内のノードとワード線WL間をカツプリング
する寄生容量、CBはビツト線BLに於ける寄生容
量をそれぞれ示している。
このような従来の半導体記憶装置に於いては、
リアル・メモリ・セルの信号電荷に依るビツト線
BLの電位を他方のビツト線の電位を基準の比
較電圧としてセンス増幅器で差動増幅するが、各
ビツト線対をメモリ・セルに於ける“１”または
“０”電位の中間である1/2VCCにプリ・チヤージ
しておけば、基準電圧発生用の特別ダミー・セル
は不要になる。然しながら、リアル・メモリ・セ
ルの情報を読み出そうとするワード線WLを立ち
上げると、寄生容量CCに依るカツプリングの影
響でリアル・メモリ・セル内の電圧（メモリ・セ
ル電圧）VCLが上昇する。
リアル・メモリ・セルの信号電荷に依るビツト線
BLの電位を他方のビツト線の電位を基準の比
較電圧としてセンス増幅器で差動増幅するが、各
ビツト線対をメモリ・セルに於ける“１”または
“０”電位の中間である1/2VCCにプリ・チヤージ
しておけば、基準電圧発生用の特別ダミー・セル
は不要になる。然しながら、リアル・メモリ・セ
ルの情報を読み出そうとするワード線WLを立ち
上げると、寄生容量CCに依るカツプリングの影
響でリアル・メモリ・セル内の電圧（メモリ・セ
ル電圧）VCLが上昇する。
このようなメモリ・セル電圧VCLが上昇する
一方、センス増幅器SAが“Ｈ”及び“Ｌ”を読
み分ける為の基準となるべき比較電圧が1/2Vcc
一定であるとした場合、メモリ・セル電圧VCL
の“１”、“０”判別の境界である弁別電圧が見掛
け上低下してしまう。
一方、センス増幅器SAが“Ｈ”及び“Ｌ”を読
み分ける為の基準となるべき比較電圧が1/2Vcc
一定であるとした場合、メモリ・セル電圧VCL
の“１”、“０”判別の境界である弁別電圧が見掛
け上低下してしまう。
即ち、メモリ・セルの“１”及び“０”書き込
み電位の差（通常はVCC）の丁度中間のレベルで
ある1/2Vccを弁別電圧とし、センス増幅器がそ
れぞれより高レベルのメモリ・セル電圧を“Ｈ”、
低レベルのそれを“Ｌ”として読み分けるように
設定すると最大の動作マージンが得られるのに対
し、メモリ・セル電圧VCLが上昇してしまうと、
相対的に弁別電圧は中間レベルより低下してしま
つて動作マージンが減少する。
み電位の差（通常はVCC）の丁度中間のレベルで
ある1/2Vccを弁別電圧とし、センス増幅器がそ
れぞれより高レベルのメモリ・セル電圧を“Ｈ”、
低レベルのそれを“Ｌ”として読み分けるように
設定すると最大の動作マージンが得られるのに対
し、メモリ・セル電圧VCLが上昇してしまうと、
相対的に弁別電圧は中間レベルより低下してしま
つて動作マージンが減少する。
このような問題を回避する為、リアル・メモ
リ・セルが接続されているビツト線BLにダミ
ー・セルQDを接続し、そのビツト線BLの電位を
押し下げる状態にすることが行われている。
リ・セルが接続されているビツト線BLにダミ
ー・セルQDを接続し、そのビツト線BLの電位を
押し下げる状態にすることが行われている。
前記ダミー・トランジスタQDを用いてビツト
線BLの電位を降下させる形式の半導体記憶装置
では、全体のダミー・トランジスタQDの数は相
当なものとなる。
線BLの電位を降下させる形式の半導体記憶装置
では、全体のダミー・トランジスタQDの数は相
当なものとなる。
従つて、このダミー・トランジスタQDを用い
ずに済めば、半導体記憶装置の面積をかなり低減
させ得るであろうことは明らかである。
ずに済めば、半導体記憶装置の面積をかなり低減
させ得るであろうことは明らかである。
本発明は、前記ダミー・トランジスタQDを用
いることなく、比較電圧であるビツト線BLの電
位を高め（或いは低め）ることに依り、読み出し
時にセンス増幅器SAの弁別電圧を適正に維持で
きるようにした半導体記憶装置を提供する。
いることなく、比較電圧であるビツト線BLの電
位を高め（或いは低め）ることに依り、読み出し
時にセンス増幅器SAの弁別電圧を適正に維持で
きるようにした半導体記憶装置を提供する。
半導体記憶装置に於ける読み出し時に於いて、
ビツト線に現れる信号量ΔVについて考察して見
よう。
ビツト線に現れる信号量ΔVについて考察して見
よう。
(1) カツプリング寄生容量CCがない場合
ここで、
メモリ・キヤパシタの容量：CS
ビツト線容量：CB
メモリ・セツト電圧：VCL
ビツト線プリ・チヤージ電圧：VB＝1/2VCC
セル・プレート電圧：VPC＝1/2VCC
弁別電圧：VDS
とする。
さて、信号量ΔVは、メモリ・セル読み出し
前後のチヤージ量の保存則より、 （VCL−VPC）CS＋VB・CB ＝（VB＋ΔV）CB＋（VB＋ΔV−VPC）CS であり、これに、 VB＝VPC＝1/2VCC を代入して整理すると ΔV＝VCL−1/2VCC／（CB／CS）＋１ となる。
前後のチヤージ量の保存則より、 （VCL−VPC）CS＋VB・CB ＝（VB＋ΔV）CB＋（VB＋ΔV−VPC）CS であり、これに、 VB＝VPC＝1/2VCC を代入して整理すると ΔV＝VCL−1/2VCC／（CB／CS）＋１ となる。
前記式は、第５図に見られるように、横軸に
VCLを、また、縦軸にΔVをそれぞれ採ると、 傾きｍ＝１／（CB／CS）＋１ ｙ切片ΔV（VCL＝０） ＝−1/2VCC／（CB／CS）＋１ ｘ切片VDS＝VCL（ΔV＝０）＝1/2VCC の直線となる。
VCLを、また、縦軸にΔVをそれぞれ採ると、 傾きｍ＝１／（CB／CS）＋１ ｙ切片ΔV（VCL＝０） ＝−1/2VCC／（CB／CS）＋１ ｘ切片VDS＝VCL（ΔV＝０）＝1/2VCC の直線となる。
(2) カツプリング寄生容量CCがある場合
この場合、前記したように、ワード線WLが
立ち上がることで、メモリ・セル電圧VCLが
上昇する。
立ち上がることで、メモリ・セル電圧VCLが
上昇する。
今、ワード線WLが０〔Ｖ〕からVWLになつ
たとした場合、前記上昇分は、 VCLの上昇分＝（CC／CS）VWL となる。従つて、カツプリング寄生容量CCが
存在し、且つ、メモリ・セル電圧VCLが上昇
した場合のビツト線BLに現れる信号量ΔVは、
VCLがVCL＋（CC／CS）VWLとなるので、 ΔV＝VCL＋（CC／CS）VWL−1/2Vcc／（CB／CS）＋１ となり、結局、第６図に見られるように、横軸
にVCLを、また、縦軸にΔVをそれぞれ採る
と、 ΔV＝（VCL＝０） ＝（CC／CS）VWL−1/2Vcc／（CB／CS）＋１ VDS＝1/2Vcc−（CC／CS）VWL であり、また、傾きｍは同じてあるから、第５
図に示した直線、即ち、第６図に見られる直線
Ｌを単純に平行移動した直線L′が前記式に合致
する直線になる。
たとした場合、前記上昇分は、 VCLの上昇分＝（CC／CS）VWL となる。従つて、カツプリング寄生容量CCが
存在し、且つ、メモリ・セル電圧VCLが上昇
した場合のビツト線BLに現れる信号量ΔVは、
VCLがVCL＋（CC／CS）VWLとなるので、 ΔV＝VCL＋（CC／CS）VWL−1/2Vcc／（CB／CS）＋１ となり、結局、第６図に見られるように、横軸
にVCLを、また、縦軸にΔVをそれぞれ採る
と、 ΔV＝（VCL＝０） ＝（CC／CS）VWL−1/2Vcc／（CB／CS）＋１ VDS＝1/2Vcc−（CC／CS）VWL であり、また、傾きｍは同じてあるから、第５
図に示した直線、即ち、第６図に見られる直線
Ｌを単純に平行移動した直線L′が前記式に合致
する直線になる。
このようなことから、ビツト線のプリ・チヤ
ージ電圧VB（これがセンス増幅器動作時の比
較電圧になる）を VCC＋（CC／CS）VWL 即ち、メモリ・セル電圧VCLの上昇分だけ
高くしてやれば、弁別電圧VDSは1/2Vccを維
持することができる。
ージ電圧VB（これがセンス増幅器動作時の比
較電圧になる）を VCC＋（CC／CS）VWL 即ち、メモリ・セル電圧VCLの上昇分だけ
高くしてやれば、弁別電圧VDSは1/2Vccを維
持することができる。
本発明に依る半導体記憶装置に於いては、活性
化されたワード線に接続されたメモリ・セルから
一方のビツト線への信号電圧と該一方のビツト線
と対をなす他方のビツト線に於ける弁別電圧とを
比較するセンス増幅で情報の読み出しを行う構成
を有し、前記ワード線の活性化時に前記他のビツ
ト線に適正な前記弁別電圧が得られるように、前
記ワード線と前記メモリ・セルを構成するメモ
リ・キヤパシタとの間のカツプリング寄生容量に
起因する電圧変動分だけ、プリ・チヤージ電圧を
前記弁別電圧からずらせた値にして前記ワード線
の活性化前に予め前記ビツト線対をプリ・チヤー
ジする回路を具備した構成を採つている。
化されたワード線に接続されたメモリ・セルから
一方のビツト線への信号電圧と該一方のビツト線
と対をなす他方のビツト線に於ける弁別電圧とを
比較するセンス増幅で情報の読み出しを行う構成
を有し、前記ワード線の活性化時に前記他のビツ
ト線に適正な前記弁別電圧が得られるように、前
記ワード線と前記メモリ・セルを構成するメモ
リ・キヤパシタとの間のカツプリング寄生容量に
起因する電圧変動分だけ、プリ・チヤージ電圧を
前記弁別電圧からずらせた値にして前記ワード線
の活性化前に予め前記ビツト線対をプリ・チヤー
ジする回路を具備した構成を採つている。
前記構成したことに依り、メモリ・セル情報を
読み出すに際し、ワード線を活性化したことに依
りメモリ・セル電圧が上昇或いは降下したとして
も、センス増幅器に於ける弁別電圧は1/2VCCを
適正に維持することができ、しかも、このような
動作が可能であるに拘わらず、ダミー・トランジ
スタは不要であるから所要面積は著しく低減さ
れ、そして、ビツト線自体に於ける電位は上昇或
いは降下するから、センス増幅器に於ける“Ｌ”
側ビツトのデイス・チヤージは速くなる。
読み出すに際し、ワード線を活性化したことに依
りメモリ・セル電圧が上昇或いは降下したとして
も、センス増幅器に於ける弁別電圧は1/2VCCを
適正に維持することができ、しかも、このような
動作が可能であるに拘わらず、ダミー・トランジ
スタは不要であるから所要面積は著しく低減さ
れ、そして、ビツト線自体に於ける電位は上昇或
いは降下するから、センス増幅器に於ける“Ｌ”
側ビツトのデイス・チヤージは速くなる。
第１図は本発明一実施例を説明する為の要部回
路図を表し、第４図乃至第６図に於いて用いた記
号と同記号は同部分を示すか或いは同じ意味を持
つものとする。
路図を表し、第４図乃至第６図に於いて用いた記
号と同記号は同部分を示すか或いは同じ意味を持
つものとする。
図に於いて、Ｑ４乃至Ｑ７はトランジスタ、
CPSはキヤパシタ、Ｒ１及びＲ２は抵抗、BC２
はビツト線BL及びをシヤントさせる為のクロ
ツク信号、φAはアクテイブ・クロツク信号をそ
れぞれ示している。
CPSはキヤパシタ、Ｒ１及びＲ２は抵抗、BC２
はビツト線BL及びをシヤントさせる為のクロ
ツク信号、φAはアクテイブ・クロツク信号をそ
れぞれ示している。
一般に、ビツト線BL及びはアクテイブ中に
一方は“Ｈ”即ちVCCに、他方は“Ｌ”即ち０
〔Ｖ〕になつているので、リセツト時にシヤント
しただけでは、そのレベル1/2VCCにしかならな
い。
一方は“Ｈ”即ちVCCに、他方は“Ｌ”即ち０
〔Ｖ〕になつているので、リセツト時にシヤント
しただけでは、そのレベル1/2VCCにしかならな
い。
第１図の回路では、1/2VCC＋α、即ち1/2VCC
＋（CC／CS）VWLの電圧が印加されるようにな
つている。尚、（±α）はワード線の立ち上がり
電圧（電源電圧に依存）に依つて若干の相違を生
じるが、具体的な値を例示すると約0.2〜0.4〔Ｖ〕
程度になる。
＋（CC／CS）VWLの電圧が印加されるようにな
つている。尚、（±α）はワード線の立ち上がり
電圧（電源電圧に依存）に依つて若干の相違を生
じるが、具体的な値を例示すると約0.2〜0.4〔Ｖ〕
程度になる。
さて、この場合（＋α）分の電圧をセル・プレ
ート電圧VPCを供給する電源から得ることがで
きれば良いが、図から判るように、セル・プレー
ト電圧VPCは抵抗Ｒ１及びＲ２を用いた、所謂、
抵抗分割で発生させていて、しかも、高インピー
ダンスであるので、前記（＋α）分のチヤージを
所定時間中（たとえば10〔ns〕以内）に全てまか
なうことは無理である。
ート電圧VPCを供給する電源から得ることがで
きれば良いが、図から判るように、セル・プレー
ト電圧VPCは抵抗Ｒ１及びＲ２を用いた、所謂、
抵抗分割で発生させていて、しかも、高インピー
ダンスであるので、前記（＋α）分のチヤージを
所定時間中（たとえば10〔ns〕以内）に全てまか
なうことは無理である。
そこで、図示のように、キヤパシタCPSを設置
し、このキヤパシタCPSをアクテイブ時間中に
VCCまでチヤージ・アツプしておき、リセツト時
に、そのチヤージをビツト線BL及びに放出し
て電位を所定時間内に上昇させるようにしてい
る。
し、このキヤパシタCPSをアクテイブ時間中に
VCCまでチヤージ・アツプしておき、リセツト時
に、そのチヤージをビツト線BL及びに放出し
て電位を所定時間内に上昇させるようにしてい
る。
その上昇させる電位は、キヤパシタCPSの容量
に依つて調節すれば良く、また、キヤパシタCPS
は、当然のことながら、MOSキヤパシタであつ
て、全ビツト線分を纒めて形成することができ、
その占有面積は、第４図に関して説明したダミ
ー・セルに比較して遥かに少なく、また、製造上
の問題も少ない。
に依つて調節すれば良く、また、キヤパシタCPS
は、当然のことながら、MOSキヤパシタであつ
て、全ビツト線分を纒めて形成することができ、
その占有面積は、第４図に関して説明したダミ
ー・セルに比較して遥かに少なく、また、製造上
の問題も少ない。
第２図は第１図に見られる本発明一実施例の動
作を説明する為のタイミング・チヤートを表し、
第１図に於いて用いた記号と同記号は同部分を示
すか或いは同じ意味を持つものとする。
作を説明する為のタイミング・チヤートを表し、
第１図に於いて用いた記号と同記号は同部分を示
すか或いは同じ意味を持つものとする。
図に於いて、SAはセンス増幅器が活性化され
るタイミング、APはアクテイブ・プル・アツプ
のタイミングをそれぞれ示している。
るタイミング、APはアクテイブ・プル・アツプ
のタイミングをそれぞれ示している。
図から明らかなように、アクテイブ・クロツク
信号φAは、アクテイブ時間に入つて立ち上がつ
てキヤパシタCPSをVCCにチヤージ・アツプし、
リセツト時間に立ち下がるようになつている。
信号φAは、アクテイブ時間に入つて立ち上がつ
てキヤパシタCPSをVCCにチヤージ・アツプし、
リセツト時間に立ち下がるようになつている。
アクテイブ・クロツク信号φAが立ち下がつた
後、ビツト線をシヤントする為のクロツク信号
BC２を立ち上げ、ビツト線BL及び、キヤパ
シタCPSの三者間をシヤントし、ビツト線レベル
を1/2VCC＋αにリセツトする。
後、ビツト線をシヤントする為のクロツク信号
BC２を立ち上げ、ビツト線BL及び、キヤパ
シタCPSの三者間をシヤントし、ビツト線レベル
を1/2VCC＋αにリセツトする。
第１図に見られる抵抗Ｒ１及びＲ２の接続点に
於けるセル・プレート電圧VPCは、リセツト時
間が長くなつた場合、抵抗分割での値でビツト線
BL及びが決まる。
於けるセル・プレート電圧VPCは、リセツト時
間が長くなつた場合、抵抗分割での値でビツト線
BL及びが決まる。
ビツト線BL及びの電位は1/2VCCにになくて
はないらないので、抵抗分割に依る電位も、その
値であるVPC＝1/2VCC＋αとしている。
はないらないので、抵抗分割に依る電位も、その
値であるVPC＝1/2VCC＋αとしている。
第３図は他の実施例を説明する為の要部回路図
を表し、第１図に於いて用いた記号と同記号は同
部分を示すか或いは同じ意味を持つものとする。
を表し、第１図に於いて用いた記号と同記号は同
部分を示すか或いは同じ意味を持つものとする。
図に於いて、Ｑ８はトランジスタ、φRはリセ
ツト用クロツク信号をそれぞれ示している。
ツト用クロツク信号をそれぞれ示している。
第１図に関して説明した実施例では、ワード線
WLとメモリ・セルに於けるノードとのカツプリ
ングに依つて低下した弁別電圧を補正する為に比
較電圧を予め高めに設定する場合について説明し
たが、反対に、弁別電圧が上昇してしまうのを補
正することが必要となることもある。そのような
場合には、第３図に見られるように、前記アクテ
イブ・クロツク信号φAと略同相信号であるキヤ
パシタCPSのチヤージ・リセツト信号φRが入力
されることに依つて導通してキヤパシタCPSの電
荷をアクテイブ時間中に放出するトランジスタＱ
８を設け、ビツト線BL及びからキヤパシタ
CPSにチヤージを取り出して比較電圧を降下させ
れば良い。尚、トランジスタＱ８は作動させる場
合、トランジスタＱ４はカツト・オフしてあるこ
とは云うまでもない。また、キヤパシタCPSに於
ける一方の電極板をメモリ・キヤパシタのセル・
プレートと共用すれば薄膜化することが可能とな
る。
WLとメモリ・セルに於けるノードとのカツプリ
ングに依つて低下した弁別電圧を補正する為に比
較電圧を予め高めに設定する場合について説明し
たが、反対に、弁別電圧が上昇してしまうのを補
正することが必要となることもある。そのような
場合には、第３図に見られるように、前記アクテ
イブ・クロツク信号φAと略同相信号であるキヤ
パシタCPSのチヤージ・リセツト信号φRが入力
されることに依つて導通してキヤパシタCPSの電
荷をアクテイブ時間中に放出するトランジスタＱ
８を設け、ビツト線BL及びからキヤパシタ
CPSにチヤージを取り出して比較電圧を降下させ
れば良い。尚、トランジスタＱ８は作動させる場
合、トランジスタＱ４はカツト・オフしてあるこ
とは云うまでもない。また、キヤパシタCPSに於
ける一方の電極板をメモリ・キヤパシタのセル・
プレートと共用すれば薄膜化することが可能とな
る。
第３図に見られるリセツト用クロツク信号φR
はキヤパシタCPSのチヤージをリセツトする旨の
役割を果たすものであり、タイミングは第２図に
見られるアクテイブ・クロツク信号φAと同じア
クテイブ時間に立ち上がり且つリセツト時間に立
ち下がるようになつている。尚、その際、アクテ
イブ・クロツク信号φAはロー・レベルであつて、
トランジスタＱ８はカツト・オフである。
はキヤパシタCPSのチヤージをリセツトする旨の
役割を果たすものであり、タイミングは第２図に
見られるアクテイブ・クロツク信号φAと同じア
クテイブ時間に立ち上がり且つリセツト時間に立
ち下がるようになつている。尚、その際、アクテ
イブ・クロツク信号φAはロー・レベルであつて、
トランジスタＱ８はカツト・オフである。
前記説明した二つの実施例に於いては、何れの
実施例も、ビツト線のプリ・チヤージ電圧源をセ
ル・プレート電圧VPCから得ているが、両者は
別個にして良いことは勿論であり、また、セル・
プレート電圧VPCはキヤパシタ誘導体への最大
印加電界低減の為、1/2VCC程度に設定すること
が好ましいが、特にこれに制限される必要はな
い。
実施例も、ビツト線のプリ・チヤージ電圧源をセ
ル・プレート電圧VPCから得ているが、両者は
別個にして良いことは勿論であり、また、セル・
プレート電圧VPCはキヤパシタ誘導体への最大
印加電界低減の為、1/2VCC程度に設定すること
が好ましいが、特にこれに制限される必要はな
い。
本発明に依る半導体記憶装置に於いては、活性
化されたワード線に接続されたメモリ・セルから
一方のビツト線への信号電圧と該一方のビツト線
と対をなす他方のビツト線に於ける弁別電圧とを
比較するセンス増幅で情報の読み出しを行う構成
を有し、前記ワード線の活性化時に前記他のビツ
ト線に適正な前記弁別電圧が得られるように、前
記ワード線と前記メモリ・セルを構成するメモ
リ・キヤパシタとを間のカツプリング寄生容量に
起因する電圧変動分だけ、プリ・チヤージ電圧を
前記弁別電圧からずらせた値にして前記ワード線
の活性化前に予め前記ビツト線対をプリ・チヤー
ジする回路を具備した構成を採つている。
化されたワード線に接続されたメモリ・セルから
一方のビツト線への信号電圧と該一方のビツト線
と対をなす他方のビツト線に於ける弁別電圧とを
比較するセンス増幅で情報の読み出しを行う構成
を有し、前記ワード線の活性化時に前記他のビツ
ト線に適正な前記弁別電圧が得られるように、前
記ワード線と前記メモリ・セルを構成するメモ
リ・キヤパシタとを間のカツプリング寄生容量に
起因する電圧変動分だけ、プリ・チヤージ電圧を
前記弁別電圧からずらせた値にして前記ワード線
の活性化前に予め前記ビツト線対をプリ・チヤー
ジする回路を具備した構成を採つている。
従つて、メモリ・セル情報の読み出し時にワー
ド線を立ち上げることに依りメモリ・セル電圧が
上昇或いは降下したとしても、センス増幅器に於
ける弁別電圧は1/2VCCを適正に維持することが
可能であり、しかも、このような動作をさせるに
ついてダミー・トランジスタは不要であるから、
全体の占有面積は著しく低減され、また、ビツト
線自体の電位は上昇或いは降下するので、センス
増幅器に於ける“Ｌ”側ビツト線のチヤージ放出
は高速化される。
ド線を立ち上げることに依りメモリ・セル電圧が
上昇或いは降下したとしても、センス増幅器に於
ける弁別電圧は1/2VCCを適正に維持することが
可能であり、しかも、このような動作をさせるに
ついてダミー・トランジスタは不要であるから、
全体の占有面積は著しく低減され、また、ビツト
線自体の電位は上昇或いは降下するので、センス
増幅器に於ける“Ｌ”側ビツト線のチヤージ放出
は高速化される。
第１図は本発明一実施例の要部回路図、第２図
は第１図に見られる実施例の動作を説明する為の
タイミング・チヤート、第３図は本発明に於ける
他の実施例の要部回路図、第４図は従来例の要部
回路図、第５図及び第６図はメモリ・セル電圧
VCL対信号量ΔVの関係を説明する為の線図をそ
れぞれ表している。 図に於いて、Ｑ４乃至Ｑ８はトランジスタ、
CPSはキヤパシタ、Ｒ１及びＲ２は抵抗、BC２
はビツト線BL及びをシヤントさせる為のクロ
ツク信号、φAはアクテイブ・クロツク信号、φR
はリセツト信号をそれぞれ示している。
は第１図に見られる実施例の動作を説明する為の
タイミング・チヤート、第３図は本発明に於ける
他の実施例の要部回路図、第４図は従来例の要部
回路図、第５図及び第６図はメモリ・セル電圧
VCL対信号量ΔVの関係を説明する為の線図をそ
れぞれ表している。 図に於いて、Ｑ４乃至Ｑ８はトランジスタ、
CPSはキヤパシタ、Ｒ１及びＲ２は抵抗、BC２
はビツト線BL及びをシヤントさせる為のクロ
ツク信号、φAはアクテイブ・クロツク信号、φR
はリセツト信号をそれぞれ示している。
Claims (1)
- 【特許請求の範囲】 １ 活性化されたワード線に接続されたメモリ・
セルから一方のビツト線への信号電圧と該一方の
ビツト線と対をなす他方のビツト線に於ける弁別
電圧とを比較するセンス増幅で情報の読み出しを
行う構成を有し、 前記ワード線の活性化時に前記他のビツト線に
適正な前記弁別電圧が得られるように、前記ワー
ド線と前記メモリ・セルを構成するメモリ・キヤ
パシタとの間のカツプリング寄生容量に起因する
電圧変動分だけ、プリ・チヤージ電圧を前記弁別
電圧からずらせた値にして前記ワード線の活性化
前に予め前記ビツト線対をプリ・チヤージする回
路を具備してなること を特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60222757A JPS6282597A (ja) | 1985-10-08 | 1985-10-08 | 半導体記憶装置 |
| EP86401901A EP0223621B1 (en) | 1985-10-08 | 1986-08-29 | Semiconductor memory device having a circuit for compensating for discriminating voltage variations of a memory cell |
| DE8686401901T DE3687037T2 (de) | 1985-10-08 | 1986-08-29 | Halbleiterspeicheranordnung mit einer schaltung um diskriminierspannungsveraenderungen einer speicherzelle zu kompensieren. |
| US06/901,680 US4716549A (en) | 1985-10-08 | 1986-08-29 | Semiconductor memory device having a circuit for compensating for discriminating voltage of memory cells |
| KR8607289A KR900002667B1 (en) | 1985-10-08 | 1986-09-01 | The semiconductor memory device having complementary perceiving voltage in memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60222757A JPS6282597A (ja) | 1985-10-08 | 1985-10-08 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6282597A JPS6282597A (ja) | 1987-04-16 |
| JPH0468716B2 true JPH0468716B2 (ja) | 1992-11-04 |
Family
ID=16787430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60222757A Granted JPS6282597A (ja) | 1985-10-08 | 1985-10-08 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4716549A (ja) |
| EP (1) | EP0223621B1 (ja) |
| JP (1) | JPS6282597A (ja) |
| KR (1) | KR900002667B1 (ja) |
| DE (1) | DE3687037T2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63308792A (ja) * | 1987-06-10 | 1988-12-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH01171194A (ja) * | 1987-12-25 | 1989-07-06 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| US5687109A (en) * | 1988-05-31 | 1997-11-11 | Micron Technology, Inc. | Integrated circuit module having on-chip surge capacitors |
| KR930000899B1 (ko) * | 1990-02-24 | 1993-02-11 | 현대전자산업 주식회사 | 다이나믹 램(dram)의 비트선 센스 증폭기의 균형 실현장치 |
| US5135889A (en) * | 1991-12-09 | 1992-08-04 | Micron Technology, Inc. | Method for forming a shielding structure for decoupling signal traces in a semiconductor |
| DE59407879D1 (de) * | 1994-01-12 | 1999-04-08 | Siemens Ag | Integrierte Halbleiterspeicherschaltung und Verfahren zu ihrem Betrieb |
| JP2748873B2 (ja) * | 1995-01-04 | 1998-05-13 | 日本電気株式会社 | 強誘電体メモリ装置およびその動作制御方法 |
| US5608668A (en) * | 1995-12-22 | 1997-03-04 | Micron Technology, Inc. | Dram wtih open digit lines and array edge reference sensing |
| US10541031B2 (en) | 2018-06-15 | 2020-01-21 | Sandisk Technologies Llc | Single pulse SLC programming scheme |
| US10825513B2 (en) | 2018-06-26 | 2020-11-03 | Sandisk Technologies Llc | Parasitic noise control during sense operations |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5350944A (en) * | 1976-10-20 | 1978-05-09 | Siemens Ag | Mos semiconductor memory |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3909631A (en) * | 1973-08-02 | 1975-09-30 | Texas Instruments Inc | Pre-charge voltage generating system |
| US3946368A (en) * | 1974-12-27 | 1976-03-23 | Intel Corporation | System for compensating voltage for a CCD sensing circuit |
| JPS52152129A (en) * | 1976-06-14 | 1977-12-17 | Nippon Telegr & Teleph Corp <Ntt> | Memory signal detection-amplification unit |
| JPS5939833B2 (ja) * | 1977-05-24 | 1984-09-26 | 日本電気株式会社 | センス増幅器 |
| JPS6044752B2 (ja) * | 1978-04-24 | 1985-10-05 | 日本電気株式会社 | ダイナミツクメモリ |
| JPS58100294A (ja) * | 1981-12-11 | 1983-06-14 | Toshiba Corp | 差動形センス回路 |
| DE3687005T2 (de) * | 1985-01-30 | 1993-03-25 | Nec Corp | Dynamischer speicher mit einer anordnung fuer bitzeilenvorladung. |
-
1985
- 1985-10-08 JP JP60222757A patent/JPS6282597A/ja active Granted
-
1986
- 1986-08-29 US US06/901,680 patent/US4716549A/en not_active Expired - Fee Related
- 1986-08-29 DE DE8686401901T patent/DE3687037T2/de not_active Expired - Fee Related
- 1986-08-29 EP EP86401901A patent/EP0223621B1/en not_active Expired - Lifetime
- 1986-09-01 KR KR8607289A patent/KR900002667B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5350944A (en) * | 1976-10-20 | 1978-05-09 | Siemens Ag | Mos semiconductor memory |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0223621A3 (en) | 1990-01-31 |
| JPS6282597A (ja) | 1987-04-16 |
| DE3687037D1 (de) | 1992-12-03 |
| EP0223621A2 (en) | 1987-05-27 |
| DE3687037T2 (de) | 1993-03-11 |
| KR900002667B1 (en) | 1990-04-21 |
| US4716549A (en) | 1987-12-29 |
| EP0223621B1 (en) | 1992-10-28 |
| KR870004447A (ko) | 1987-05-09 |
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