JP2690506B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体記憶装置に関し、特にメモリセル対
極プレートを持つ、ダミーワード方式のダイナミック型
半導体記憶装置に関する。

〔従来の技術〕

従来この種の半導体記憶装置は、第５図に示すような
構成のメモリセルと、センスアンプ回路を有している。

第５図では説明を簡単にするために、ワード線、ダミ
ーワード線は１本ずつ、メモリセルは１つだけとしてい
る。

従来回路の構成を、図を参照して説明する。

第５図においてQ1,Q2,Q3およびQ13は、ＰチャンネルM
OSトランジスタ、Q4,Q5,Q6,Q7,Q8,Q9,Q10,Q11,Q12およ
びQ14は、ＮチャンネルMOSトランジスタである。

WLはワード線、DWLはダミーワード線で、D,はディ
ジット線である。

φ1,φ２はセンスアンプ回路の活性化信号、φ３はプ
リチャージ信号、φ４はダミーワード線選択信号、φ５
はプリチャージ電位を安定させるための定電位線であ
る。

トランジスタQ2,Q3,Q4,Q5は、微小差信号を増幅する
ためのフリップフロップ回路を構成している。

Q2,Q3およびQ4,Q5のソースは、各々同一節点に接続さ
れている。

Q2,Q4のゲートは共通接続され、Q3,Q5のドレインと同
一節点N2に接続されている。

Q3,Q5のゲートは共通接続され、Q2,Q4のドレインと同
一節点N1に接続されている。

Q1,Q6はQ2,Q3,Q4,Q5で構成されるフリップフロップ回
路の活性化用トランジスタである。

Q1のソースは電源に接続され、ドレインはQ2,Q3のソ
ースに接続されていて、ゲートにはセンスアンプ活性化
信号φ１が印加されている。

Q7のソースおよびドレインは、各々N1,Dに接続されて
いて、ゲートは電源電位に接続されている。

Q8のソースおよびドレインは、各々N2,に接続され
ていて、ゲートは電源に接続されている。

トランジスタQ9とキャパシタCSは、メモリセルを形成
している。

Q9のドレインはディジット線Ｄに接続されていて、ゲ
ートはワード線WLに接続されている。

Q9のソースにはキャパシタCSが接続されていて、CSの
他方は電極は定電位線φ５に接続されている。

Q10,Q11,Q12は、ディジット線プリチャージ用トラン
ジスタで、Q10,Q11のドレインは、各々ディジット線Ｄ
あるいはに接続されていて、ソースは定電位線φ５に
接続されている。

Q12のソースはディジット線Ｄに接続され、ドレイン
に接続されている。

トランジスタQ10,Q11,Q12のゲートは、共通接続され
ていて、プリチャージ信号φ３が印加されている。

トランジスタQ13,Q14は、ダミーワード線DWLの駆動用
で、インバータを形成している。

Q13のソースは電源に接続されていて、Q14のソースは
接地されている。

Q13,Q14のドレンインは同一節点で、ダミーワード線D
WLに接続されている。

Q13,Q14のゲートは共通接続されていて、ダミーワー
ド線選択信号φ４が印加されている。

次に、第５図の動作を説明する。

第６図は、第５図の動作の概略を示すタイミング図で
ある。

初めに、第５図が示すセンスアンプ回路が非活性状態
にあるとき、φ１は高電位、φ２は低電位である。

またφ３は高電位で、Q10,Q11,Q12がオン状態である
ので、ディジット線D,、および定電位線φ５は導通し
ており、その電位はおおむね（VCC−VT）/2となってい
る。

ワード線WLは接地電位である。また、φ４が接地電位
であるから、ダミーワード線DWLは電源電位になってい
る。

次に、センスアンプ回路が活性化されると、φ３が低
電位になった後にφ４が高電位になり、ダミーワード線
DWLが電源電位から接地電位に変化することで、ディジ
ット線に電圧降下ΔＶが生じる。

第７図中の１で示される電位が、（VCC−VT）/2から
ΔＶだけ降下したディジット線の電位VRを図で示したも
のであり、キャパシタCSに電荷が蓄積されているか否か
を判別するための基準電位であるところの、リファレン
スレベルとなる。

ダミーワード線DWLが、電源電位から接地電位に変化
するのとほぼ同時に、ワード線WLが電源電位に上がる
と、トランジスタQ9がオン状態となり、キャパシタCSは
ディジット線Ｄと導通し、キャパシタCSに蓄積されてい
る電荷とディジット線Ｄのプリチャージ電荷とが相方へ
再配分されて、ディジット線Ｄの電位が変動する。

ディジット線Ｄおよびは、それぞれQ7,Q8を介し
て、節点N1およびN2と導通状態にあるため、節点N1,N2
もディジット線Ｄおよびと同電位となる。

次に、φ1,φ２が各々接地電位および電源電位に変化
すると、Q1およびQ2がオン状態となり、Q2,Q3,Q4,Q5で
構成されるフリップフロップが活性化し、節点N1と節点
N2の間の差電位を増幅する。

このとき、初めに節点N1が節点N2に対して高電位であ
れば、節点N1は電源電位となり、節点N2は接地電位とな
る。

反対に、節点N1が節点N2に対して低電位であれば、節
点N1は接地電位となり、節点N2は電源電位となる。

ここで、ワード線WLは電源電位であるので、キャパシ
タCSはトランジスタQ9のスレッショルド電圧VTにより
（VCC−VT）までの電位にしか充電されない。

このためディジット線の電位をVCCまで上げる必要は
ないので、トランジスタQ7,Q8で（VCC−VT）に制限して
いる。

従って、CSは接地電位あるいは（VCC−VT）に再充電
されることになる。

以上が本回路の動作であるが、ここで動作マージンに
ついて考えてみる。

CSが接地電位で充電されていた場合と、（VCC−VT）
で充電されていた場合のディジット線Ｄの変化後の電位
をそれぞれVL,VHとすると、 で表せる。

ここで、ダミーワード線DWLの降下によるディジット
線Ｄの電圧降下ΔＶは、 であるから、リファレンスレベルVRは、 ここで、予めCRの値を調節することにより、VH＞VR＞
VLが成り立つように設定されているものとする。

これにより（VCC−VT）〜VRの領域は、キャパシタCS
が（VCC−VT）で充電されていたと判断する領域であ
り、セルハイマージンΔVHと称することにし、同様にVR
〜０の領域はキャパシタCSが接地電位で充電されていた
と判断する領域であり、セスローマージンΔVLと称する
ことにする。

第７図においてセルハイマージンΔVH、セルローマー
ジンΔVLはそれぞれ２と３で示され、次の式で表され
る。

（３）式から明らかなように、電圧降下ΔＶはトラン
ジスタQ7,Q8のスレッショルド電圧には依存しないこと
がわかる。

スレッショルド電圧が高くなった場合の、ΔV,VR,VH,
VLを第８図に示す。

この場合の電圧降下ΔＶは、第７図でのΔＶと等し
い。

〔発明が解決しようとする課題〕

上述した従来の半導体記憶装置は、ダミーワード線
が、センスアンプ回路が非活性時に電源電位になる回路
構成となっている。

（３）式から明らかなように、電圧降下ΔＶはトラン
ジスタQ7およびQ8のスレッショルド電圧には依存しな
い。

また（５）式、（６）式からは、セルハイおよびセル
ローマージンΔVH,ΔVLはトランジスタQ7,Q8のスレッシ
ョルド電圧に依存する。

このため、Q7およびQ8のスレッショルド電圧が高い場
合には、VH,VLは共に狭くなることがわかる。特にセル
ローマージンVLは、（VCC−VT）/2からΔＶだけ降下し
た電位であるので、スレッショルド電圧VTが高くなるほ
どVLの減少率は大きくなるため、セルローマージンが不
足するという欠点がある。

また（５）式、（６）式からセルハイ、ローのマージ
ン比ΔVH/ΔVLは、 で表され、スレッショルド電圧VTに依存して変動すると
いう欠点がある。

〔課題を解決するための手段〕

本発明の半導体記憶装置は、センスアンプ回路と、セ
ンスアンプ回路に接続された第１のディジット線対と、
第２のディジット線対と、第１のディジット線対及び第
２のディジット線対との間にそれぞれ設けられ、第１の
ディジット線対のレベルを所定電圧分降下させて第２の
ディジット線対に伝達させる電圧降下素子と、第２のデ
ィジット線対の一方に接続されたメモリセルと、第２の
ディジット線対の他方に接続され、電圧降下素子の所定
電圧に依存した電位にプリチャージされるダミーワード
線とを有し、第２のディジット線対のプリチャージ電位
として電圧降下素子の所定電圧に依存する電位が設定さ
れ、第２のディジット線対のプリチャージ電位からダミ
ーワード線の電位変動に応答して変化した電位が電圧降
下素子の所定電位に依存した値であることを特徴とす
る。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は、本発明の一実施例の回路図である。

第１図において、Q1,Q2,Q3はＰチャンネルMOSトラン
ジスタ、Q4,Q5,Q6,Q7,Q8,Q9,Q10,Q11,Q12,Q13,Q14はＮ
チャンネルMOSトランジスタであり、他は第５図に示す
従来回路と同じである。

本発明の回路構成は、従来回路とほぼ同一であるの
で、相違点だけを示すことにする。

第１図で、トランジスタQ13,Q14はダミーワード線駆
動用である。

Q13のドレインはディジット線プリチャージ電位と等
しい電位線φ５に接続されていて、ソースはダミーワー
ド線DWLに接続されている。

トランジスタQ14のドレインは、ダミーワード線に接
続されていて、ソースは接地されている。

Q13のゲートには、ダミーワード線選択信号▲▼
が印加されていて、Q14のゲートにはφ４が印加されて
いる。

つぎに、第１図の回路の動作を説明する。

第２図に第１図の動作の概要を示すタイミング図を示
す。

第１図では、初期状態においてφ４が低電位であり、
トランジスタQ13がオンしているので、ダミーワード線D
WLはφ５と接続されている。

また、φ５はプリチャージ電位に等しいことから、ダ
ミーワード線の電位は、（VCC−VT）/2になっている。

次にφ４が高電位になると、トランジスタQ13はオフ
状態、Q14はオン状態になり、ダミーワード線DWLは接地
される事になり、電位が（VCC−VT）/2から接地電位に
変化する。

この変化により、ディジット線Ｄには電圧降下ΔＶが
生じるが、第１図の回路では、ダミーワード線電位が
（VCC−VT）/2であるため、 で表せる。

従って、プリチャージ電位（VCC−VT）/2からΔＶだ
け降下したリファレンスレベルVRは、第３図に示す電位
で、 これにより、セルハイ、ローマージンΔVH,ΔVLは、 である。

（８）式より電圧降下ΔＶは、従来と異なりトランジ
スタQ7,Q8のスレッショルド電圧に依存することがわか
る。

第８図にスレッショルド電圧VTが高くなった場合の、
ΔV,VR,VH,VLを示す。VTが増加すると、ΔＶは減少して
セルローマージンVLの減少を抑えることになる。

以降、ワード線がハイレベルになり、キャパシタCSに
蓄積された電荷によりディジット線Ｄの電位が変動し
て、との電位差が増幅されることにより、D,が接地
電位および電源電位になるまでの動作は、従来回路の動
作と同様である。

〔発明の効果〕

以上説明したように、本発明はダミーワード線を、ト
ランジスタのスレッショルド電圧に依存するディジット
線のプリチャージ電位と等しくすることで、リファレン
スレベルもスレッショルド電圧に依存させている。

これにより、従来セルハイ、ローマージン比ΔVH/ΔV
Lは（７）式に示すようにVT依存があったが、本発明に
よる回路においては、（10）式、（11）式から、 となり、VTに依存せず一定の比率が保てるという効果が
ある。

またリファレンスレベルVRは、（VCC−VT）/2からΔ
Ｖだけ降下した値になるから、VTの高い場合および電源
電位の低くなる場合には、リファレンスレベルが下が
り、特にセルローマージンが不足するという問題がある
が、本発明の回路では（６）式と（11）式の比較から明
らかなように、セルローマージンの不足を改善できる効
果がある。

【図面の簡単な説明】

第１図は、本発明の一実施例の回路図。第２図は、第１
図の動作を示すタイミング図、第３図、第４図は第１図
においてのトランジスタQ7,Q8のスレッショルド電圧に
よるリファレンスレベルの変動を示す図である。 第５図は、従来の回路例。第６図は、第５図の動作を示
すタイミング図、第７図、第８図は第５図においてのト
ランジスタQ7,Q8のスレッショルド電圧によるリファレ
ンスレベルの変動を示す図である。 第３図、第４図、第７図、第８図において、１はリファ
レンスレベル、２はセルハイマージン、３はセルローマ
ージンを示している。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】センスアンプ回路と、前記センスアンプ回
   路に接続された第１のディジット線対と、第２のディジ
   ット線対と、前記第１のディジット線対及び前記第２の
   ディジット線対との間にそれぞれ設けられ、前記第１の
   ディジット線対のレベルを所定電圧分降下させて前記第
   ２のディジット線対に伝達させる電圧降下素子と、前記
   第２のディジット線対の一方に接続されたメモリセル
   と、前記第２のディジット線対の他方に接続され、前記
   電圧降下素子の前記所定電圧に依存した電位にプリチャ
   ージされるダミーワード線とを有し、前記第２のディジ
   ット線対のプリチャージ電位として前記電圧降下素子の
   前記所定電圧に依存する電位が設定され、前記第２のデ
   ィジット線対の前記プリチャージ電位から前記ダミーワ
   ード線の電位変動に応答して変化した電位が前記電圧降
   下素子の前記所定電位に依存した値であることを特徴と
   する半導体記憶装置。