KR100785184B1 - 반도체 기억 장치 - Google Patents

Abstract

반도체 기억 장치는, 전기적 재기입 가능한 불휘발성 메모리 셀을 갖는 메모리 셀 어레이와, 상기 메모리 셀 어레이의 페이지 단위의 판독 및 기입을 위한 센스 앰프 회로와, 기입 또는 소거 시, 상기 센스 앰프 회로가 유지하는 베리파이 판독 데이터에 기초하여 기입 또는 소거의 완료를 판정하기 위한 베리파이 판정 회로와, 상기 베리파이 판정 회로에 부속되어서 상기 메모리 셀 어레이의 컬럼마다 형성된, 그 컬럼을 베리파이 판정의 대상으로부터 제외하기 위한 컬럼 분리 데이터가 기입되는 데이터 래치를 갖고, 전원 온 시의 초기화 동작 중에, 유저가 액세스할 수 없는 컬럼 중 적어도 일부를 베리파이 판정의 대상으로부터 제외하도록, 상기 데이터 래치에 컬럼 분리 데이터가 자동적으로 설정된다.

내부 전압 발생 회로, 내부 컨트롤러, 어드레스 레지스터, 데이터 레지스터

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}

도 1은 본 발명의 실시예에 따른 플래시 메모리의 기능 블록 구성을 도시하는 도면.

도 2는 상기 플래시 메모리의 메모리 셀 어레이의 구성을 도시하는 도면.

도 3은 비트선을 공유하는 센스 앰프 배치 예를 도시하는 도면.

도 4는 상기 플래시 메모리의 1 페이지의 컬럼 구성을 도시하는 도면.

도 5는 상기 플래시 메모리의 센스 앰프의 구성을 도시하는 도면.

도 6은 상기 플래시 메모리의 일괄 베리파이 회로의 구성예를 도시하는 도면.

도 7은 상기 플래시 메모리의 일괄 베리파이 회로의 다른 구성예를 도시하는 도면.

도 8은 상기 플래시 메모리의 일괄 베리파이 회로의 다른 구성예를 도시하는 도면.

도 9는 상기 플래시 메모리의 기입 시퀸스를 도시하는 도면.

도 10은 상기 플래시 메모리의 파워 온 리셋 동작의 시퀸스를 도시하는 도면.

도 11은 다른 실시예에 따른 컬럼 분리 데이터 재설정 동작 플로우를 도시하 는 도면.

도 12는 재설정하는 추가 컬럼 분리 수를 커맨드에 의해 지정하는 동작 예를 도시하는 도면.

도 13a는 컬럼 분리 데이터를 유지하는, 일괄 리세트형의 데이터 래치 구성을 도시하는 도면.

도 13b는 컬럼 분리 데이터를 유지하는, 선택 리세트형의 데이터 래치 구성을 도시하는 도면.

도 14는 디지털 카메라에 적용된 다른 실시예를 도시하는 도면.

도 15는 디지털 카메라의 내부 구성을 도시하는 도면.

도 16a 내지 도 16j는 본 실시예가 적용된 다른 전자 장치를 도시하는 도면.

<도면의 주요 부분에 대한 부호의 설명>

1 : 메모리 셀 어레이

2 : 센스 앰프 회로

3 : 로우 디코더

4 : 컬럼 디코더

5 : 어드레스 레지스터

6 : I/O 버퍼

7 : 어드레스 일치 검출 회로

9 : 내부 전압 발생 회로

10 : 내부 컨트롤러

12 : 스테이터스 레지스터

[특허 문헌1] 일본 특개 2001-250395호 공보

[특허 문헌2] 일본 특개 2002-140899호 공보

본 출원은 일본에서 2005년 4월 28일에 출원된 일본 특허출원 번호 2005-130891, 및 2005년 4월 28일에 출원된 일본 특허출원 번호 2005-324847를 기초로 우선권을 주장하는 것이며, 이 출원은 참조함으로써 본 출원에 원용된다.

본 발명은, 전기적 재기입 가능한 불휘발성 반도체 기억 장치(EEPROM)에 관한 것이다.

EEPROM의 하나로서 NAND형 플래시 메모리가 알려져 있다. NAND 형 플래시 메모리에서는, 데이터 기입 및 판독이 페이지 단위로 행해진다. 데이터 기입은, 기입 전압 인가와 기입 베리파이의 반복에 의해 행해진다. 베리파이 판독의 데이터를 칩 외부에 출력하지 않고, 내부에서 페이지 내의 모든 비트의 기입이 종료하였는지의 여부를 판정하기 위해, 일괄적으로 베리파이 회로를 구비하는 것도 행해지고 있다(예를 들면, 특허 문헌1참조).

플래시 메모리 시스템이 칩 외부 또는 내부에 ECC 기능을 갖는 경우에는, 그 ECC 기능과의 관계에서 일정한 페일수(페일 비트수 혹은 페일 컬럼수)의 존재가 허 용된다. 따라서, 기입이 "페일"에서 종료할 경우에, 페일수를 검출하고, 이것이 허용 페일수의 범위일 경우에는 "의사적 패스"로 하는 것이 바람직하다. 이와 같은 관점에서, 허용 페일수와의 관계에서 패스/페일의 검출을 가능하게 한 플래시 메모리가, 이미 제안되어 있다(특허 문헌2 참조).

또한, 대용량 플래시 메모리에서는, 불량 구제를 위한 리던던시 시스템이 채용된다. 즉 출하 전의 테스트에서 불량이 검출된 경우에, 그 불량 개소(예를 들면 불량 컬럼)를 치환하도록, 용장 셀 어레이가 준비된다. 메모리 칩 내에는, 불량 어드레스 기억 회로와, 외부로부터 공급되는 어드레스와 그 불량 어드레스 기억 회로가 유지하는 불량 어드레스와의 일치 검출을 행하는 어드레스 일치 검출 회로가 형성되고, 이들에 의해, 불량 어드레스 치환 제어가 행해진다.

이와 같은 리던던시 시스템을 채용한 경우, 일괄 베리파이 회로에서는, 불량 개소를 판정 대상으로부터 제외하는 것이 필요하다. 그렇지 않으면, 기입 시퀸스는, 항상 허용 최대 기입 횟수 Nmax까지 기입이 반복되어, 페일로 되기 때문이다. 소거의 경우에도 마찬가지이다. 이 때문에, 일괄 베리파이 회로에는, 불량 컬럼을 분리하기 위한 데이터를 유지하는 데이터 래치를 구비하는 것이 행해진다(특허 문헌2 참조).

본 발명의 1 양태에 따른 반도체 기억 장치는,

전기적 재기입 가능한 불휘발성 메모리 셀을 갖는 메모리 셀 어레이와,

상기 메모리 셀 어레이의 페이지 단위의 판독 및 기입을 위한 센스 앰프 회로와,

기입 또는 소거 시, 상기 센스 앰프 회로가 유지하는 베리파이 판독 데이터에 기초하여 기입 또는 소거의 완료를 판정하기 위한 베리파이 판정 회로와,

상기 베리파이 판정 회로에 부속되어서 상기 메모리 셀 어레이의 컬럼마다 형성된, 그 컬럼을 베리파이 판정 대상으로부터 제외하기 위한 컬럼 분리 데이터가 기입되는 데이터 래치를 갖고,

전원 온 시의 초기화 동작 중에, 유저가 액세스할 수 없는 컬럼 중 적어도 일부를 베리파이 판정의 대상으로부터 제외하도록, 상기 데이터 래치에 컬럼 분리 데이터가 자동적으로 설정된다.

본 발명의 다른 양태에 의한 반도체 기억 장치는,

전기적 재기입 가능한 불휘발성 메모리 셀을 갖는 메모리 셀 어레이와,

상기 메모리 셀 어레이의 페이지 단위의 판독 및 기입을 위한 센스 앰프 회로와,

기입 또는 소거 시, 상기 센스 앰프 회로가 유지하는 베리파이 판독 데이터에 기초하여 기입 또는 소거의 완료를 판정하기 위한 베리파이 판정 회로와,

상기 베리파이 판정 회로에 부속되어서 상기 메모리 셀 어레이의 컬럼마다 형성된, 그 컬럼을 베리파이 판정의 대상으로부터 제외하기 위한 컬럼 분리 데이터가 기입되는 데이터 래치를 갖고,

커맨드 입력을 받아, 상기 데이터 래치에 컬럼 분리 데이터를 재설정하는 테 스트 모드를 갖는다.

<실시예>

이하, 도면을 참조하여, 본 발명의 실시예를 설명한다.

도 1은, 본 발명의 실시예에 따른 플래시 메모리의 기능 블록 구성을 도시하고, 도 2는 그 메모리 셀 어레이(1)의 구성을 도시하고 있다.

메모리 셀 어레이(1)는, NAND 셀 유닛(NU)을 매트릭스 배열하여 구성되어 있다. 각 NAND 셀 유닛(NU)은, 복수개(도 2의 예에서는 32개) 직렬 접속된 전기적 재기입 가능한 불휘발성 메모리 셀(M0-M31)과, 그 양단을 각각 소스선 CELSRC과 비트선 BL에 접속하기 위한 선택 게이트 트랜지스터 S1 및 S2를 갖는다.

NAND 셀 유닛 내의 메모리 셀의 제어 게이트는 서로 다른 워드선 WL0-WL31에 접속된다. 선택 게이트 트랜지스터 S1, S2의 게이트는 각각 선택 게이트선 SGS, SGD에 접속된다.

워드선 WL0-WL31을 공유하는 NAND 셀 유닛의 집합은, 데이터 소거의 단위로 되는 블록을 구성한다. 도 2에 도시한 바와 같이 비트선 방향으로 복수의 블록 BLK0, BLK1, …이 배치된다.

로우 디코더(3)는, 로우 어드레스에 따라 워드선 및 선택 게이트선을 선택 구동하는 것으로, 워드선 드라이버 및 선택 게이트선 드라이버를 포함한다. 센스 앰프 회로(2)는, 비트선에 접속되어 페이지 단위의 데이터 판독을 행함과 함께, 1 페이지의 기입 데이터를 유지하는 데이터 래치를 겸한다. 이러한 센스 앰프 회로(2)를 이용하여, 판독 및 기입은 페이지 단위로 행해진다. 센스 앰프 회로(2)는, 데이터선 사이에서 데이터 수수를 중계하기 위한 데이터 캐쉬를 포함한다.

도 2에서는, 각 비트선 BL에 센스 앰프 회로(2)의 하나의 센스 앰프 P/B가 배치되는 예를 도시하고 있다. 그러나 메모리 셀 어레이(1)이 미세화되면, 센스 앰프를 비트선 피치에 배치 하는 것이 곤란하게 될뿐만 아니라, 비트선간의 용량 결합에 의한 간섭이 문제로 된다.

이 때문에, 대용량 플래시 메모리에서는, 도 3에 도시한 바와 같이 인접하는 두개의 비트선 BLe, BLo가 하나의 센스 앰프 P/B를 공유하는 방식을 이용한다. 인접하는 두개의 비트선 BLe, BLo는, 비트선 선택 게이트 Qe, Qo에 의해 선택적으로 센스 앰프 P/B에 접속된다.

도 2의 예에서는, 1 워드선을 따라 배열된 메모리 셀의 집합이, 동시에 액세스되는 1 섹터를 구성한다. 도 3에 도시하는 인접하는 2비트선이 센스 앰프를 공유하는 방식에서는, 1워드선을 따른 메모리 셀의 집합은, 2섹터를 구성한다. 2치 기억 방식의 경우에는, 1 섹터가 1 페이지로 되고, 4치 기억 방식의 경우에는, 1 섹터가 2페이지(상위 페이지와 하위 페이지)로 된다.

센스 앰프 회로(2)와 외부입 출력 단자 I/O 사이의 데이터 수수는, I/O 버퍼(6) 및 데이터 패스(14)를 통해 행해진다. 센스 앰프 회로(2)에는, 컬럼 선택 신호 CSLi에 의해 제어되는 컬럼 게이트 회로가 부속되고, 컬럼 디코더(4)는 이 컬럼 게이트 제어를 행한다. 예를 들면 입출력 단자 I/O가 도 2에 도시한 바와 같이 8개(I/O0-I/O7)로서, 전술한 컬럼 제어에 의해 센스 앰프 회로(2)와 외부 입출력 단자 I/0 사이에는, 1바이트 단위(컬럼 단위)로 시리얼 데이터 전송이 행해진다.

입출력 단자 I/O를 통하여 공급되는 어드레스 "Add"는, 어드레스 레지스터(5)를 통해 로우 디코더(2) 및 컬럼 디코더(4)에 전송된다. 입출력 단자 I/O를 통하여 공급되는 커맨드 "CMD"는, 칩 내부의 상태 제어 회로(이하, 내부 컨트롤러라고 함)(10)에서 디코드된다.

내부 컨트롤러(10)는, 메모리 칩의 밖에 배치되는 메모리 컨트롤러(외부 컨트롤러)(20)를 통해 공급되는 각종 외부 제어 신호(기입 인에이블 신호 WEn, 판독 인에이블 신호 REn, 커맨드 래치 인에이블 신호 CLE, 어드레스 래치 인에이블 신호 ALE 등)와 커맨드 CMD에 기초하여, 데이터 기입 및 소거의 시퀸스 제어 및 판독의 동작 제어를 행한다. 구체적으로, 메모리 칩과 외부 컨트롤러(20)를 탑재하여 메모리 카드 등이 구성되고, 이것을 사용하는 호스트 디바이스는, 외부 컨트롤러(20)를 통해 메모리 칩에 필요한 커맨드를 부여하여 그 동작 모드를 설정하게 된다.

내부 전압 발생 회로(9)는, 내부 컨트롤러(10)에 의해 제어되어서, 기입, 소거 및 판독의 동작에 필요한 각종 내부 전압을 발생하는 것으로서, 전원 전압보다 높은 내부 전압을 발생하기 위해서는 승압 회로가 이용된다. 스테이터스 레지스터(12)는, 칩이 기입, 소거 및 판독 동작의 레디 상태에 있는지, 비지 상태에 있는지를 나타내는 스테이터스 신호 R/B를 칩 외부에 출력하기 위한 것이다.

데이터 레지스터(8a, 8b)는, 메모리의 동작 조건을 규정하는 각종 초기 설정 데이터를 기억한다. 구체적으로 데이터 레지스터(8a)는, 초기 설정 데이터 중 불량 어드레스 데이터를 유지하는 불량 어드레스 레지스터이다. 데이터 레지스터(8b)는, 내부 전압 발생 회로(9)가 출력하는 각종 내부 전압을 조정하기 위한 전압 조정 데이터를 비롯한 각종 파라미터 데이터 외에, 후술하는 추가 컬럼(부가 컬럼) 사용 유무 정보 등을 유지한다.

이들 데이터 레지스터(8a, 8b)가 기억할 데이터는, 메모리 셀 어레이(1)의 초기 설정 데이터 저장 블록(ROM 퓨즈 블록)에 미리 쓰여져 있다. 전원을 투입하면, 파워 온 검출 회로(11)가 이것을 검출하고, 내부 컨트롤러(10)는 그 출력 신호를 받아, 초기 설정 데이터 저장 블록의 초기 설정 데이터를 판독하고, 이것을 레지스터(8a, 8b)에 전송하여 세트하는 초기화 동작을 자동적으로 행하게 되어 있다.

단 전술한 메모리 셀 어레이(1) 내의 초기 설정 데이터 저장 블록과는 별도로, 레이저 용단형의 기계적 퓨즈 회로, 전기적으로 프로그래밍할 수 있는 전기적 퓨즈 회로, 메모리 셀 어레이(1)와 마찬가지의 메모리 셀을 이용한 초기 설정 데이터 기억 회로(ROM 회로)를 준비하고, 여기에 초기 설정 데이터 중 적어도 일부를 기입하도록 해도 된다.

어드레스 일치 검출 회로(7)는, 외부 어드레스와 불량 어드레스 레지스터(8a)가 유지하는 불량 어드레스와의 일치 검출을 행하여, 어드레스 치환 제어 신호를 출력한다. 이에 의해, 불량 컬럼을 대신해서 용장 컬럼을 선택하는 제어가 행해진다.

데이터 기입 시, 센스 앰프 회로(2)의 베리파이 판독 결과에 기초하여, 1 페이지의 기입이 완료되었지의 여부의 판정을 행하기 위해, 센스 앰프 회로에 부속되어, 베리파이 판정 회로(일괄 베리파이 회로)(13)가 설치되어 있다.

도 4는, 메모리 셀 어레이(1)의 1 페이지의 컬럼 구성예를 도시하고 있다. 구체적으로 도 4는, 각각에 로우 디코더 RDEC과 센스 앰프 회로 SA가 배치된 두개의 메모리 플레인 PLANE0, PLANE1을 갖는 경우에 대해, 1개의 메모리 플레인의 컬럼 구성을 도시하고 있다. 즉, 1 페이지는, 2×1024 바이트의 메인 컬럼 영역, 2×32 바이트의 ECC 영역 및, 2×16 바이트의 추가 컬럼 영역, 2×8 바이트의 용장 컬럼 영역으로 이루어진다.

여기에서, "추가 컬럼 영역"이란, 특정 유저에게만 공개되고, 일반 유저에게는 비공개로 되는 컬럼이다. 예를 들면 추가 컬럼 영역은, 데이터 신뢰성 향상을 위한 추가의 ECC 영역, 웨어 레벨링이나 기입 프로텍트 등의 관리 영역, 데이터의 확장 영역 등으로서, 특정한 유저에게만 공개되거나, 혹은 메모리 칩 자신이 사용한다.

도 5는, 센스 앰프 회로(2)의 하나의 센스 앰프 P/B의 구성예를 도시하고 있다. 센스 노드 Nsen과 비트선 BL의 사이에 배치된 NMOS 트랜지스터 MN1은, 비트선 BL의 프리차지 전압을 클램프하는 기능과, 비트선 전압을 증폭하는 프리센스 앰프로서의 기능을 한다. 센스 노드 Nsen에는, 프리차지용 NMOS 트랜지스터 Q2가 접속되고, 또 필요에 따라 전하 유지용의 캐패시터 C1이 접속된다.

센스 노드 Nsen은, 전송용 NMOS 트랜지스터 Q3을 통하여 데이터 래치(21)의 한 방향의 데이터 노드 N1에 접속되어 있다. 데이터 노드 N1과 센스 노드 Nsen의 사이에는, 판독 데이터를 일시 기억하기 위한 데이터 기억 회로(24)가 설치되어 있다. 드레인이 전압 단자 VREG에 접속된 NMOS 트랜지스터 Q4의 게이트가 데이터 기억 노드 NR이다. 이 기억 노드 NR과 데이터 래치(21)의 데이터 노드 N1의 사이에, 데이터 전송용 NMOS 트랜지스터 Q6이 배치되어 있다. 또 기억 노드 NR이 유지하는 데이터에 따라, 센스 노드 Nsen에 전압 VREG를 전송하기 위해, NMOS 트랜지스터 Q4와 센스 노드 Nsen의 사이에 NMOS 트랜지스터 Q5가 배치되어 있다.

데이터 기억 회로(24)는, 전(前) 사이클의 기입 데이터를 유지하고, 베리파이 판독 동작에서, "0" 기입 불충분의 셀에 대해서만, "0" 데이터를 데이터 래치(21)에 재기입하기 위한 재기입 회로로서 이용된다. 바꿔 말하면, 1 페이지의 전체 비트의 기입이 완료되었을 때에, 데이터 래치(21)가 올 "1" 데이터 상태로 되도록, 제어된다.

데이터 노드 N1에는, 전송용 NMOS 트랜지스터 Q7을 통해 데이터 캐쉬를 구성하는, 또 하나의 데이터 래치(22)가 접속되어 있다. 데이터 래치(21과 22)의 사이에서는, 1 페이지의 판독/기입 데이터가 동시에 전송된다. 데이터 래치(22)의 데이터 노드 N11, N12는, 컬럼 선택 신호 CSLi에 의해 제어되는 컬럼 선택 게이트 Q11, Q12를 통하여 상보 데이터선 DL, DLn에 접속되어 있다.

도 6은, 센스 앰프 회로(2)와의 관계도 포함시킨 일괄 베리파이 판정 회로(13)의 구성예를 도시하고 있다. "C0M"은, 1 페이지의 전체 비트의 기입 완료를 일괄 검지하기 위한 검지선이다. 회로의 간단화 및 면적 축소를 위해, 검지선 "C0M"은 통상적으로, 메인 컬럼 영역, ECC 영역 및 추가 컬럼 영역에서 공유하는 형태로 배치된다. 이 검지선 COM에는, 베리파이 시에, 신호 /VR에 의해 제어되어 검지선 COM을 Vdd로 프리차지하기 위한 PMOS 트랜지스터 QP0가 접속되어 있다.

프리차지된 검지선 COM이 체크 신호 CHK의 입력에 의해 "L" 레벨로 천이하지 않으면, 전체 비트의 기입이 완료된 것을 나타내고, "L" 레벨로 천이하면, 기입이 미완료의 컬럼이 있는 것을 나타낸다. 이 검지선 C0M의 레벨 천이는 출력 회로(131)에 의해 취출된다.

검지선 COM의 "L" 레벨 천이를 검출하기 위해, 각 센스 앰프 P/B의 데이터 래치(21)의 노드 N2에 게이트가 접속된 NMOS 트랜지스터 QN1이 준비되어 있다. 이들 NMOS 트랜지스터 QN1은 드레인이 검지선 COM에 공통 접속되고, 소스는 컬럼마다 공통 접속된다. 그 공통 소스는, 체크 신호 CHK에 의해 구동되는 NMOS 트랜지스터 QN2 및, 데이터 래치(130)의 출력에 의해 구동되는 NMOS 트랜지스터 QN3을 통해 Vss에 접속되어 있다.

전술한 바와 같이, 1 페이지의 기입이 완료되면, 센스 앰프 회로(2)의 데이터 래치(21)는 올 "1" 상태(즉 전 데이터 노드 N2가 "L"상태)로 된다. 이 때, NMOS 트랜지스터 QN1은 오프이며, 검지선 COM은 "H" 레벨을 유지한다. 1 페이지 내에 하나라도 기입 불충분의 셀이 있으면, 대응하는 NMOS 트랜지스터 QN1이 온으로 된다.

따라서, NMOS 트랜지스터 QN2가 체크 신호 CHK에 의해 온이며, 또한 NMOS 트랜지스터 QN3이 데이터 래치(130)에 의해 온 구동되면, 검지선 COM은 "L" 레벨로 천이한다. 출력 회로(131)로부터는, 검지선 COM의 "L" 레벨 천이를 "페일"로 하고, "L" 레벨 천이가 없는 경우를 "패스"로 하는 패스/페일 신호를 얻을 수 있다.

베리파이 판정 회로(13)에 부속되는 데이터 래치(130)는, 이 실시예의 경우 메모리 셀 어레이의 컬럼마다 형성되고, 그 컬럼을 일괄 베리파이의 대상으로부터 제외하기 위한 "분리 데이터"를 유지할 수 있게 되어 있다. 여기에서, "컬럼"은, 메모리 셀 어레이의 1비트선 혹은 복수 비트선의 집합으로서 정의되는 것으로 한다. 따라서 데이터 래치(130)는, 비트선마다 설치하고, 이것에 그 비트선을 베리파이 대상으로부터 제외하기 위한 분리 데이터를 기입하도록 할 수도 있다.

데이터 래치(130)는, 도 13a에 도시한 바와 같이 한 방향의 데이터 노드 N21에 접속되어 리세트 신호 RST에 의해 구동되는 리세트용 NMOS 트랜지스터 QN21과, 다른 쪽의 데이터 노드에 접속된 기입용 NMOS 트랜지스터 QN12, QN13을 갖는다. NMOS 트랜지스터 QN21은 활성화 신호 FCEN에 의해 구동되고, NMOS 트랜지스터 QN13은 컬럼 디코더(4)로부터 출력되는 컬럼 선택 신호 CSL에 의해 구동된다.

1 페이지분의 데이터 래치(130)는, 리세트 신호 RST에 의해 일괄 리세트된다. 각 데이터 래치(130)에는, 컬럼 선택 신호 CSL과 활성화 신호(세트 신호) FCEN의 AND 논리에 의해, 선택적으로 컬럼 분리 데이터가 기입 가능하게 되어 있다. 이 컬럼 분리 데이터의 기입은, 후술한 바와 같이, 전원 온 시의 초기화 동작의 일환으로서 자동적으로 행해진다.

이 실시예에서, 분리의 대상으로 되는 컬럼은, 불량 컬럼 외에, 유저가 액세스할 수 없는 컬럼을 포함한다. 유저가 액세스할 수 없는 컬럼이란 구체적으로는, 도 4에 도시한 컬럼 구성 중, 액세스가 허용되지 않은 추가 컬럼 영역 및, 용장 컬럼 영역 내의 불량 컬럼에의 치환에 사용되지 않는 남은 용장 컬럼 부분 중 적어도 한 쪽이다.

이들 유저가 액세스할 수 없는 컬럼이, 후발적으로 불량하게 되었다고 하면, 액세스할 수 없기 때문에 그것을 일괄 베리파이 대상으로부터 제외하는 조작도 할 수 없다. 이와 같은 사태가 발생하면, 기입 완료의 판정 출력을 정확하게 얻을 수 없게 된다.

이 실시예에서는, 불량 컬럼 외에, 추가로, 이들 유저가 액세스할 수 없는 컬럼에 대해 미리 분리 데이터를 데이터 래치(130)에 기입한다. 여기서 데이터 래치(130)에 기입되는 컬럼 분리 데이터는, NMOS 트랜지스터 QN3을 오프 구동하는 "L" 출력 데이터이다. 이 분리 데이터의 기입에 의해, 대응하는 컬럼은, 베리파이 판정용 NMOS 트랜지스터 QN1이 무효로 되어, 베리파이 판정의 대상으로부터 제외된다.

도 7은, 다른 일괄 베리파이 회로(13)의 구성예다. 이 일괄 베리파이 회로(13)에서는, 계층적인 베리파이 판정을 행한다. 즉, 컬럼마다 준비된 제1 검지선 COMi와, 그 상위의 제2 검지선 LSEN을 갖는다. 회로의 간단화 및 면적 축소 때문에, 검지선 LSEN은 통상적으로, 메인 컬럼 영역, ECC 영역 및 추가 컬럼 영역에서 공유하는 형태로 배치된다. 이들 검지선 COMi, LSEN은 모두, 베리파이 판정에 앞서 프리차지용 PMOS 트랜지스터 QP0, QP1에 의해, Vdd로 프리차지된다.

검지선 COMi와, 각 센스 앰프 P/B의 데이터 래치(21)의 데이터 노드 N1 사이에는, 베리파이 판정 시에 온 구동되는 PMOS 트랜지스터 QP2가 접속되어 있다. 베리파이 판독의 결과, 각 컬럼에서 데이터 노드 N1이 모두 "H"(기입 완료)이면, PMOS 트랜지스터 QP2를 온으로 하여도, 검지선 COMi는 방전되지 않는다. 하나라도 데이터 노드 N1이 "L"이면, 검지선 C0Mi가 방전된다.

이 제1 검지선 C0Mi의 레벨 천이를 검지하기 위한 PM0S 트랜지스터 QP3과, 데이터 래치(130)에 의해 제어되는 PMOS 트랜지스터 QP4가 전원 Vdd와 제2 검지선 LSEN의 레벨 천이를 검지하기 위한 NMOS 트랜지스터 QN1의 게이트 사이에 접속되어 있다.

컬럼 분리용 데이터 래치(130)는, 도 6의 경우와 마찬가지로, 유저가 액세스할 수 없는 컬럼에 대해서 분리 데이터가 기입된다. 단 도 6의 경우와 반대로, 분리 데이터는, PMOS 트랜지스터 QP4가 오프로 유지하기 위한 "H" 출력 데이터이다. 즉 데이터 래치(130)에 컬럼 분리 데이터가 저장됨으로써, 그 컬럼에서는, 제2 검지선 COMi의 레벨 천이를 검지하는 PMOS 트랜지스터 QP3이 무효로 된다.

검지선 COMi에 게이트가 접속된 NMOS 트랜지스터 QN4는, 그 드레인이 NMOS 트랜지스터 QN1의 게이트에 접속되어 있어, 검지선 COMi가 "H" 레벨인 동안, NMOS 트랜지스터 QN1을 오프로 유지한다. NMOS 트랜지스터 QN1은, 체크 신호 CHK에 의해 온으로 되는 NMOS 트랜지스터 QN2를 통하여 Vss에 접속되어 있다.

임의의 컬럼에서 제1 검지선 C0Mi가 "L" 레벨로 천이하면, PM0S 트랜지스터 QP3이 온으로 되고, 대응하는 NMOS 트랜지스터 QN1이 온으로 되어, 제2 검지선 LSEN이 "L" 레벨로 천이한다. 이것이, 기입 베리파이 시, 기입 미완료의 컬럼이 있는 경우에 발생한다.

도 8은 또 하나의 일괄 베리파이 회로(13)의 구성예다. 그 기본 구성은, 도 7과 마찬가지이며, 컬럼마다 제1 검지선 COMi가 배치되고, 그 상위의 제2 검지선 LSEN이 더 배치된다. 도 7에 도시한 PMOS 트랜지스터 QP2는, 도 8에서는 각 센스 앰프 P/B 내에 있는 것으로 하여, 도시되어 있지 않다. 회로의 간단화 및 면적 축소 때문에, 검지선 LSEN은 통상적으로, 메인 컬럼 영역, ECC 영역 및 추가 컬럼 영역에서 공유하는 형태로 배치된다.

이 베리파이 회로(13)는, 일정한 컬럼 불량을 허용하기 위해, 허용 페일수 설정 회로(134)를 갖는다. 허용 페일수 설정 회로(134)는, 선택 신호 B0, B1에 의해 선택되어 소정의 패스 전류 Ipass를 흘릴 수 있는 참조 전류원 회로이다. 페일이 있을 때에 제2 검지선 LSEN이 "L" 레벨 천이하여 흐르는 페일 전류 Ifail과, 패스 전류 Ipass를 비교하기 위해, 커런트 미러 회로(133)와, 비교 회로(132)를 갖는다.

커런트 미러 회로(133)를 구성하는 PMOS 트랜지스터 QP5의 드레인이 검지선 LSEN에 접속되고, PMOS 트랜지스터 QP6의 드레인은, 허용 페일수 설정 회로(134)에 접속되어 있다.

베리파이 시, 검지선 LSEN에 흐르는 전류 Ifail은, 컬럼 불량의 수에 따라 상이하다. 교 회로(132)는, 이 페일 전류 Ifail이 패스 전류 Ipass를 초과했을 때에 "페일" 신호를 출력한다. 이에 의해, 일정수의 컬럼 불량까지는 "패스"로 하는, 패스/페일 신호 출력을 할 수 있다.

또한 도 8에서, 검지선 COMi는 컬럼 단위로 패스/페일을 검지하기 위한 것으로 하고 있지만, 비트 단위로 패스/페일을 판정하도록 구성할 수도 있다. 이것은 도 7에 도시된, 컬럼 내에 복수개 있는 PMOS 트랜지스터 QP2를 상이한 타이밍에서 구동함으로써, 가능하다. 그 경우, 허용 페일수 설정 회로(134)는, 허용 컬럼수가 아니고, 허용 비트수를 나타내게 된다.

도 9는, 이 실시예의 플래시 메모리의 기입 시퀸스를 도시하고 있다. 기입 커맨드가 세트되어 기입 시퀸스가 개시된다. 커맨드에 이어서 어드레스가 입력되고(스텝 S1), 1 페이지분의 기입 데이터가 로드되고(스텝 S2), 기입 개시 커맨드가 입력되면(스텝 S3), 이하 컨트롤러(10)에 의해 제어되어 자동적으로 선택 페이지에의 기입이 행하여진다.

우선 기입 데이터가 비트선에 세트된다(스텝 S4). 그 후 선택 페이지에 대응하는 선택 워드선에 기입 전압을 인가하여, 기입이 행해진다(스텝 S5).

더 구체적으로 설명하면, 기입 데이터 "0", "1"에 따라, 센스 앰프 회로(2)로부터 각 선택 비트선을 통해 NAND 셀 채널에는 Vss, Vdd가 공급된다. "1" 데이터(기입 금지)가 공급된 NAND 셀 채널에, 임계값 전압분의 강하없이 Vdd를 전송하기 위해서는, 일단 선택 게이트 트랜지스터의 게이트에, Vdd+Vth(Vth는 선택 게이트 트랜지스터의 임계값 전압) 이상의 전압이 공급된다. 그 후 선택 게이트 트랜지스터의 게이트를 Vdd 이하의 중간 전압으로 내리면, NAND 셀 채널은 플로팅으로 된다.

이 상태에서 선택 워드선에 기입 전압이 공급되면, "0" 기입 셀에서는, 부유 게이트에 전자가 주입되어, 임계값 전압이 플러스인 "0"데이터가 쓰여진다. "1" 기입 셀에서는 채널이 전위 상승하여, 전자 주입이 발생하지 않는다.

기입 전압 인가 후, 기입 사이클수가 최대값 Nmax에 도달하고 있는지의 여부가 판단된다(스텝 S6). 도달하면 강제 종료(기입 실패)로 되고, 도달하지 않으면, 기입 베리파이가 행해진다(스텝 S7).

베리파이 판독 결과의 패스/페일 판정(기입 완료 판정)의 스텝 S8은, 전술한 일괄 베리파이 회로(13)에 의해 행해지고, 기입이 완료되어 있지 않으면 다시 스텝 S4로 되돌아가서, 기입이 반복된다. 1 페이지의 기입 완료가 확인되면, 기입 베리파이는 "패스"로 되고, 기입 동작은 종료한다.

이상의 데이터 기입 동작에서, 컬럼에 후발적인 불량(예를 들면 비트선 단락, 혹은 비트선 리크 등)이 발생하면, 기입 베리파이가 패스하지 않고, 기입 실패로 종료하게 된다. 불량으로 된 컬럼이, 유저가 액세스할 수 있는 컬럼이면, 그 불량 컬럼을 베리파이 판정의 대상으로부터 제외하도록, 데이터 래치(130)의 데이터를 다시 설정할 수 있다.

그러나, 후발적으로 불량하게 된 컬럼이, 유저가 액세스할 수 없는 컬럼인 경우에는, 그 불량 컬럼을 베리파이 판정 대상으로부터 제외하도록 데이터 래치(130)의 데이터를 다시 설정할 수 없다. 즉, 유저로부터 보이는 컬럼 어드레스 공간에 불량이 없음에도 불구하고, 기입 베리파이가 패스하지 않고, 기입 페일로 된다.

따라서 이 실시예에서는, 출하 전에 발견되어 용장 셀 어레이에 의해 치환되는 불량 컬럼 외에, 추가로, 유저가 액세스할 수 없는 컬럼을 베리파이 판정의 대상으로부터 제외한다. 이것은, 메모리 칩 내에서 파워 온 리셋 동작의 일환으로서 자동적으로 행해진다.

도 10은, 내부 컨트롤러(10)에 의해 제어되는 파워 온 리셋의 시퀸스를 도시 하고 있다. 전술한 바와 같이 메모리 셀 어레이(1)에는, 초기 설정 데이터 영역(ROM 퓨즈 영역)이 정해지고, 여기에 각종 초기 설정 데이터가 기억되어 있다. 이 초기 설정 데이터에는, 출하 전의 테스트의 결과 밝혀진 불량 어드레스 데이터, 각종 파라미터 데이터 외에, 유저에 액세스가 허가되지 않은 컬럼 어드레스 정보도 포함한다.

전원이 투입되면, 파워 온 검출 회로(11)가 이것을 검출하고, 내부 컨트롤러(10)가 그 출력을 받아 초기화 동작을 시작한다. 우선, 메모리 셀 어레이(1) 내에 저장된 초기 설정 데이터가 센스 앰프 회로(2)에 읽어내어진다(스텝 S11). 읽어냉어진 초기 설정 데이터 중, 불량 어드레스 데이터는 불량 어드레스 레지스터(8a)에 전송되어, 저장된다(스텝 S12). 그 밖의 각종 파라미터 데이터는, 판독된 후 파라미터 데이터 레지스터(8b)에 전송되어, 저장된다(스텝 S13). 여기에서의 파라미터 데이터는, 특정 유저 이외 비공개로 되는 추가 컬럼의 사용 유무 정보를 포함한다.

그 후, 미사용의 용장 컬럼을 일괄 베리파이 대상으로부터 분리하고(스텝 S14), 불량 컬럼을 일괄 베리파이 대상으로부터 분리하고(스텝 S15), 미사용의 추가 컬럼을 일괄 베리파이 대상으로부터 분리한다(스텝 S16)고 하는 일련의 동작이 행해진다. 이들 컬럼 분리 스텝 S14-S16은, 전술한 일괄 베리파이 회로(13)의 대응 컬럼의 데이터 래치(130)에 컬럼 분리 데이터를 세트하는 동작으로서, 그 순서는 상관없다.

스텝 S14 및 S15는, 이미 불량 어드레스 레지스터(8a)에 전송되어 있는 불량 어드레스 데이터를 참조하여 행할 수 있고, 스텝 S16은, 파라미터 레지스터(8b)에 읽어내어져 있는 추가 컬럼 사용 유무 정보에 기초하여 행해진다.

이상과 같이 이 실시예에 따르면, 유저가 액세스할 수 없는 컬럼 영역에 후발적으로 불량이 발생해도, 기입 완료 판정을 할 수 없다고 하는 사태를 회피하는 것이 가능하게 된다.

그런데 상기 실시예에서는, 전원 구동 후의 초기화 동작 중에서 컬럼 분리 동작이 행해지지만, 그 후 유저가 사용할 수 있는 추가 컬럼수를 늘리고 싶은 경우에도, 변경할 수 없게 되어 있다. 컬럼 분리 데이터를 유지하는 데이터 래치(130)는, 도 13a에 도시한 바와 같이 리세트 신호 RST에 의해 1 페이지분을 일괄 리세트하고, 세트 신호 FCEN과 컬럼 선택 신호 CSL에 의해 선택적으로 세트하도록 구성되어 있기 때문이다. 즉 일단 컬럼 분리 데이터가 세트된 데이터 래치(130)를, 선택적으로 리세트하는 것은 할 수 없다.

유저에 있어서 사용할 수 있는 추가 컬럼수를 변경할 수 있는 것의 메리트는, 예를 들면, 메모리 칩을 통상보다 엄격한 동작 조건에서 동작시키려는 경우 등에 발생한다. 이 경우, 보통 동작 조건에서는 정상인 컬럼이 불량으로 되면, 그것에 대신하여 추가 컬럼을 사용할 필요가 발생하기 때문이다. 또한, 메모리 칩 메이커로서는, 추가 컬럼을 사용하는 유저와 사용하지 않는 유저가 존재할 경우에는, 메모리 칩의 ROM 영역에 기억하는 추가 컬럼 사용 유무 정보가 상이한 2종의 제품을 준비하는 것이 필요하며, 이것은 양산성을 손상시키는 이유로 된다.

이상과 같은 이유에서, 유저가 컬럼 분리 데이터를 재설정할 수 있도록 할 필요성도 발생한다. 분리 데이터의 재설정을 가능하게 하는 하나의 방법은, 컬럼 분리 데이터용 데이터 래치(130)를, 도 13b와 같이 구성하는 것, 즉 컬럼 단위(혹은 수 컬럼 단위)로 선택적으로 리세트 가능하게 구성하는 것이다.

도 13b에 도시한 바와 같이 세트측과 마찬가지로, 리세트 신호 RST와 컬럼 선택 신호 CSL의 AND 논리에 의해, 데이터 래치(130)를 리세트할 수 있게 구성한다. 이와 같이 데이터 래치를 구성하면, 일단 설정된 컬럼 분리 데이터를 선택적으로 리세트하여, 대응하는 추가 컬럼을 사용 가능하게 할 수 있다.

단 이 방법은, 센스 앰프 회로(비트선 제어 회로)의 소자수 증가, 면적 증가를 수반한다.

컬럼 분리용 데이터 래치(130)의 회로 구성 변경을 행하지 않고, 컬럼 분리 데이터의 재설정을 가능하게 하는 또 하나의 방법은, 외부로부터의 커맨드 입력에 의해, 컬럼 분리 작업의 재시도를 가능하게 하는 것이다.

도 11은, 그와 같은 컬럼 분리 데이터의 재설정 동작 플로우를 도시하고 있다. 이 컬럼 분리 데이터 재설정은, 테스트 모드로서 행해진다. 즉 테스트 인에이블 커맨드인 커맨드 A를 입력함으로써, 메모리 칩은 테스트 모드로 설정된다.

그 후 파라미터 레지스터(8a)의 재기입을 지시하는 커맨드 B를 세트하고(스텝 S21), 재기입의 어드레스 및 데이터를 입력하면(스텝 S22), 이것에 기초하여 내부 컨트롤러(10)는, 파라미터 레지스터(8a)의 데이터를 재기입한다(스텝 S23). 구체적으로 여기에서 상정하고 있는 것은, 파라미터 레지스터(8a) 내에 있는 추가 컬럼 사용 유무 정보 중 적어도 일부에 대해, "사용하지 않음"을 "사용함"으로 변경하는 것이다.

다음으로, 컬럼 분리 데이터를 설정하기 위한 커맨드 C를 입력하면(스텝 S24), 이것을 받아 내부 컨트롤러(10)는 우선, 센스 앰프 회로 내의 전체 데이터 래치(130)를 일괄 리세트한다(스텝 S25). 이하 도 10에서 설명한 바와 마찬가지로 내부 컨트롤러(10)에 의해, 불량 컬럼 분리 데이터 설정(스텝 S26), 미사용 용장 컬럼 분리 데이터 설정(스텝 S27) 및, 미사용 추가 컬럼 분리 데이터 설정(스텝 S28)이 순차적으로 실행된다.

이상과 같이, 커맨드 입력을 따라 사용할 수 있는 추가 컬럼수를 변경 가능하게 함으로써, 유저는, 메모리 칩의 추가 컬럼을 데이터 영역의 확장 영역, 데이터의 신뢰성을 향상시키는 ECC 영역, 그 밖의 용도에 유효하게 이용할 수 있다. 또 이 방식을 적용하면, 메모리 칩 제조 메이커에서도, 추가 컬럼 사용 유무 정보가 상이한 2종의 제품을 준비할 필요가 없어져, 양산성면에서 바람직하다.

단, 전술한 커맨드 입력에 의한 컬럼 분리 데이터의 재설정은, 전원을 오프로 하면 무효로 되고, 다시 전원을 온했을 때는 초기화된다. 따라서, 이 컬럼 분리 데이터 설정의 재시도는, 전원 온일 때마다 행하는 것이 필요하다.

도 11에서는, 커맨드 B의 입력에 이어, 어드레스 및 데이터를 입력함으로써, 파라미터 레지스터 내의 추가 컬럼 사용 유무 정보를 재기입하도록 하고 있다. 이것에 대하여, 커맨드 B 자신에게 추가 컬럼 사용 유무 정보의 재기입 지시뿐만 아니라, 그 재기입 범위를 지시하는 기능을 갖게 할 수도 있다.

도 12는, 도 11의 스텝 S21의 커맨드 B에 대응하는, 컬럼 분리 재설정 커맨드 B1, B2, B3의 예를 도시하고 있다. 여기에서는, 전체 추가 컬럼수가 64이며, 전원 온 시의 초기 설정 동작에서는 전체 64 추가 컬럼이 분리될 경우를 도시하고 있다.

커맨드 B1은, 추가 컬럼 32개의 사용(즉, 32개의 추가 컬럼 분리)을 지시하고, 커맨드 B2는, 추가 컬럼 48개의 사용(즉, 16개의 추가 컬럼 분리)을 지시하고, 커맨드 B3은, 전체 64개의 추가 컬럼의 사용(즉, 추가 컬럼 분리 0개)을 지시하는 것으로 한다.

이들 커맨드 중 어느 하나가 입력되어서, 그 커맨드의 지시에 따라 파라미터 레지스터(8a)의 추가 컬럼 사용 유무 정보를 재기입할 수 있다. 그 후 도 11에 도시한 바와 같이 컬럼 분리를 지시하는 커맨드 C를 입력하면(스텝 S24), 내부 컨트롤러(10)는 컬럼 분리용 데이터 래치를 일괄 리세트한다(스텝 S25). 그리고, 일부 재기입된 파라미터 레지스터(8a)의 데이터에 기초하여, 불량 컬럼 분리(스텝 S26), 미사용 용장 컬럼 분리(스텝 S27), 및 미사용 추가 컬럼 분리(스텝 S28)가 순차적으로 행해진다.

추가 컬럼 분리 스텝 S28은, 파라미터 레지스터(8a)의 재기입된 추가 컬럼 사용 유무 정보에 기초하여 행해지기 때문에, 전술한 커맨드 B1, B2 혹은 B3의 지시에 따라, 32개의 추가 컬럼 분리, 16개의 추가 컬럼 분리, 혹은 추가 컬럼 분리하지 않음, 중 어느 하나가 선택된다.

여기까지 데이터 기입 시의 베리파이만을 설명했지만, 일괄 베리파이 회로(13)는, 데이터 소거에도 이용된다. 데이터 소거는 통상 블록 단위로 행해지고, 소거 전압의 인가와 소거 베리파이가 반복된다. 소거 베리파이 판독은, 기입의 경 우와 바이어스 조건은 상이하지만, 기본적인 방식은 마찬가지이며, 센스 앰프 회로에 의해 비트선의 충전 또는 방전 상태를 검출함으로써 행해진다. 따라서, 이 실시예의 일괄 베리파이 회로(13)에 의해, 유저가 액세스할 수 없는 컬럼을 베리파이 대상으로부터 제외한 소거 베리파이 판정이 가능하다.

상기 실시예에서는, 초기 설정 데이터는 메모리 셀 어레이(1) 내의 ROM 퓨즈 영역에 저장되어 있는 것으로 하였다. 이것에 대하여, 초기 설정 데이터의 전부 또는 일부를, 레이저 용단형의 기계적 퓨즈 회로 혹은 전기적으로 프로그래밍할 수 있는 전기적 퓨즈 회로로 이루어지는 퓨즈 박스에 저장하여도 된다.

다음으로, 다른 실시예로서, 본 발명의 전술한 실시예에 따른 상기 불휘발성 반도체 기억 장치를 사용하는 전기 카드 및 상기 카드를 사용하는 전기 장치에 대해서 설명한다.

도 14는 본 실시예에 따른 전기 카드 및 이 카드를 사용하는 전기 장치의 구성을 도시하고 있다. 본 전기 장치는 휴대용 전기 장치의 일례로서 디지털 스틸 카메라(101)이다. 전기 카드는 디지털 스틸 카메라(101)의 기록 매체로서 사용된 메모리 카드(61)이다. 메모리 카드(61)는 전술한 실시예에 따른 불휘발성 반도체 기억 장치 또는 메모리 시스템이 집적되거나 캡슐화된 IC 패키지(PK1)를 내장한다.

디지털 스틸 카메라(101)의 케이스는 카드 슬롯(102) 및 이 카드 슬롯(102)에 접속된 회로 기판(도시 생략)을 구비하고 있다. 메모리 카드(61)는 디지털 스틸 카메라(101)의 카드 슬롯(102)에 착탈 가능하게 삽입된다. 슬롯(102)에 삽입되었을 때, 메모리 카드(61)는 회로 기판의 전기 회로에 전기적으로 접속된다.

이러한 전기 카드가 비접촉식 IC 카드인 경우, 카드 슬롯(102)에 삽입되거나 또는 근접시켜졌을 때 무선 신호에 의해 회로 기판 상의 전기 회로에 전기적으로 접속된다.

도 15는 디지털 스틸 카메라의 기본 구성을 도시한다. 피사체로부터의 광은 렌즈(103)에 의해 수속되고 화상 촬상 장치(104)에 입력된다. 화상 촬상 장치(104)는, 예를 들면, CMOS 센서로서, 입력광을 광전기적으로 변환하여, 예를 들면 아날로그 신호로서 출력한다. 이 아날로그 신호는 아날로그 증폭기(AMP)에 의해 증폭되고, A/D 컨버터(A/D)에 의해 디지털 신호로 변환된다. 그 변환된 신호는 카메라 신호 처리 회로(105)에 입력되고, 여기서 입력 신호에 대하여 자동 노출 제어(AE), 자동 화이트밸런스 제어(AWB), 색분리 등이 행하여져 휘도 신호 및 색차 신호로 변환된다.

화상을 모니터하기 위해, 카메라 신호 처리 회로(105)로부터의 출력 신호는 비디오 신호 처리 회로(106)에 입력되어 비디오 신호로 변환된다. 비디오 신호의 시스템은, 예를 들면 NTSC(National Teleivision System Committee)이다. 비디오 신호는 디스플레이 신호 처리 회로(107)를 통하여 디지털 스틸 카메라(101)에 부착된 디스플레이(108)에 입력된다. 디스플레이(108)는 예를 들면 액정 모니터이다.

비디오 신호는 비디오 드라이버(109)를 통하여 비디오 출력 단자(110)에 공급된다. 디지털 스틸 카메라(101)에 의해 촬상된 화상은 비디오 출력 단자(110)를 통하여 텔레비젼 수상기와 같은 화상 장치에 출력될 수 있다. 이에 의해, 촬상 화상은 디스플레이(108) 이외의 화상 장치에 디스플레이될 수 있다. 마이크로컴퓨터 (111)는 화상 촬상 장치(104), 아날로그 증폭기(AMP), A/D 컨버터(A/D), 및 카메라 신호 처리 회로(105)를 제어한다.

화상을 캡쳐하기 위해, 조작자는 셔터 버튼(112)과 같은 조작 버튼을 누른다. 이에 응답하여, 마이크로컴퓨터(111)는 메모리 컨트롤러(113)를 제어하여 카메라 신호 처리 회로(105)로부터의 출력 신호를 비디오 메모리(114)에 프레임 화상으로서 기입한다. 비디오 메모리(114)에 기입된 프레임 화상은 압축/신장 회로(115)에 의해 소정의 압축 포맷에 기초하여 압축된다. 압축된 화상은 카드 인터페이스(116)를 통하여, 카드 슬롯 내에 삽입된 메모리 카드(61) 상에 기록된다.

기록된 화상을 재생하기 위해, 메모리 카드(61)에 기록된 화상은 카드 인터페이스(116)를 통하여 판독되고, 압축/신장 회로(115)에 의해 신장되고, 비디오 메모리(114)에 기입된다. 그 기입된 화상은 비디오 신호 처리 회로(106)에 입력되고, 화상이 모니터될 때와 동일한 방법으로 디스플레이(108) 등의 화상 장치 상에 디스플레이된다.

이러한 구성에서, 회로 기판(100) 상에는 카드 슬롯(102), 화상 촬상 장치(104), 아날로그 증폭기(AMP), A/D 컨버터(A/D), 카메라 신호 처리 회로(105), 비디오 신호 처리 회로(106), 디스플레이 신호 처리 회로(107), 비디오 드라이버(109), 마이크로컴퓨터(111), 메모리 컨트롤러(113), 비디오 메모리(114), 압축/신장 회로(115), 및 카드 인터페이스(116)가 장착된다.

카드 슬롯(102)은 회로 기판(100) 상에 장착될 필요는 없으며, 커넥터 케이블 등에 의해 회로 기판(100)에 접속될 수도 있다.

전원 회로(117)도 또한 회로 기판(100) 상에 장착된다. 전원 회로(117)는 외부 전원 또는 배터리로부터 전력을 받아 디지털 스틸 카메라(101) 내부에서 사용되는 내부 전원 전압을 생성한다. 예를 들면, DC-DC 컨버터는 전원 회로(117)로서 사용될 수 있다. 내부 전원 전압은 전술한 각 회로와 스트로브(118) 및 디스플레이(108)에 공급된다.

전술한 바와 같이, 본 실시예에 따른 전기 카드는 전술한 디지털 스틸 카메라와 같은 휴대용 전기 장치에 사용될 수 있다. 그러나, 전기 카드는 휴대용 전기 장치 뿐만 아니라, 도 16a 내지 도 16j에 도시한 바와 같은 다양한 장치에 사용될 수도 있다. 즉, 전기 카드는 또한 도 16a에 도시된 비디오 카메라, 도 16b에 도시된 텔레비젼 수상기, 도 16c에 도시된 오디오 장치, 도 16d에 도시된 게임 장치, 도 16e에 도시된 전기 악기, 도 16f에 도시된 휴대폰, 도 16g에 도시된 퍼스널 컴퓨터, 도 16h에 도시된 개인 정보 단말기(PDA), 도 16i에 도시된 보이스 레코더, 도 16j에 도시된 PC 카드에 사용될 수도 있다.

본 발명은 전술한 실시예들에 한정되는 것은 아니다. 당분야의 업자라면 형태 및 상세 구성에 있어서 다양한 변형들이 본 발명의 정신, 범위, 및 교시에 벗어남없이 이루어질 수 있다는 것을 이해할 수 있을 것이다.

본 발명에 따르면, 유저가 액세스할 수 없는 컬럼 영역에 후발적으로 불량이 발생해도, 기입 완료 판정을 할 수 없다고 하는 사태를 회피하는 것이 가능하게 된다.

Claims (20)

1. 전기적 재기입 가능한 불휘발성 메모리 셀을 갖는 메모리 셀 어레이와,

   상기 메모리 셀 어레이의 페이지 단위로의 판독 및 기입에 이용되는 센스 앰프 회로와,

   기입 또는 소거 시, 상기 센스 앰프 회로가 유지하는 베리파이 판독 데이터에 기초하여 기입 또는 소거의 완료를 판정하기 위한 베리파이 판정 회로와,

   상기 베리파이 판정 회로에 부속되어 상기 메모리 셀 어레이의 컬럼마다 형성된, 그 컬럼을 베리파이 판정 대상으로부터 제외하기 위한 컬럼 분리 데이터가 기입되는 데이터 래치와,

   전원 온 시의 초기화 동작 중에, 유저가 액세스하는 것이 불가능한 컬럼 중 적어도 일부를 베리파이 판정의 대상으로부터 제외하도록, 상기 데이터 래치에 컬럼 분리 데이터를 자동적으로 설정하는 제어 회로

   를 갖고,

   상기 베리파이 대상으로부터 제외하는 컬럼은, 특정 유저를 제외하고 비공개로 되는 추가 컬럼 및 불량 컬럼 치환에 사용되지 않는 용장 컬럼 중 적어도 한 쪽과, 불량 컬럼인 것을 특징으로 하는 반도체 기억 장치.
2. 삭제
3. 제1항에 있어서,

   상기 메모리 셀 어레이 내에 설정되거나 혹은 상기 메모리 셀 어레이와는 독립적으로 배치되어서, 컬럼 분리 데이터를 기입하는 데 필요한 컬럼 어드레스 정보 및 추가 컬럼 사용 유무 정보를 포함하는 초기 설정 데이터를 기억하는 초기 설정 데이터 기억 회로와,

   상기 초기화 동작에서 상기 초기 설정 데이터 기억 회로의 초기 설정 데이터가 판독되어서 전송되는 데이터 레지스터를 구비하고,

   상기 초기화 동작에서 상기 데이터 레지스터에 읽어내어진 초기 설정 데이터에 기초하여 상기 데이터 래치에 자동적으로 컬럼 분리 데이터가 설정되는 것을 특징으로 하는 반도체 기억 장치.
4. 제1항에 있어서,

   상기 데이터 래치는 각각 독립적으로 리세트 가능하게 구성되어 있는 것을 특징으로 하는 반도체 기억 장치.
5. 삭제
6. 삭제
7. 삭제
8. 삭제
9. 삭제
10. 삭제
11. 제1항에 있어서,

    커맨드 입력을 받아, 상기 데이터 래치에 컬럼 분리 데이터를 재설정하는 테스트 모드를 갖는 것을 특징으로 하는 반도체 기억 장치.
12. 삭제
13. 삭제
14. 제11항에 있어서,

    상기 메모리 셀 어레이 내에 설정되거나 혹은 상기 메모리 셀 어레이와는 독립적으로 배치되어서, 컬럼 분리 데이터를 기입하는 것에 필요한 컬럼 어드레스 정보 및 추가 컬럼 사용 유무 정보를 포함하는 초기 설정 데이터를 기억하는 초기 설정 데이터 기억 회로와,

    상기 초기화 동작에서 상기 초기 설정 데이터 기억 회로의 초기 설정 데이터가 판독되어서 전송되는 데이터 레지스터를 구비하고,

    상기 초기화 동작에서 상기 데이터 레지스터에 읽어내어진 초기 설정 데이터에 기초하여 상기 데이터 래치에 자동적으로 컬럼 분리 데이터가 설정되는 것을 특징으로 하는 반도체 기억 장치.
15. 제14항에 있어서,

    상기 테스트 모드에서는, 상기 데이터 레지스터가 기억하고 있는 초기 설정 데이터의 재기입 동작과, 재기입되는 데이터에 기초하여 상기 데이터 래치에의 컬럼 분리 데이터의 재설정 동작이 행하여지는 것을 특징으로 하는 반도체 기억 장치.
16. 제15항에 있어서,

    상기 테스트 모드는,

    제1 커맨드 입력에 의해, 상기 데이터 레지스터의 초기 설정 데이터를 일부 재기입하는 제1 스텝과,

    제2 커맨드 입력에 의해, 상기 데이터 레지스터의 재기입된 초기 설정 데이터에 기초하여 상기 데이터 래치에 컬럼 분리 데이터를 다시 설정하는 제2 스텝

    을 갖는 것을 특징으로 하는 반도체 기억 장치.
17. 제16항에 있어서,

    상기 제1 커맨드는, 상기 데이터 레지스터의 초기 설정 데이터의 재기입을 지시하는 것이며, 이것에 이어 입력되는 어드레스 및 데이터에 의해 초기 설정 데이터의 일부가 재기입되는 것을 특징으로 하는 반도체 기억 장치.
18. 제16항에 있어서,

    상기 제1 커맨드는, 상기 데이터 레지스터의 재기입을 지시하는 기능과, 상기 초기 설정 데이터의 재기입 범위를 지시하는 기능을 갖는 것을 특징으로 하는 반도체 기억 장치.
19. 제11항에 있어서,

    상기 베리파이 판정 회로에 부속되어, 소정수까지의 불량 컬럼을 허용하기 위한 허용 페일수 설정 회로를 갖는 것을 특징으로 하는 반도체 기억 장치.
20. 제11항에 있어서,

    상기 메모리 셀 어레이는, 직렬 접속된 복수의 메모리 셀을 갖는 NAND 셀 유닛을 배열하여 구성되어 있는 것을 특징으로 하는 반도체 기억 장치.

Images