JPH07182898A - 不揮発性メモリ装置 - Google Patents
不揮発性メモリ装置Info
- Publication number
- JPH07182898A JPH07182898A JP5324942A JP32494293A JPH07182898A JP H07182898 A JPH07182898 A JP H07182898A JP 5324942 A JP5324942 A JP 5324942A JP 32494293 A JP32494293 A JP 32494293A JP H07182898 A JPH07182898 A JP H07182898A
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- JP
- Japan
- Prior art keywords
- decoder
- memory cell
- cell group
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- Pending
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 メモリ検査時等に必要なメモリセルへのデー
タの書き込み時間の短縮を図る。 【構成】 フローティングゲート型不揮発性メモリセル
をマトリクス状に配列したＥＥＰＲＯＭメモリセル群２
と、それを制御するためのコントロール部１と、アドレ
スレジスタ５にコントロール部１からのアドレスを転送
するアドレスバス６と、前記アドレスレジスタ５により
複数アドレスを同時に選択できるデコーダ４とを備え、
デコーダ４を、ＥＥＰＲＯＭメモリセル群２の偶数番目
の行のそれぞれに同期して動作するＸデコーダＸＤＥＣ
ｅｖｅｎ７と、奇数番目の行のそれぞれに同期して動作
するＹデコーダＸＤＥＣｏｄｄ８とで構成し、ＥＥＰＲ
ＯＭメモリセル群２のＸ方向のアドレスを交互に選択す
る。
タの書き込み時間の短縮を図る。 【構成】 フローティングゲート型不揮発性メモリセル
をマトリクス状に配列したＥＥＰＲＯＭメモリセル群２
と、それを制御するためのコントロール部１と、アドレ
スレジスタ５にコントロール部１からのアドレスを転送
するアドレスバス６と、前記アドレスレジスタ５により
複数アドレスを同時に選択できるデコーダ４とを備え、
デコーダ４を、ＥＥＰＲＯＭメモリセル群２の偶数番目
の行のそれぞれに同期して動作するＸデコーダＸＤＥＣ
ｅｖｅｎ７と、奇数番目の行のそれぞれに同期して動作
するＹデコーダＸＤＥＣｏｄｄ８とで構成し、ＥＥＰＲ
ＯＭメモリセル群２のＸ方向のアドレスを交互に選択す
る。
Description
【０００１】
【産業上の利用分野】本発明は、ＥＥＰＲＯＭの検査時
の書き込み時間を短縮する不揮発性メモリ装置に関する
ものである。
の書き込み時間を短縮する不揮発性メモリ装置に関する
ものである。
【０００２】
【従来の技術】近年、不揮発性メモリは大容量化の要望
が高まり、そのため検査時間の中でも多くの時間を要す
る書き込み時間の短縮が要求されている。
が高まり、そのため検査時間の中でも多くの時間を要す
る書き込み時間の短縮が要求されている。
【０００３】以下、従来の不揮発性メモリ装置について
説明する。不揮発性メモリでは、ＥＥＰＲＯＭメモリセ
ル群の全アドレスに対して全て“１”や全て“０”また
は物理的に市松模様のデータを書き込んだ状態で検査を
行う必要がある。
説明する。不揮発性メモリでは、ＥＥＰＲＯＭメモリセ
ル群の全アドレスに対して全て“１”や全て“０”また
は物理的に市松模様のデータを書き込んだ状態で検査を
行う必要がある。
【０００４】図２は従来のＥＥＰＲＯＭのアドレス選択
に関する回路図である。図２において、１はコントロー
ル回路、２はＥＥＰＲＯＭメモリセル群、３はＹデコー
ダ、４はＸデコーダ、５はアドレスレジスタ、６はアド
レスバス、９，１０，１１，１２はそれぞれ０行目、１
行目、２行目、３行目のＸデコーダである。
に関する回路図である。図２において、１はコントロー
ル回路、２はＥＥＰＲＯＭメモリセル群、３はＹデコー
ダ、４はＸデコーダ、５はアドレスレジスタ、６はアド
レスバス、９，１０，１１，１２はそれぞれ０行目、１
行目、２行目、３行目のＸデコーダである。
【０００５】以上のような従来の不揮発性メモリ装置に
ついて、以下、その動作を説明する。コントロール回路
１はアドレスバス６、アドレスレジスタ５を介してアド
レスをＸデコーダ４、Ｙデコーダ３に転送する。データ
を書き込むためにはＸデコーダ４、Ｙデコーダ３、アド
レスレジスタ５により任意のアドレスを１つずつ順次選
択し、全ＥＥＰＲＯＭメモリセル群に対してデータを１
アドレスずつ書き込むことにより全領域のデータを書き
換えて検査を行う。
ついて、以下、その動作を説明する。コントロール回路
１はアドレスバス６、アドレスレジスタ５を介してアド
レスをＸデコーダ４、Ｙデコーダ３に転送する。データ
を書き込むためにはＸデコーダ４、Ｙデコーダ３、アド
レスレジスタ５により任意のアドレスを１つずつ順次選
択し、全ＥＥＰＲＯＭメモリセル群に対してデータを１
アドレスずつ書き込むことにより全領域のデータを書き
換えて検査を行う。
【０００６】
【発明が解決しようとする課題】しかしながら上記従来
のような不揮発性メモリ装置では、検査時にメモリセル
群に“０”，“１”の市松模様を書き込もうとすると、
ＥＥＰＲＯＭのメモリセル群の全アドレスに対する書き
込み時間が長くかかるという問題があった。
のような不揮発性メモリ装置では、検査時にメモリセル
群に“０”，“１”の市松模様を書き込もうとすると、
ＥＥＰＲＯＭのメモリセル群の全アドレスに対する書き
込み時間が長くかかるという問題があった。
【０００７】本発明は従来の問題を解決するもので、検
査時に“０”，“１”の市松模様等を書き込む場合で
も、データの書き込み時間を短縮することができる不揮
発性メモリ装置を提供することを目的とする。
査時に“０”，“１”の市松模様等を書き込む場合で
も、データの書き込み時間を短縮することができる不揮
発性メモリ装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】この目的を達成するため
に、本発明の不揮発性メモリ装置は、ＥＥＰＲＯＭメモ
リセル群の偶数番目の行のそれぞれに同期して動作する
ゲート手段を設け、かつメモリセル群の奇数番目の行の
それぞれに同期して動作するゲート手段を設けたＸデコ
ーダを備えている。
に、本発明の不揮発性メモリ装置は、ＥＥＰＲＯＭメモ
リセル群の偶数番目の行のそれぞれに同期して動作する
ゲート手段を設け、かつメモリセル群の奇数番目の行の
それぞれに同期して動作するゲート手段を設けたＸデコ
ーダを備えている。
【０００９】
【作用】この構成によって、メモリセル群の偶数番目の
行に属する複数アドレスを同時に選択可能で、かつ奇数
番目の行に属する複数アドレスを同時に選択可能にな
る。
行に属する複数アドレスを同時に選択可能で、かつ奇数
番目の行に属する複数アドレスを同時に選択可能にな
る。
【００１０】
【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。
照しながら説明する。
【００１１】図１は、本発明の一実施例における不揮発
性メモリ装置のアドレス選択に関する回路図を示すもの
である。図１において、１はコントロール回路、２はＥ
ＥＰＲＯＭメモリセル群、３はＹデコーダ、４はＸデコ
ーダ、５はアドレスレジスタ、６はアドレスバス、７は
偶数行選択用のＸデコーダＸＤＥＣｅｖｅｎ、８は奇数
行選択用のＸデコーダＸＤＥＣｏｄｄ、９，１０，１
１，１２はそれぞれ０行目、１行目、２行目、３行目の
Ｘデコーダである。
性メモリ装置のアドレス選択に関する回路図を示すもの
である。図１において、１はコントロール回路、２はＥ
ＥＰＲＯＭメモリセル群、３はＹデコーダ、４はＸデコ
ーダ、５はアドレスレジスタ、６はアドレスバス、７は
偶数行選択用のＸデコーダＸＤＥＣｅｖｅｎ、８は奇数
行選択用のＸデコーダＸＤＥＣｏｄｄ、９，１０，１
１，１２はそれぞれ０行目、１行目、２行目、３行目の
Ｘデコーダである。
【００１２】コントロール回路１はアドレスバス６、ア
ドレスレジスタ５を介してアドレスをＸデコーダ４、Ｙ
デコーダ３に転送する。Ｘデコーダ４は、ＥＥＰＲＯＭ
メモリセル群２のＸ方向のアドレスを交互に選択するこ
とができるＸＤＥＣｅｖｅｎ７とＸＤＥＣｏｄｄ８とか
らなる。
ドレスレジスタ５を介してアドレスをＸデコーダ４、Ｙ
デコーダ３に転送する。Ｘデコーダ４は、ＥＥＰＲＯＭ
メモリセル群２のＸ方向のアドレスを交互に選択するこ
とができるＸＤＥＣｅｖｅｎ７とＸＤＥＣｏｄｄ８とか
らなる。
【００１３】以上のように構成された不揮発性メモリ装
置について、以下、その動作を説明する。物理的に０，
１の市松模様のデータを書き込むためには、ＸＤＥＣｅ
ｖｅｎ７とＸＤＥＣｏｄｄ８とＹデコーダ３の全てを同
時に選択して全ＥＥＰＲＯＭメモリセル群２のデータを
消去後、コントロール回路１から１ワード分のデータ
（１，０，１，０，……）を転送し、ＸＤＥＣｅｖｅｎ
７と全てのＹデコーダ３を選択して、ＥＥＰＲＯＭのメ
モリセル群の偶数行の全アドレスに対し、前記（１，
０，１，０，……）のデータの書き込みを行う。次に、
コントロール回路１から１ワード分の（０，１，０，
１，……）のデータを転送し、ＸＤＥＣｏｄｄ８と全て
のＹデコーダ３を選択して、ＥＥＰＲＯＭのメモリセル
群の奇数行の全アドレスに対し、前記（０，１，０，
１，……）のデータの書き込みを行う。
置について、以下、その動作を説明する。物理的に０，
１の市松模様のデータを書き込むためには、ＸＤＥＣｅ
ｖｅｎ７とＸＤＥＣｏｄｄ８とＹデコーダ３の全てを同
時に選択して全ＥＥＰＲＯＭメモリセル群２のデータを
消去後、コントロール回路１から１ワード分のデータ
（１，０，１，０，……）を転送し、ＸＤＥＣｅｖｅｎ
７と全てのＹデコーダ３を選択して、ＥＥＰＲＯＭのメ
モリセル群の偶数行の全アドレスに対し、前記（１，
０，１，０，……）のデータの書き込みを行う。次に、
コントロール回路１から１ワード分の（０，１，０，
１，……）のデータを転送し、ＸＤＥＣｏｄｄ８と全て
のＹデコーダ３を選択して、ＥＥＰＲＯＭのメモリセル
群の奇数行の全アドレスに対し、前記（０，１，０，
１，……）のデータの書き込みを行う。
【００１４】なお、全て“１”あるいは全て“０”のデ
ータをＥＥＰＲＯＭメモリセル群に書き込む場合には、
ＸＤＥＣｅｖｅｎ７とＸＤＥＣｏｄｄ８とＹデコーダ３
を同時に全て選択して、ＥＥＰＲＯＭメモリセル群のデ
ータを消去後、ＥＥＰＲＯＭメモリセル群２に対して全
て“１”または全て“０”のデータの書き込みを行う。
ータをＥＥＰＲＯＭメモリセル群に書き込む場合には、
ＸＤＥＣｅｖｅｎ７とＸＤＥＣｏｄｄ８とＹデコーダ３
を同時に全て選択して、ＥＥＰＲＯＭメモリセル群のデ
ータを消去後、ＥＥＰＲＯＭメモリセル群２に対して全
て“１”または全て“０”のデータの書き込みを行う。
【００１５】また、本実施例では１ワード分のデータと
して（０，１，０，１，……）、あるいは（１，０，
１，０，……）のデータを転送しているが、１ワード分
のデータとしてはどのような“０”，“１”の組合せで
あってもよい。このように他の“０”，“１”の組合せ
にして、奇数行、偶数行をそれぞれ一括書き込みするこ
とで、市松模様以外の配列についても書き込み時間の短
縮を図ることができる。
して（０，１，０，１，……）、あるいは（１，０，
１，０，……）のデータを転送しているが、１ワード分
のデータとしてはどのような“０”，“１”の組合せで
あってもよい。このように他の“０”，“１”の組合せ
にして、奇数行、偶数行をそれぞれ一括書き込みするこ
とで、市松模様以外の配列についても書き込み時間の短
縮を図ることができる。
【００１６】以上のように本実施例によれば、ＥＥＰＲ
ＯＭメモリセル群に“０”，“１”の市松模様のデータ
等を書き込む場合、１行ずつ書き込む必要がなく、奇数
行と偶数行に分けて一括してデータの書き込みを行える
ので、従来の方法よりも速く書き込むことができ、検査
時のデータの書き込み時間を短縮することができる。
ＯＭメモリセル群に“０”，“１”の市松模様のデータ
等を書き込む場合、１行ずつ書き込む必要がなく、奇数
行と偶数行に分けて一括してデータの書き込みを行える
ので、従来の方法よりも速く書き込むことができ、検査
時のデータの書き込み時間を短縮することができる。
【００１７】
【発明の効果】本発明は、偶数行選択用のゲート手段と
奇数行選択用のゲート手段をＸデコーダに設けることに
より、ＥＥＰＲＯＭメモリセル群の複数アドレスを同時
に選択し、同一データを一度に書き込むことで、検査時
のデータの書き込み時間を短縮することができる優れた
不揮発性メモリ装置を実現するものである。
奇数行選択用のゲート手段をＸデコーダに設けることに
より、ＥＥＰＲＯＭメモリセル群の複数アドレスを同時
に選択し、同一データを一度に書き込むことで、検査時
のデータの書き込み時間を短縮することができる優れた
不揮発性メモリ装置を実現するものである。
【図１】本発明の一実施例における不揮発性メモリ装置
の構成を示す図
の構成を示す図
【図２】従来の不揮発性メモリ装置の構成を示す図
１ コントロール回路 ２ ＥＥＰＲＯＭメモリセル群 ３ Ｙデコーダ ４ Ｘデコーダ ５ アドレスレジスタ ６ アドレスバス ７ 偶数行選択用のＸデコーダ ８ 奇数行選択用のＸデコーダ ９ Ｘデコーダ（０行目） １０ Ｘデコーダ（１行目） １１ Ｘデコーダ（２行目） １２ Ｘデコーダ（３行目）
Claims (1)
- 【請求項１】 フローティングゲート型不揮発性メモリ
セルを複数行・複数列からなるマトリクス状に構成した
メモリセル群と、前記メモリセル群を制御するコントロ
ール部と、アドレスレジスタにアドレスを転送するアド
レスバスと、前記アドレスレジスタにより複数アドレス
を同時に選択可能なデコーダとからなり、前記メモリセ
ル群の偶数番目の行のそれぞれに同期して動作するゲー
ト手段を設け、また前記メモリセル群の奇数番目の行の
それぞれに同期して動作するゲート手段を設けた不揮発
性メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5324942A JPH07182898A (ja) | 1993-12-22 | 1993-12-22 | 不揮発性メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5324942A JPH07182898A (ja) | 1993-12-22 | 1993-12-22 | 不揮発性メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07182898A true JPH07182898A (ja) | 1995-07-21 |
Family
ID=18171351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5324942A Pending JPH07182898A (ja) | 1993-12-22 | 1993-12-22 | 不揮発性メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07182898A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6158028A (en) * | 1997-08-06 | 2000-12-05 | Nec Corporation | Semiconductor integrated circuit |
-
1993
- 1993-12-22 JP JP5324942A patent/JPH07182898A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6158028A (en) * | 1997-08-06 | 2000-12-05 | Nec Corporation | Semiconductor integrated circuit |
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