JPS59502036A - 電気回路網のｎ個の端子の間の内部の相互接続構造の検査の方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 電気回路網のｎ個の端子の間の内部の相互接続構造の検査の方法及び装置 本発明は１つの電気回路網のｎ個の端子間の内部接続構造の検査の方法と、その 検査結果を、端子間に信号通路があるか否かによってｎ個の記憶素子蹟記憶させ るための方法に関する。本発明はまた、その内部接続構造があらかじめ検査され メモリに記憶されている基準電気回路網の複製として製造される電気回路網の試 験方法に関する。このような試験は、被試験回路網と基進回路網との間の違いの 表示をも含んでいる。本発明はまた、上記２つの方法を実現するための装置にも 関する。

非常に多数の端子を有する電気回路網を製造する画業技術分野では広く知られて いるように、端子間の内部相互接続構造の検査及び制御試験はきわめて重要であ る。

このような検査如おいては、”ＹＥＳ”又は”Ｎｏ”の形の情報が要求され、検 査対象の１対の端子の間に接続が存在するか否かを示す。一般に接続が存在する ことは端子間の電気抵抗が限界値以下である場合に確定され、その抵抗値が限界 値以上の時は接続がないと判定される。

特に多数の端子（例えば、数百又は数千端子）で構成された回路網の場合には、 このような検査の実施はかなり複雑で高価な機械の使用を必要とする。複雑さの 程度は端子数の増加に従って急激に増加する。そして小数の端子の場合に用いら れるように設計されている装置は、論理的考察により拡張使用することは不可能 である。なぜなら、端子数の増加に伴って、不可避の別の問題が発生するためで ある。主な問題としては、電気回路網では、原理上、制限されない割合の端子が 電気的に接続されて共通端子を形成し、かつこれらの端子に接続されている試験 対象回路の中で不必要な結合や接続が起こり得るということである。

多数の端子を有する回路網の検査用に、コンピュータが使用されているが、それ は可能な接続方法の数が極端に多くなるためである。そして、それぞれの状態を 示すデータはコンピュータのメモリに記憶される。

今まで我々の知るところでは、未知の電気回路網の内部接続構造ビ自動検査でき る自己プログラム方式の電子機器は公表されていない。

本発明の目的は、複数個の端子を有する電気回路網の検査方法並びに装置乞提供 することである。それらは未知の回路網の内部接続構造の検査を自己プログラミ ング如よって可能とし、複雑なプロセッサの操作、更には７０ロセツサの使用さ えをも必要とせず、又記憶容量として最少のものしか必要とせず、その記憶容量 は回路網に含まれる端子数を超えない。すなわち記憶される情報は最少の冗長− しか持っていない。

本発明の第１の特徴によれば、ｎ個の端子を有する電気回路網の内部接続構造の 検査方法と、ｎ個のメモリセルで構成されたメモリに、端子間に信号通路が存在 するか否かを測定することによる前記検査の結果を記憶するための方法とが提供 される。本発明による前記方法においては、アドレス発生器により制御されるｎ 個の出力を有するデマルチプレクサ忙よってそれぞれの端子に測標信号を切換印 加し、前記測標信号の通過を、それぞれの端子に接続されたｎ個の入力を有しも う１つのアドレス発生器によりセットされるマルチプレクサによって検索し、デ マルチプレクサの安定状態のおのおのにおいて、前記測標信号の通過を、Ａサイ クルと称する第１の試験サイクルの段階（ステップ）に従って検索し、前記Ａサ イクルのおのおのにおいて、前記マルチプレクサは、前記デマルチプレクサの前 記安定状態に関連した端子から最終端子まで進められ（ステップされ）、そして 各ステップにおいて前記マルチプレクサの出力の状態を監視し、もしその出力の 中に前記測標信号の通過乞表わすアクティブな状態が検出されると、マルチプレ クサの現在のアドレスが一時的た記憶され、前記出力の中に次のアクティブな状 態が検出された時、前記の一時的に記憶されたアドレスは、前記のアクティブな 状態に関連した第１の論理値を有する終結ピントとともに、ちょっとの間アドレ ス指定されたメモリセルの中に書込まれ、その後火のメモリアドレスがセットさ れ、前記のちょっとの間アドレスされたアドレスは一時的だ記憶され、そして、 この繰返された順次の段階はマルチプレクサが第ｎ番端子、すなわち最終端子に 接続されるまで続けられる。

そして、その次の段階において、前記の一時的に記憶されたアドレスは、前記第 １の論理値に対し反転された第２の論理値を有する終結ビットとともに、メモリ の次の自由なアドレスの中に書込まれ、それからメモリを次のアドレスに前進さ せ、次に、デマルチプレクサの次の安定状態を調整するためのＢサイクルが開始 され、このＢサイクルでは、デマルチプレクサのアドレスはそれぞれのステップ だけ増加され、おのおののステップにおいて、このアドレスは、すでに満たされ たメモリセルの内容と比較され、一致が検出されると、デマルチプレクサのアド レスは１ステツプだけ増加され、この増加されたステップは、第１のセルで始ま る、すでに書込まれているメモリセルの内容と比較され、もし満たされたメモリ セルの内容のいずれもがデマルチプレクサの現在のアドレスと一致しないことが わかればこのデマルチプレクサの現在のアドレスを安定しタテマルチプレクサの アドレスとして受け入れ、その後、次のＡサイクルを開始し、かくしてＡサイク ルとＢサイクルとの連続する交互の繰返しによりメモリのすべてのｎ個のセルへ の書込みが行なわれる。

本発明の他の特徴によれば、１つの被検回路網の端子の間で判断された内部相互 接続構造と基準回路網の内部相互接続構造との一致を試験する方法が提供される 。この方法においては、基迩回路絽の内部接続構造は上述の方法によりメモリに 記録される。本発明による方法の特徴は、被検回路網のそれぞれの端子へ加える 測標信号を、アドレス発生器によりアドレス指定されるデマルチプレクサによっ て切換え、入力が前記端子に接続されかつ第２のアドレス発生器によりアドレス 指定されるマルチプレクサによって、前記測標信号のマルチプレクサの出力への 到着を試験し、その試験結果により短絡の証拠を調べ又は現在接続されている端 子間の導通試験を行ない、前記短絡試験及び導通試験は交互のサイクルで実施さ れろ。そして、短絡制御サイクルの中において、デマルチプレクサがセットされ るアドレスのメモリセルの中では、終結ビットの値は前記第２の論理値に対応し ており、またそのようなデマルチプレクサの状態を維持している間に、メモリの アドレスは逐次増加され、各ステップにおいてメモリの内容は読出され、読出さ れた終結ビットの値が前記第２の論理値に相当するときは、マルチプレクサはＦ ｌ−ツメモリセル内に記憶されたアドレスにセットされ、かつその出力状態は検 査される。そして、もしこの出力に短絡を意味する測標信号が検出されるとエラ ー表示を行なう。前記第１のサイクルのおのおのの終りに続いて次のアドレスの メモリセルが読出され、デマルチプレクサはこのセル内に記憶された数値に対応 する位置にセットされ、このメモリセル内の終結ビット値が前記第２の論理値を とる場合には、他の短絡試験サイクルが開始され、もし終結ビットが、他の値、 すなわち第１の論理値をとる場合には、第２の形の導通試験サイクルが開始され 、この導通試験サイクル中如は、マルチプレクサは、次のアドレスのメモリセル に記憶された数値によってきまる位置にセットされてマルチプレクサの出力状態 が検査される。もし測標信号の欠落、すなわち導通状態が測定されると、エラー 表示を行ない、もし導通状態が検出されると、デマルチプレクサは次のアドレス のメモリセルに記憶された数値できまる位置にセットされ、このメモリセルに記 憶されている終結ビットの値に従って、更に短絡又は導通試験サイクルが開始さ れる。

本発明の方法の一つの好適実施例においては、前記試験は、２つのあらかじめ定 められた限界メモリアドレスの閘の範囲内において実施される。この実施例にお いては、デマルチプレクサは、最初は、前記限界メモリアドレスの１つに記憶さ れた位置にセットされ、第１のサイクルの形式はこのアドレス内の終結ビットの 論理値により決定される。

本発明のさらに他の特徴によれば、前記の検査および制御試験の方法を共に実施 できる装置が提供される。

本発明による装置は、被検回路網のｎ個の端子に出力が接続されたデマルチプレ クサと、前記端子に入力が接続されたマルチプレクサと、前記デマルチプレクサ のアドレス入力に接続された第１のアドレス発生器と、前記マルチプレクサのア ドレス入力に接続された第２のアドレス発生器と、前記マルチプレクサの出力に 接続され、その出力値を一時的に記憶するためのレジスタと、要求された動作モ ードに従ってセットすることができ、その出力が前記第２箇アドレス発生器のア ドレス入力に接続され、その第１人力が前記第１のアドレス発生器の出力に接続 された選択器と、ｎ個のセルを含み、かつその１つ以外は前記レジスタの出力眞 接続されたデータ入力を有し、そのデータ出力は、その１つ以外は前記第１のア ドレス発生器のアドレス入力と前記選択器の第２の入力に接続された１つのメモ リと、該メモリのアドレス入力に結合されたメモリアドレス指定回路と、メモリ の内容と前記第１のアドレス発生器の現在位置との一致を決定するための装置と 、前記メモリアドレス指定回路の与えられた状態を一時的に記憶し、かつ前記メ モリアドレス指定回路が再び前記状態となったことを表示するための装置と、前 記マルチプレクサの出力、前記メモリの残りの１つのデータ出力、前記の一致を 決定するための装置の出力、及び前記の一時的記憶装置の出力を受取り、前記メ モリの残りの１つのデータ人力をセットしかつ前記第１及び第２のアドレス発生 器、前記選択器、前記レジスタ、前記メモリアドレス指定回路、及び前記メモリ を制御するための制御出力を有する制御ユニットとを包含している。

本発明に基づく方法によれば、検査及び試験の仕事を実行中に、回路網に関して それまでに得られた情報を考慮に入れるので、検査の段階（ステップ）の数は最 少になり、検査結果を記憶するために必要なメモリセルの数もまた最少になる。

終結ビットを使用することにより、回路網の内部構造は、論理グループごとに連 続したメモリアドレスの中に記憶される。その態様は、１つのグループの中にお いては、相互に接続された端子の終結ビットは、論理値「１」を有し、それは、 論理値「Ｏ」を有するそのグループの最後の数のところまで続いている。そのよ うな情報の記憶の仕方により、誤接続の同定及び検索が容易になる。

本発明を、添附図面を参照して、実施例について説明する。

第１図は本発明による装置の全体ブロック図である。

第２図は試験対象の回路網の１部分の詳細図である。

第３図はメモリ内の記憶状態を表の形式で図示した説明図である。

第１図には、ｎａの端子を含む電気回路網（ＮＷ）が示されている。この回路網 において、端子は回路網（ＮＷ）の仕事及び機能に対応した内部構造に従って相 互に接続されている。これらの相互接続は”ＹＦｉＳ”　又は”Ｎｏ”で表現さ れる形式のものであり、任意の特定の接続の値は、対応する端子間で測定された 電気的抵抗値に基づいて決定される。すなわち、この抵抗値があらかじめ定めら れた限界値以上であるか以下であるかによって決定される。ｎ′個の端子の間の 内部の相互接続の構造は、未知の場合もあり得る。そのような場合における仕事 は、検査の対象の構造の検査と記憶とである。他方、この構造が既知であり、記 憶された形式で利用できる場合における仕事は、試験の対象の回路網の相互接続 の実際の構造が、記憶されているあらかじめ定められた構造に完全に対応するか 否かを調べる制御試験である。これらの２種類の仕事の実行にあたっては、基本 的に異なった手段が必要である。

以下の記述においては、上述の第１の仕事を簡単に検査（ｅｘａｍｉｎａｔｉｏ ｎ　）と称し、第２の仕事を制御（ｃｏｎｔｒｏｌ　）又は試験（ｔｅｓｔｓ　 ）と称する。ｎ１′の値は、数百、数千又は数万のオーダの大きい値である。

このような太きなから見れば、これらの仕事の遂行はそれほど簡単なものでない ことは明らかであろう。

第１図において、回路網（Ｎ　Ｗ）の端子は、デマルチプレクサ（Ｄ　Ｍ　ｐ　 ｘ）のｎ個の出力端子と、マルチプレクサ（ＭＰＸ）のｎ個の入力端子とに接続 されている。デマルチプレクサ（Ｄ　Ｍ　ｐ　Ｘ）の現在の状態はアドレス発生 器ＣＤ　Ｍ　Ｏ）Ｋより決定され、マルチプレクサ（Ｍ　Ｐ　Ｘ）の現在の状態 はアドレス発生器（Ｍ　Ｐ　Ｃ）により決定される。アドレス発生器（Ｍ　ｐ　 ｃ）はデータ人力１２及び制御入力２０を有する。デマルチプレクサ（Ｄ　Ｍ　 Ｐ　Ｘ）は、アドレス発生器（Ｍ　ｐ　ｃ）によりアドレス指定された出方に接 地電位を供給する。他方、マルチプレクサ（Ｍ　Ｐ　Ｘ）の出方ν）の電気的状 態は、アドレス指定されたマルチプレクサの入力と接地との間の通路の抵抗、す なわちこの通路が閉路しているか開路しているかによって高又は低となる。

アドレス発生器（Ｄ　Ｍ　Ｃ）の現在の状態は、そのデータ入力１０及び制御入 力１１に存在する信号（例えば、シフト命令、書込み命令又は消去命令等の入力 信号）により決定される。アドレス発生器（Ｄ　Ｍ　Ｃ）の出力端に出力された アドレス信号は、デマルチプレクサ（ＤＭ　Ｐ　Ｘ）のアドレス入力のみならず 、第１の比較器（ＫＯＭ１功第１人力及び選択器（Ｓ　Ｅ　Ｌ）の１つの入力如 も印加されている。選択器（Ｓ　Ｅ　Ｌ）の出力は、アドレス発生器（ＭＰＣ） のデータ入力に接続されており、選択器（Ｓ　Ｅ　Ｌ）の現在の位置はそのモー ド制御入力に接続された制御信号によって決定される。

本装置は、ｎ個のアドレス可能な記憶セルを有するメモＩＪ（Ｍ　Ｅ　Ｍ）７． 含み、このメモリのデータ入力は、その１本を除いて線路１５７通してレジスタ （ＲＥ　Ｇ）の出力に接続され、残りの１つの入力は、線路１３を経由して終結 ビット２（後述する）を記憶するために制御ユニット（ＣＵ）に接続されている 。レジスタ（ＲＥ　Ｇ）のデータ入力端は、アドレス発生器（ＭＰＣりの出力に 接続され、レジスタ（ＲＥＧ）の制御人力１８は制御ユニット（、ＣＵ）に接続 されている。

メモリ（Ｍ　Ｋ　Ｍ）のアドレス人力１６ば、メモリアドレス指定回路（ＭＫＣ ）の出方に接続されており、メモリアドレス指定回路の入力は、第２の計数器（ Ｃ！　Ｎ　Ｔ　２）の出力と第２の比較器（Ｋ　ＯＭ　２）の１つの入力とに接 続されている。第２の比較器（Ｋ　ＯＭ　２）のもう一つの入力は、第１の計数 器（ＣＮＴ１坊出力に接続されている。第１）計数器（ＣＮ　Ｔ　１）は、後述 するように、メモリアドレス指定回路（Ｍ　Ｅ　Ｃ）とともに制御され、メモリ アドレス指定回路（Ｍ　Ｅ　ｃ）６：サブ−サイクル中にステップされる（その 動作が進められる）ときその状態を記憶する。

メモＩＪ（Ｍ　Ｅ　Ｍ）のデータ出力端は、終結ビットに対応する出力を除いて 、線路１４を経てアドレス発生器（ＤＭＣ）のデータ入力１０、第１の比較器（ ＫＯＭｉ）の第２人力、更に選択器（Ｓ　Ｅ　Ｌ）の第２人力に接続されている 。メモリ（Ｍ　Ｅ　Ｍ）よりの終結ビットのデータ出力は、線路１７を経て制御 ユニット（ＣＵ）に接続されている。２つの比較器（ＫＯＭｌ）及び（Ｋ　ＯＭ 　２）の出力とマルチプレクサ（Ｍ　ｐ　ｘ）の出力（Ｖ）とは、制御ユニット （ＣＵ）のそれぞれの端子に接続されている。

制御ユニット（ｃ　Ｕ）の仕事は、本発明装置全体の動作の調整を行なうことで あり、そのために、制御ユニット（ＣＵ）は、書込み、シフト、消去及び使用可 能化等の本発明装置のすべての機能ユニットの一般制御入カと、選択器（Ｓ　Ｅ 　Ｌ）のモード制御人力１９とに接続されている。制御ユニット（ｃ　Ｕ）は、 順次動作の論理回路又はプロセッサ制御ユニットにより構成することができるが 、制御ユニツ）（Ｃ！　［Ｔ）の構成の設計は、例えば、アドレス発生器（ＤＭ Ｏ）及び（Ｍ　ｐ　ｃ）、メモリアドレス指定回路（ＨＥ　ｃ）及びレジスタ（ ＲＥ　Ｇ）のような機能ユニットが高性能の制御用に設計されていれば、すなわ ちこれらのユニットが書き込み、ステツぎング（ｓｔｅｐｐｉｎｇ）、シフト、 リセット等の機能を備えていれば、より簡単にすることができる。メモリ（Ｍ　 Ｅ　Ｍ）は、その通常の動作に必要な制御信号を制御ユニソ）（ＣＵ）から受取 る。

第１図においては、簡潔にするために、（幾能ユニットのい（つかの入出力と制 御ユニツ１−（ａＵ）との接続は、接続線の代わりに参照番号を用いて記号表示 されている。

本発明による装置の動作と方法の実施の態様とを、例示された仕事の処理につい て説明する。

内部構造が未知な回路網（Ｎ　Ｗ）乞検査する際の仕事は、端子相互開力内部構 造を確定することと、確定した構造をメモリに記憶することとである。与えられ た形式の回路網において、内部構造が既知であるとき、製造された他の同様な回 路網の内部構造は、基準と考えられる、すでに記憶されている内部構造に実際に 対応するか否かがチェック又は制御される。この後者の仕事の実行中には、試験 対象の回路網と原形回路網との間の不一致は、詳細に記憶されねばならない。

２つの異なる仕事如従って、本発明による装置は２つの異なる動作モードを有し 、それらはそれぞれ″検査＋（ｅｘａｍｉｎａｔｉｏｎ　）　モード及び”制御 ”　（ｃｏｎｔｒｏｌ　）モードと呼ばれる。そしてその方法は、また同様に、 ２つの範噴に分けられる。検査モードにおいては、選択器（Ｓ　Ｅ　Ｌ）は、ア ドレス発生器（Ｄ　Ｍ　Ｃ）のデータ出方をアドレス発生器（Ｍ　Ｐ　Ｃ）のデ ータ入力１２に結合し、他方制御ｌ！１モードにおいては、メモリ（Ｍ　Ｅ　Ｍ ）のデータ出力がアドレス発生器（ＭＰＣ）のデータ入力１２に結合される。制 御ユニット（ＣＵ）の動作もまた、現在選択されているモードに依存する。

最初に検査モードについて説明する。検査の仕事は、第２図に示された回路網の 内部構造を確定することであり、第２図に図示の例において、端子１及び３同様 に２，４及び５が内部接続されている。第６図の表は、アドレスレジスタ（Ｄ　 Ｍ　ｃ）、メモリアドレス指定回路（ＭＢＣ）の対応するデータ、及び（Ｄ　Ａ 　Ｔ　Ａ）及び終結ビット（ｚ）に分割された、アドレス指定されたメモリセル の内容を含んでいる。

さらに説明を簡単にするために、第１図に示すいくつかのユニットの内容は、そ のようなユニットに関連した文字の組合せのラベルを用いて参照する。

最初はＤＭＣ二〇であり、これはデマルチプレクサωＭ　ｐ　ｘ）が接地電位を 第０番目の端子に接続することを示す。この場合には、ＤＭＣ−ＭＰＣ＝ｏの状 態が選択器（Ｓ　Ｅ　ｒ、）３介してセットされ、マルチプレクサ（Ｍ　Ｐ　Ｘ ）の第０番目の入力がマルチプレクサの出方に接続されろ。接地電位が第０番目 の端子に加えられる結果、出力（Ｖ）の論理状態は゛１パとなる。この開始状態 において、ＭＰＣ，、ＤＭＣの値がレジスタ（ＲＥ　Ｇ）に書込まれる。

次に、ＤＭＣ−０の状態が保持され、アドレス発生器（Ｍ　ｐ　ｃ）の値は制御 ユニット（ＣＵ）により１つづつ増加される。マルチプレクサ（Ｍ　Ｐ−Ｘ）が 適当な入力を自分の出力に接続するたびに出力（ｖ）の現在の値が検出される。

もしｖ＝０が検出されると、アドレス発生器（Ｍ　Ｐ　Ｃχま前進される。これ は、ｖ−Ｏということになると、現在動作可能にされているマルチプレクサの入 力端と関連した端子と、デマルチプレクサ（Ｄ　Ｍ　Ｐ　Ｘ）により接地された 第０番目端子との間には内部接続がないのであるから明白である。第２図に示す 例において、第０番目端子は他のいかなる端子にも接続されていないので、アド レス発生器（Ｍ　ｐ　ｃ）はｎステップ前進し、その間、マルチプレクサ（Ｍ　 Ｐ　Ｘ）は各端子の状態の検出を可能にする。ｎ番目の状態に達したとき、下記 の事象が生じる。

論理レベル”１”が制御ユニット（ＣＵ）によって線路１３に結合される。

ノジスタ（ＲＥ　Ｇ）に記憶されている数値が、メモリ（ＭＫＭ）の現在アドレ ス指定されているセルの（ＤＡＴＡ）領域に書き込まれる。この書込み動作中に 値゛１′が終結ビン）Ｚ＝１としてメモリ内眞書込まれる。

このときは、メモリアドレス指定回路（Ｍ　Ｂ　Ｃ）は第０番目状態（Ｍｇｃ＝ ０）にあるので、書込みは第０番目のメモリセルにおいて行なわれる。書込み動 作が終了すると、メモリアドレスは１だけ増加されろ、すなわちＭＥＣ＝ｉが得 られる。この段階で第０番目端予力検査が終了する。同様の検査が周期的に後続 の端子について繰返され、このようなサイクルをサイクルＡと称する。次の段階 においては、アドレス発生器（ＤＭＣ）のセントが行なわれろ。現在の例冗おい ては、これは単に前回の値ＤＭＯ＝ＱＱまたけ増加させることを意味する。すな わちＤＭＣ＝１がセットされる。これによって接地電位が回路網（Ｎ　Ｗ）の第 １端子に加えられる。

アドレス発生器（ＤＭＣ）のセットは、サイクルＢと呼ぶ別のサイクルにおいて 行なわれる。

デマルチプレクサ（Ｄ　Ｍ　Ｐ　Ｘ）がＤＭＣ−１にセットされたときは、マル チプレクサ（Ｍ　Ｐ　Ｘ）の前進が行なわれ、それは別のサイクルＡで行なわれ る。第２のサイクルＡにおいては、ＤＭＣ＝ＭＰＣの値がまずセットされる。そ の値は現在は１に等しい。マルチプレクサ（ＭＰＸ）を（Ｄ　Ｍ　ｃ）より小さ い値にセットすることは不必要である。それは、それ以前のサイクルにおいて、 第０番目と第１番目端子間の接続はすでに検査されているからである。

ＭＰＣ−１がセットされると、ＤＭｃ−１の接地電位がマルチプレクサ出力（Ｖ ）に生じ、アドレス発生器（ＭＰＣ）（現在は１）の値がレジスタ（ＲＢ　ａ） に書込まれる。この過程は、アドレス発生器（Ｍ　ｐ　ｃ）の値を１つづつ進め て実行され、出力（Ｖ）の状態が監視される。（Ｍｐｃ）＝２のときＶ＝Ｑが得 られる。それは、第２の入力において、接地への通路が開路されるためである。

しかし第６番端子においては、ＭＰＣ＝３のときｖ−１が検出される。このこと は第６番端子が第１番端子に接続されていることを意味している。この場合には 下記の事象が生じる。

レジスタ（ＲＥＧ）の内容がメモリ（Ｍ　Ｅ　Ｍ）のアドレスＭＥＣ−１に書込 まれろ。そしてメモリアドレス指定回路（Ｍ　Ｂ　Ｃ）は前進しＭｇｃ＝２が得 られる。書込み動作中に、制御ユニット（ｃ　Ｕ）は出力（Ｖ）を線路１３に接 続し、従って終結ビットの値はＺ−１になる。

次にＭＰＣ−３がレジスタ（ＲＥ　Ｇ）に書込まれ、アドレス発生器（Ｍ　ｐ　 ｃ）は１づつ前進する。もしそれ以上論理値”１“が検出されないで第ｎ番目端 子に達すると、既に述べた事象が繰返される。すなわち、レジスタの値（数値３ ）は、終結ビットとして線路１３に接続されている値”０”とともに、現在アド レス指定されている（ＭＥｃ＝２）メモリセルに書込まれ、メモリアドレスは増 加される。すなわちＭＥＣ＝３が得られる。

これはこのサイクルＡの終了を意味し、次のサイクルＢを開始させることかでき る。

このサイクルＢに−おいて、デマルチプレクサのアドレスは１だけ増加され、Ｄ Ｍｃ−２がセットされる。

そして、接地電位が第２番端子に接続され、さらにＤＭＣ＝ＭＰＣ＝２の条件が セットされる。この条件により、サイクルＢが終了し、次のサイクルＡが開始さ れる。

このサイクルＡにおいて、ＭＰｃ−２の値がレジスタ（ＲＥ　Ｇ）に書込まれ、 マルチプレクサ（Ｍ　ｐ　ｘ）は第２の位置から前進し、出方（Ｖ）の値が監視 される。第２番端子は第４番端子と相互接続されているので、ＭＰ−Ｃ＝４の状 態がセットされるとＶ＝１が得られる。その結果、サイクルＡに特徴的なメモリ 処理が繰返される。

すなわち、 レジスタ（ＲＥ　Ｇ）の内容が、■−２−１の値と共に、メモリ（Ｍ　Ｅ　Ｍ） の現在アドレス指定されている（　ＭＢＣ−３）セルに書込まれる。メモリアド レスは１だけ増加される（ＭＥＣ＝４）。

現在のＭ　Ｐ　Ｃ＝　４がレジスタ（ＲＥ　Ｇ）に書込まれる。

この書込みサブサイクルに引続いて、マルチゾレクサアドレスは１だけ増加され る（Ｍｐｃ＝５　）。そこで、再びＶ＝１が検出され、次の書込みサブサイクル が開始される。この書込みサブサイクルにおいて、レジスタ（ＲＥ　Ｇ）に記憶 された値ＭＰＣ＝４が、終結ビットｚ＝１とともにアドレスＭＥＣ＝４［書込ま れ、メモリアドレスはまたけ増加される（ＭＢＣ＝５が得られる）。そして、値 ＭＰＣ＝５がレジスタ（ＲＥ　Ｇ）Ｋ書込まれる。

マルチプレクサ（Ｍ　Ｐ　Ｘ）のそれ以上のステップにおいては、もはや値ｖ＝ １は得られず、第０番端子に達すると、閉路サブサイクルが繰返される。すなわ ち、レジスタ（ＲＥ　Ｇ）に記憶された値ＭＰＣ！＝５と線路１３に送られた終 結ビット”Ｏ゛とは、アドレスＭＢＣ＝５に書込まれ、メモリアドレスは前進さ れ（ＭＥＣ＝６が得られる）、そこでサイクルＡは終了する。

その次に他のサイクルＢが絖く。いまや、サイクルＢを構成する全論理条件シス テムを説明することができる。

最初に、アドレス発生器（Ｄ　Ｍ　Ｃ）の値がまたけ増加され、ＤＭＣ−ろが得 られる。第２図を参照すると、ＤＭＣ−乙の場合には接地電位が回路網（Ｎ　Ｗ ）の端子３に加えられることがわかる。この位置においては測定は不必要になる 。それは、第１及び第６端子の相互接続は既洗検出されたし、またＤ　Ｍ　Ｃ＝ 　１のときは第１番端子のすべての可能な接続は検査されたからである。

このことは、ＤＭＣ！＝３の場合には検査を繰返す必要がないことを意味してい る。それは、このような検査は何ら新しい情報を与えないし、無駄なメモリ領域 を必要とし、かつ記憶されたデータに対する全体的な観察を減殺するからである 。従って条件ＤＭ　Ｃ＝３はセットされないで次の値ＤＭＣ−４に調整される。

この状態においても検査を行なう必要がない。その理由は、これはすでに端子２ に関連して実施済だからである。

従って、ＤＭＣ−４もまた飛び越される。同様の状態は、次のＤＭＣの値におい ても生じる。すなわちＤＭＣ−５の場合はまたＤＭＣ−２がセットされた時と同 一の状態となるからである。従って、アドレス発生器（ＤＭＣ）に対する次の安 定したステップはＤＭＣ＝６であり、この場合にはこれ以前に検査は実施されて はいない。

これらの状態は、各サイクルＢの開始時に検査されなければならない。そして、 次のサイクルＡは、アドレス発生器（Ｄ　Ｍ　Ｃりが次の安定な状態にセットさ れた場合にのみ開始することができる。第１図に示す装置においては、サイクル Ｂにおける検査は下記のように実施される。

このサイクルＢに先行するサイクルＡの終りにおいて、メモリアドレス指定回路 （Ｍ　ｗ　ｃ）は、次の自由なメモリアドレス、すなわちＭＫＣ＝６にセットさ れた。

この時点まで、第１計数器（ＣＮ　Ｔ　１）は、メモリアドレス指定回路（Ｍｍ ｃ）とともに（サイクルＡ内で）前進された。そしてその値は“６”である。サ イクルＢのはじまりにおいて、第１計数器（ＣＮ　Ｔ　１）の前進は終了し、メ モリアドレス指定回路（Ｍ　ＥＯ）は第２計数器（ｃ　Ｎ　Ｔ　２）Ｋよりセッ トされ、後者は零位置から１つづつ前進される。この場合には、アドレス発生器 （Ｄ　Ｍ　Ｏ）は、以前のサイクルＡの終りにおける値よりも１つだけ大きい値 を有する。すなわちその値はＤＭＣ＝３である。メモリアドレスを零から前進さ せていく間に、メモリの内容は各メモリアドレスにおいて読取られ、ＤＡＴＡ領 域はＤＭＣ＝３の値と比較される。この比較は、ＤＭＣ，＝ＤＡＴＡＤＡＴＡ＝ ３視する第１比較器ＫＯＭ１により行なわれる。比較器（Ｋ　ＯＭ　１）がその ような一致を示さなければ、検査は次のメモリアドレスに対して続行される。第 ３図に示す表から、この例においては、ＭＥＣ−２のアドレスにおいて、ＤＡＴ Ａ領域は、現在のＤＭＯの値と同じのＤＡＴＡ＝３の値乞有する。

この一致は第１比較器（Ｋ　ＯＭ　１）により検出され、この一致状態に応答し て次の事象が生じる。

アドレス発生器（Ｄ　Ｍ　Ｃ）は１ステツプだけ前進する。

そして、 第２計数器（ｃ　Ｎ　Ｔ　２）は再び零セットにもどる。

ＤＭＣ’＝ＤＡＴＡの検査が各メモリアドレスに対して繰返される。例として、 ＤＭＣ＝４はＭＢＣ＝４のアドレスで見つげられ、ＤＭＣ＝５はアドレス（Ｍ　 Ｅ　’Ｃ）′−５で見つけられる。

この過程は、先行するサイクルの終りにセットされた次の自由なメモリアドレス に達するまで繰返される。゛このアドレスは、第１計数器（Ｃ！ＮＴｉ）に記憶 される。

第２比較器（Ｋ　ＯＭ　２）は、Ｃ！ＮＴ１＝ＣＮＴ２の一致を監視するように 調整され、この条件が成立するときは、現在のメモリアドレスは、前のサイクル Ａの終りにセットされた値に等しくなる。この例では６である。この状態はサイ クルＢの終りを示している。

サイクルＡとサイクルＢとを交互に使用することにより下記の利点が得られる。

＋ａ＋　メモＩＪ（Ｍ　Ｅ　Ｍ）の利用度は最適となる。

（ｂ）内部で相互に接続された端子の各グループにおいて、端子番号は連続した メモリアドレス内に記憶され、各グループの第１のメンバーは、終結ビットの値 が”０゛であるアドレスに続く次のメモリアドレスに常に記憶され、そしてその グループは終結ビットが再び“０°゛となる次のアドレスにおいて終る。

（Ｃ）　終結ビットの中の０”の値のおのおのは、対応するＤＡＴＡ領域内に記 憶された端子は、それより大きい一貫番号を有する他の端子には接続されていな いことを示す。

（ｄ）検査に要する時間は最小になる。

（ｅｌ　”　ｎ　”メモリセルがデータで満たされた時は、回路網（Ｎ　Ｗ）の 相互接続の内部構成がすでにメモリ（Ｍ　Ｋ　Ｍ）に記録されたこと、すなわち 検査が終了したことを意味する。

以上述べた論理システムは容易にアルゴリズム形式に書き表わすことができる。

そしてこのシステムは第１図に示すようなハードウェア装置で実現することがで き、制御二二ソ）（Ｃ［Ｊ）の論理設計は上述の条件の明らかな連続である。制 御二二ツ）（ｃｔｒ）は、順次の論理回路かあるいはプロセッサの動作によって 実現できる。

制御モードにおいては、回路網（Ｎ　Ｗ）の内部相互接続構造は既知でるりかつ メモリに記憶されていることが必要でめる。制御は、不発明による装置に接続さ れた実際の回路網（ＮＷ）について、その内部相互接続構造がメモリ内に記憶さ ｎた構成と完全に対応するか否かをチェックすることである。もし不一致が検出 されると、関連した端子の番号とその欠陥の性質（断線か短絡か）との双方を表 示しなければならない。

この仕事もまた、第１図に示す装置によって下記のように実行できる。

回路網（Ｎ　Ｗ）が装置に接続されるとメモ！Ｊ（Ｍ　Ｅ　Ｍ）の各セルの内容 が読取られ、ＤＡＴＡ領域の読取られた直はアドレス発生器（ＤＭＣ）及び（Ｍ ｐｃ）をセットする。この場合、選択器（Ｓ　Ｅ　Ｌ）は第２の位置にあり、そ のときメモリ（Ｍ　Ｅ　Ｍ）ノデータ出力！１４はアドレス発生器（ＭＰＣ）の データ人力１２に結合される。

制御モードは、主として、第３図（Ｃ図示の表に基づいて説明する。第０番目の メモリアドレス（ＭＥＣ二〇）が読込まわると、そのセルの同各は、ＤＡＴＡ　 ＝　Ｑ　）　Ｚ＝０である。数字”０”がアドレス発生器（Ｄ　Ｍ　Ｃ）におい て読取られる。デマルチプレクサ（Ｄ　Ｍ　Ｐ　Ｘ）は接地電位を第０番端子に 加える。制御動作の中の重要な要素は、終結ビットｚの値である。現在の場合は Ｚ＝’Ｑであり、これは第０番端子は他のいかなる端子にも接続されていないこ とを示している。このことから、その後のチェック作業は、短絡試験、すなわち 第０番端子に加えられた接地電位が、望ましくない短絡に起因して他の端子に現 われないか否かの検査を含むことがわかる。

短絡試験サイクルの原理によれば、制御ユニット（ｃｔｒ）は、その位置を沫つ アドレス発生器（Ｄ　ｙ　ｃ）に対してはいかなる薔込み可能信号も送らない。

次に、メモリアドレス指定回路（Ｍ　ＢＣｃ）は、位置ｎに達するまで前進する ６そして各ステップにおいて、アドレス指定されたメモリセルの内容が読込まれ る。メモリの内容はアドレス発生器（Ｍ　Ｐ　ｃ）の位置をセットするので、実 際には、読込み動作と同時にマルチプレクサ（Ｍ　ｐ　ｘ）はメモリの内容によ って決定される端子にセットされる。

本質上、これらのステップの各々において、出力（Ｖ）の論理値を検査すること は可能であるが、そのような検査はよけいな操作を含んでいることは確かである 。それは内部で相互に接読されている端子のグループが短絡されていたとすると 、短絡状態は関係する端子に別別に生じ、これらの短絡状態を１固別に同定する ことは不必要でるり、却ってそのために欠陥の位置決定を困難にする。この理由 から、短絡試験サイクルにおいては、すべてのメモ゛り読取り動作中には、終結 ビットｚの値が監視され、出力位）の論理値は、終結ビットの値がＺ＝Ｑの時に 限りチェックされる。このことは、抱応する端子は、内部で相互接続された端子 のグループの最後の１つであることを意味しているからである。

第３図に示す表において（ここでＤＭＣの欄をｊ横歪モードにおいては照合され ない〕、第６番及び第４番のメモリアドレス（ＤＡＴＡ＝ＭＰ　（！＝２及びＤ ＡＴＡ　＝　ＭＰＣ＝４の位置〕においてはチェックは実施されない。そして出 力■は、アドレスＭＥＣ＝５において読取られるＤＡＴＡ二ＭＰＣ＝５の位置に おいてのみチェックされる。もし、出力Ｖの論理値が０”であると、メモリアド レス指定回路ＭＥＣの前進は最後の第ｎ番アドレスまで続けられる。もし、チェ ックされた値が１”でるることがわかると、エラー表示がなさ扛、制御二二ッ） （ＣＵ）はアドレス発生器（Ｄ　Ｍ　ｃ）及び（ＭＢＣ沖現在値をそれぞれプリ ンタ（図示せず）に送り、そのプリンタは短絡された端子の番号をプリントする 。

短絡試験サイクルが終了すると、アドレス発生器ＣＤＭＯ）の書込みが可能にな り、次のメモリアドレスＭＭＣ＝１がセットされる。次のサイクルは、引続き短 絡試験であるのかあるいは導通試験であるかは、終結ビットＺの値テよって判定 される。もし終結ビットが再び零（Ｚ＝Ｏ）であると、短絡試験サイクルがさら に上述の論理条件に従って続行される。しがしながら、この例ではＭＥＯ＝ｉの アドレスとおいて２二１が読出され、それは、この第１番のアドレスに記憶され ている端子は少なくとも１つの他の端子に接続されていることを意味している。

この場合の制御動作の仕事は、この接続の導通？試験することである。導通試験 の場合には、常に、２つの隣り合ったメモリアドレスが読込まれる。第１番目の アドレスのＤＡＴＡ領域の内容はアドレス発生器（Ｄ　Ｍ　ｃ）ｙセットし、第 ２番目のアドレスで読込まれた内容はアドレス発生器（Ｍ　Ｐ　ｃ）をセントす る。この場合の例においては、アドレス（ＭＥＣ）＝１においてＤＭＣ＝１がセ ットサれ、次のアドレスＭＥＣ＝２において読込まれた数値３が、アドレス発生 器（Ｍｐｃ）を位置乙にセットするために用いられろ。

第２図しぞおいて、現在試験中の端子（端子１及び６）の間には接続があるはず であるから、導通試験は正肖であることがわかる。もし、試験中において、出力 （Ｖ）の値が”１″であるとぎは、導通があることは正しく、エラー表示をする 必要はない。その後、アドレス発生器（Ｄ　Ｍｃ）及び（Ｍ　ｐ　ａ）は、それ ぞれ次のメモリアドレス内で読出される数値にセットされる。すなわち、ＭＥＯ ＝２において読出されたＤＭＯ＝３に、またＭＥＣ−６で読出されたＭＰＣ二２ にそれぞれセントさｎる。

そして、試験は再び短絡試験になる。それは、ＭＥＣ＝２のアドレスにおいては 、終結ピントはＺ＝Ｑで必るかうである。

次のアドレス（（おいて、導通試験が再び実施される。

相互に接続された端子２，４及び５の導通試験（アドレス発生器（Ｄ　Ｍ　ｃ） 及び（Ｍ　Ｐ　ｃ）を、直接隣接したメモリアドレス内に記憶されているデータ に適合させることによって実施される）は、以下の測定を甘んでいる。

（ａ）　Ｍ　Ｅ　Ｃ＝　３でＤＭＣ＝２、Ｍ　Ｅ　Ｃ＝４でＭｐｃ−４、すなわ ち、端子２と端子４との間の測定である。

（ｂ）ＭＥＣ！＝４でＤＭＣ＝４、ＭＥＣ＝５でＭＰＣ＝５、すなわち端子４と 端子５との間の測定である。

下記のステップ、すなわち、 ＭＢ２Ｃ＝５でＤＭＣ＝５、Ｍ　Ｂ　Ｃ＝ｔ５でＭＰＣ＝６のときは、アドレス ＭＥＣ＝５においては終結ビットＺ＝’Ｑとなり、短絡試験が実施される。

短絡試験サイクルと導通試験サイクルとで構成される制御モードは好ましいもの である。それは、冗長な検査を含まず、誤接続された端子の番号と欠陥のタイプ とを出力し、かつその動作はすばやくかつ簡単であるからである。％に、非常に 多数の端子を有する回路網（Ｎ　ｗ）の制御においては、あらかじめ定められた メモリアドレスのみの間において実Ｎすることができる。

そのような場合の例は、回路網の与えられた領域内において介入が行なわれる場 合とか、あらかじめ定められた相互接続が非常Ｋｌｉ要な場合とかである。その ような限定された制御を実施するためには、メモリアドレス指定回路（ＭＥＣｙ ）最初及び最後の所要のアドレスのみを適合させるだけで良く、そのような通合 操作は適当なレジスタを用いるかあるいはプロセッサの操作により行なうことが できる。

コ 国際調査報告

Claims (1)

【特許請求の範囲】
1. １．　電気回路網のｎ個の端子の間の内部相互接続構造を検査し、かつ前記端子 間に信号の通路が存在するか否かを測定することにより、前記の検査の結果を、 ｎ個のメモリセルを含むメモリ如記憶するための方法において、アドレス発生器 （ＤＭＣ）により制御されるｎ個の出力を有するデマルチプレク？（ＤＭＰＸ） によってそれぞれの端子に測標信号を切換印茄し、前記端子に接続されたｎ個の 入力を有しかつ他のアドレス発生器（ＭＰＣ）によりセットされるマルチプレク サ（ＭＰＸ）により前記測標信号の通過を検索し、前記デマルチプレクサ（ＤＭ ＰＸ）の安定状態のおのおのにおいて、前記測標信号の通過を、サイクルＡと称 する第１の試験サイクルの段階に従って検索し、前記サイクルＡのおのおのにお いて、前記マルチプレクサ（ＭＰＸ）は、前記デマルチプレクサ（ＤＭＰＸ）の 前記安定状態に関連した端子から最終端子までステップされ、そして各段階にお いて前記マルチプレクサの出力の状態を監視し、もし前記出力の中に前記測標信 号の通過を表わすアクティブな状態が検出されるとマルチプレクサ（ＭＰＸ）の 現在のアドレスが一時的に記憶され、前記出力の中に次のアクティブな状態が検 出された時、前記の一時的に記憶さｎたアドレスは、前記のアクティブな状態に 関連した第１の論理直を荷する終結ビットとともに１ちょっとの間アドレス指定 された前記メモリのセルの中に書込まれ、その後、前記メモリの次のアドレスが セットされかつ前記のちょっとの間アドレス指定されたアドレスは一時的に記憶 され、そしてこの繰返された順次の段階は前記マルチプレクサ（ＭＰＸ）が第３ 番端子、すなわち最終端子に接続されるまで続けられ、その次の段階において、 前記の一時的に記憶されたアドレスは、前記第１の論理値に対し反転された第２ の論理値を有する終結ビットとともに前記メモリ（ＭＥＭ）の次の自由なアドレ スの中に書込まれ、それから前記メモ！７（ＭＢＭ）を次のアドレスに前進させ 、次に、前記デマルチプレクサ（ＤＭＰＸ）の次の安定状態を調整するためのサ イクルＢを開始し、この前記サイクルＢにおいては前記デマルチプレクサのアド レスはそれぞれのステップだけ増加され、かつおのおののステップにおいてこの アドレスは、丁でに儒たされた前記メモリのセルの内容と比較され、一致が検出 されると前記デマルチプレクサのアドレスは１ステツプだけ増加され、この増加 されたステップは、前記メモリの第１セルからはシメ丁で（で書込まれた前記メ モリのセルの内容と比較され、もし満たされた前記メモリのセルの内容のいずれ もが前記デマルチプレクサ現在のアドレスと一致しないことがわかれば前記デマ ルチプレクサの現在のアドレスを安定したデマルチプレクサのアドレスとシテ受 は入れ、その後次のサイクルＡを開始し、かくしてサイクルＡとサイクルＢとの 連続する交互の繰返しにより前記メモ！Ｊ’（ＭＥＭ）のすべてのｎ個のセルへ の書込みを行なうことを特徴とする電気回路網の検査方法。 ２、前記終結ビットの論理値は、前記マルチプレクサの出力（Ｖ）がアクティグ であることがわかれば”１“と見なされ、他方、第ｎ番目の端子の検査に続く段 階ｔｉｃ＊いては、前記論理値は”Ｏ”と見なされる請求の範囲第１項に記載の 電気回路網の検査方法。 ３、　その内部相互接続構造が請求の範囲第１項又は第２項に記載の方法により メモリ内に記憶された基準電気回路網の内部相互接続構造と、１つの被検電気回 路網の端子の間で判断された内部相互接続構造との一致を試験する方法において 、被検電気回路網のそれぞれの端子へ加える測標信号を、アドレス発生器（ＤＭ Ｃ）によりアドレス指定されるデマルチプレクサ（ＤＭＰＸ）によって切換え、 入力が前記端子に接続されかつ第２のアドレス発生器（ＭＰＣ）によりアドレス 指定されるマルチプレクサ（ＭＰＸ）によって、前記測標信号の前記マルチプレ クサの出力への到着を試験し、その試験結果により短絡の証拠を調べ又は現在接 続されている端子間の導通試験を行ない、前記短絡試験及び導通試験は交互のサ イクルで実施され、そして短絡制御サイクルの中において、前記デマルチプレク サ（ＤＭＰＸ）がセントされるアドレスの前記メモリのセルの中では、終結ビッ トの値は前記第２の論理値に対応しており、またそのような前記デマルチプレク サの状態を維持している間に、前記メモリのアドレスは逐次増加され、各段階に おいて前記メモリの内容は読出さね、読出された終結ビットの値が前記第２の論 理値に相当するとぎは、前記マルチプレクサ（ＭＰＸ　）は同一の前記メモリの セル内に記憶されたアドレスにセットされかつその出力の状態が検査され、もし 前記出力忙短絡を意味する測標宵号が検出されるとエラー表示を行ない、前記第 １のサイクルのおのおのの終りに続い”’Ｃｉの７ドレスのメモリセルが読出さ れ、前記デマルチプレクサ（ＤＭＰＸ）はこのメモリセル内に記憶された数値（ Ｃ対応する位置にセットされ、このメモリセル内の終結ビット値が前記第２の論 理値をとる場合には、他の短絡試験サイクルが開始され、もし前記終結ビットが 他の値、すなわち第１の論理値をとる場合には、第２の形式の導通試験サイクル が開始され、この導通試験サイクル中には、前記マルチプレクサ（ＭＰＸ）は、 次のアドレスのメモリセルに記憶された数値によってきまる位置にセントさ扛て 前記マルチプレクサの出力状態が検査され、もし測標信号の欠落、すなわち導通 状態が測定されると、エラー表示を行ない、もし導通状態が検出されると、前記 デマルチプレクサ（ＤＭＰＸ）は次のアドレスのメモリセルに記憶された数値で きまる位置にセットされ、このメモリセルに記憶されていル終結ビットの値に従 って、更に短絡又は導通試験サイクルが開始されることを特徴とする電気回路網 の一致の試験方法。 ４、前記エラー表示のおのおのの間に、前記デマルチプレクサ（ＤＭＰＸ）及び マルチプレクサ（ＭＰＸ）の現在の位置が記憶されることを特徴とする請求の範 囲第３項に記載の電気回路網の一致の試験方法。 ５、前記試験は、２つのめもかしめ定められた限界メモリアドレスの間の範囲内 において実施され、前記デマルチプレク′＋ｊ（ＤＭＰＸ）は、最初は、前記限 界メモリアドレスの１つ如記憶された位置にセットされ、前記の第１のサイクル の形式は前記の１つの限界メモリアドレス内の終結ビットの論理値により決定さ れることを特徴とする請求の範囲第６項又は第４項に記載の電気回路網の一致の 試験方法。 ６　請求の範囲第１項より第５項までのいずれかに記載の方法を実施するための 装置でるって、被検回路網（ＮＷ）のｎ個の端子に出力が接続されたデマルチプ レクサ（ＤＭＰＸ）と、前記端子に入力が接続されたマルチプレクサ（ＭＰＸ） と、前記デマルチプレクサ（ＤＭＰＸ　）のアドレス人力に接続された第１のア ドレス発生器（ＤＭＣ）と、前記マルチプレクサ（ＭＰＸ）のアドレス人力に接 続された第２９アドレヌ発生器（ＭＰＣ）と、前記マルチプレクサ（ＭＰＸ）の 出力に接続され、その出力値を一時的に記憶するためのレジスタ（ＲＥＧ）と、 要求された動作モードに従ってセットすることができ、その出力が前記第２のア ドレス発生器（、ＭＰＣりのアドレス入力に接続され、その第１人力が前記第１ のアドレス発生器（ＤＭＣ）の出力に接続された選択器（ＳＥＬ）と、ｎ（７の セルを含み、かつその１つ以外は前記レジスタ（ＲＥＧ）の出力に接続されたデ ータ入力を有し、そのデータ出力は、その１つ以外は前記第１のアドレス発生器 （ＤＭＣ）のアドレス入力と前記選択器（ＳＪｅＬ）の第２の入力に接続され１ つのメモＩＪ（ＭＥＭ）と、前記メモリ（ＭＥＭ）のアドレス入力に結合された メモリアドレス指定回路（ＭＥＣ）と、前記メモリの内容と前記第１のアドレス 発生器（ＤＭＣ！　）の現在位置との一致を決定するための装置と、前記メモリ アドレス指定回路（ＭＥＣ）の与えられた状態を一時的に記憶し、かつ前記メモ リアドレス指定回路（ＭＥＣ）が再び前記状態となったことを表示するだめの装 置と、前記マルチプレクサ（ＭＰＸ）の出力、前記メモリ（ＭＫＭ）の残りの１ つのデータ出力、前記の一致を決定するための装置の出力、及び前記の一時的記 憶装置の出力を受取り、前記メモ！Ｊ（ＭＥＭ）の残りの１つのデータ入力をセ ットしかつ前記第１及び第２のアドレス発生器（ＤＭＯ，ＭＰＣ）、前記選択器 （ＳＥＬ）、前記レジスタ（Ｒ”　Ｇ）　、前記メモリアドレス指定回路（ＭＥ Ｃ）、及び前記メモＩＪ　（Ｍ　Ｋ　Ｍ　）を制御部するだめの制御出力を有す る制御二二ツ）（Ｏσ）とを包含することを特徴とする電気回路網の検査及び試 験を実施するだめの装置。 Ｚ　前記の一致を決定するだめの装置は、その第１の入力が前記第１のアドレス 発生器（ＤＭＯ）の出力に接続され、その第２の入力が前記メモ！Ｉ（ＭＥＭ） のデータ出力疋接続された第１の比較器（ＫＯＭｉ）を包含することを特徴とす る請求の範囲第６項に記載の装置。 ８、　前記の一時日９記憶装置は、前記制御ユニット（ＣＵ）Ｋより制御され、 かつその１つは前記メモリアドレス指定回路（ＭＥ（！　）のセント入力に接続 された第１及び第２の計数器（ＣＮＴｉ、ＣＮＴ２）と、前記第１及び第２の計 数器（ＣＮＴ１．ｃＮＴ２）のそれぞれの出力に接続された入力を有する第２の 比較器（、ＫＯＭ２）とを包含することを特徴とする請求の範囲第６項に記載の 装置。