CH659721A5 - Appareil pour l'examen d'un circuit d'interconnexion interne entre n bornes d'un reseau electrique et utilisation de cet appareil. - Google Patents

Description

La présente invention a pour objet un appareil pour l'examen du circuit d'interconnexion interne entre n bornes d'un réseau électrique et d'enregistrement des résultats de l'examen dans une mémoire à n cellules, cela en mesurant l'existence ou la non-existence du passage d'un signal entre les bornes. L'invention a également pour objet l'utilisation de cet appareil pour tester un réseau électrique fabriqué par reproduction d'un réseau électrique standard pourvu d'un système d'interconnexion déjà examiné et enregistré dans une mémoire, ce test comprenant l'indication des différences entre les réseaux testés et standards.

Comme il est bien connu des spécialistes de la fabrication des réseaux électriques pourvus d'un grand nombre de bornes, l'examen ou le contrôle du circuit d'interconnexion entre les bornes est un problème d'actualité.

Lorsque l'on effectue ces examens, il est nécessaire d'obtenir des informations du type «oui» ou «non» pour indiquer si une connexion existe entre une paire de bornes testées ou non. En général, l'existence d'une connexion peut être établie si la résistance électrique entre les bornes est inférieure à un seuil limite, tandis qu'il n'y a pas de connexion si la résistance est supérieure au seuil limite.

Dans le cas notamment des réseaux à grand nombre de bornes (tels que ceux comprenant plus de cent ou mille paires de bornes), ces examens sont plutôt compliqués et nécessitent l'utilisation d'un outillage compliqué. Le degré de complexité augmente de façon excessive avec le nombre de bornes et les équipements prévus pour travailler avec un petit nombre de bornes ne peuvent pas être agrandis en raison de considérations théoriques, car l'augmentation du nombre de bornes pose des problèmes supplémentaires inévitables. La principale difficulté réside dans le fait qu'en principe une proportion illimitée de bornes peuvent être reliées galvaniquement pour former un point commun, et que parmi les circuits de test reliés à ces bornes il peut se produire des couplages et des interactions indésirables.

Il est nécessaire d'utiliser des ordinateurs pour examiner les réseaux à grand nombre de bornes, cela en raison du grand nombre de combinaisons possibles, les données définissant les conditions d'état étant enregistrées dans la mémoire de l'ordinateur. A notre connaissance, aucun dispositif électronique se programmant lui-même et pouvant examiner automatiquement la structure interne des interconnexions d'un réseau électrique inconnu n'a été publié jusqu'à maintenant.

Le but de l'invention est l'établissement d'un appareil et son utilisation pour examiner et tester le circuit d'interconnexion interne d'un réseau électrique à plusieurs bornes, qui sont capables d'examiner la structure d'interconnexion d'un réseau inconnu à l'aide de pas se programmant eux-mêmes, ne nécessitent pas des opérations de processeurs compliquées, voire l'utilisation d'un processeur et qui nécessitent un minimum de capacité de mémoire ne dépassant pas le nombre de bornes du réseau, c'est-à-dire l'information présentant un minimum de redondance.

L'appareil pour l'examen d'un circuit d'interconnexion selon le nombre emmagasiné dans la cellule de mémoire affectée de l'adresse suivante, en ce que l'état de marquage, c'est-à-dire la continuité, est mesuré, une indication d'erreur est faite, et si la discontinuité est détectée, le démultiplexeur (DMPX) est mis dans la position définie par le nombre emmagasiné dans la cellule de mémoire affectée de cette nouvelle adresse et en ce qu'un nouveau cycle de test de court-circuit ou de continuité est démarré en fonction de la valeur du bit de fermeture emmagasiné dans cette cellule.

l'invention est décrit dans la partie caractérisante de la revendication 1.

Selon une deuxième caractéristique de l'invention, on utilise l'appareil pour en examiner un circuit d'interconnexion interne entre n bornes d'un réseau électrique et pour emmagasiner des résultats dans une mémoire comprenant n cellules de mémoire, cela en mesurant l'existence ou la non-existence du passage du signal entre les bornes, cette utilisation est caractérisée en ce qu'on établit un état de marquage sur les différentes bornes à l'aide d'un démultiplexeur pourvu de n sorties commandées par un générateur d'adresses et on cherche le passage de l'état de marquage par un multiplexeur à n entrées connectées aux bornes et positionné par un autre générateur d'adresses, on cherche dans chaque état stable du démultiplexeur le passage de l'état de marquage en effectuant des pas de premiers cycles désignés par cycles A, dans chacun desquels cycles le multiplexeur est incrémenté de la borne associée à l'état stable du démultiplexeur à la dernière borne, cela en surveillant à chaque incrémentation l'état de la sortie du multiplexeur et si dans cette sortie un état actif représentant le passage de cet état de marquage est détecté, en ce que l'adresse actuelle du multiplexeur est emmagasinée temporairement et cette adresse est écrite dans la cellule momentanément adressée de la mémoire avec un bit de fermeture ayant une première valeur logique associée avec l'état actif lorsque l'état actif suivant est détecté dans la sortie, en ce qu'ensuite l'adresse suivante de la mémoire est positionnée et l'adresse momentanée du multiplexeur est emmagasinée temporairement, et en ce que cette séquence rejetée de pas est continuée jusqu'à ce que le multiplexeur soit connecté à la dernière borne de rang n, et, dans le pas suivant, l'adresse emmagasinée temporairement est écrite dans l'adresse libre suivante de la mémoire avec un bit de fermeture ayant une seconde valeur logique inverse de la première et la mémoire est incrémentée à l'adresse suivante, en ce qu'un second cycle, de type B, est démarré pour ajuster l'état stable suivant du démultiplexeur, l'adresse du démultiplexeur étant augmentée par des pas respectifs dans chacun desquels cette adresse est comparée avec les contenus des cellules de mémoire déjà remplies, l'adresse du démultiplexeur étant augmentée d'un pas s'il y a identité et ce nouveau pas étant comparé au contenu des cellules de mémoire déjà écrites en commençant avec la première cellule, en ce que si aucun des contenus des cellules de mémoire remplies ne coïncide avec l'adresse actuelle du démultiplexeur, cette dernière est acceptée comme adresse de démultiplexeur stable, en ce qu'on démarre un nouveau cycle A, et en ce qu'on écrit dans toutes les n cellules de la mémoire à l'aide des séries alternées des cycles A et B.

Selon une autre forme d'utilisation de l'appareil pour tester l'identité d'un circuit d'interconnexion interne entre les bornes d'un réseau avec celui d'un réseau standard dans lequel l'interconnexion du réseau standard est enregistré dans une mémoire selon l'utilisation décrite ci-dessus, on établit un état de marquage sur les bornes respectives du réseau testé à l'aide du premier démultiplexeur, adressé par un générateur d'adresses, et à l'aide du multiplexeur dont les entrées sont connectées aux bornes et qui est adressé par le second générateur d'adresses, on teste l'arrivée de l'état de marquage à la sortie du multiplexeur comme preuve de court-circuit ou de continuité entre les bornes connectées, en ce que les examens des tests court-circuit et de continuité sont effectués en cycles alternés, en ce que dans les cycles de contrôles de court-circuit le démultiplexeur est positionné à des adresses pour lesquelles on n'a que dans la cellule de mémoire ayant la même adresse la valeur du bit de fermeture co-respondant à la seconde valeur logique en ce qu'on augmente par pas l'adresse de la mémoire tout en maintenant ces états du démultiplexeur, le contenu de la mémoire étant lu à chaque pas, en ce que lorsque la valeur lue du bit de fermeture correspond à la seconde valeur logique, le multiplexeur est positionné à l'adresse emmagasinée dans la même cellule de mémoire et l'état de sa sortie est examiné, en ce que si l'état de marquage, c'est-à-dire un court-circuit est détecté dans cette sortie, une indication d'erreur est produite, en ce qu'après la fin de chacun des premiers cycles, la cellule de mémoire à l'adresse suivante est lue et le démultiplexeur est mis à la position correspondant au nombre emmagasiné dans cette cellule, en ce que si la valeur du bit de fermeture emmagasiné dans cette cellule prend la seconde valeur logique, un autre cycle de test de court-circuit est démarré, en ce que si le bit de fermeture prend l'autre valeur, c'est-à-dire la première valeur logique, un test de continuité de second type est démarré, dans lequel le multiplexeur est mis dans la position déterminée par le nombre emmagasiné dans la cellule de mémoire affectée de l'adresse suivante, en ce que l'état de la sortie du multiplexeur est détecté, et si l'absence de l'état de marquage, c'est-

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à-dire la discontinuité est mesurée, une indication d'erreur est faite, et si la continuité est détectée le démultiplexeur est mis dans la position définie par le nombre emmagasiné dans la cellule de mémoire affectée de cette nouvelle adresse et en ce qu'un nouveau cycle de test de court-circuit ou de continuité est démarré en fonction de la valeur du bit de fermeture emmagasiné dans cette cellule.

Dans une utilisation préférée de l'appareil, les tests sont effectués dans une gamme délimitée entre deux adresses de mémoire déterminées, d'indication de limite dans laquelle le démultiplexeur est placé d'abord à la position emmagasinée dans l'une de ces adresses d'indication de limite, et le type du premier cycle est défini par la valeur logique du bit de fermeture dans cette adresse.

L'appareil selon l'invention prend en considération l'information sur le réseau obtenue précédemment, cela aussi bien pendant les opérations d'examens que de contrôles, ce qui a pour effet de minimiser le nombre de pas d'examens et le nombre de cellules de mémoire nécessaires pour emmagasiner les résultats de l'examen. Grâce à l'utilisation du bit de fermeture, la structure interne du réseau est emmagasinée dans les adresses de mémoire successives en groupes logiques et de telle façon que dans un groupe le bit de fermeture des bornes interconnectées a la valeur logique « 1 »jusqu'au dernier nombre du groupe qui a la valeur logique «0». Cette façon d'emmagasiner l'information facilite l'identification des connexions erronées et la recherche.

Le dessin représente, à titre d'exemple, une forme d'exécution de l'invention:

La figure 1 est le schéma bloc général de l'appareil selon l'invention,

la figure 2 est une vue de détail d'une partie du réseau à tester, et la figure 3 illustre, sous forme de table, le remplissage de la mémoire.

La figure 1 montre un réseau électrique NW comprenant «n» bornes.

A l'intérieur du réseau les bornes sont interconnectées selon une structure interne correspondant au but et à la fonction du réseau NW. Ces interconnexions sont du type «oui» ou «non» et la valeur d'une connexion particulière peut être établie sur la base de la résistance électrique mesurée entre les bornes correspondantes, par exemple en fonction du fait que cette résistance est supérieure ou inférieure à un seuil limite déterminé. La structure des interconnexions internes entre les «n» bornes peut être inconnue et dans ce cas l'opération consiste à examiner et à emmagasiner la structure examinée, ou bien cette structure peut être déjà connue et accessible sous forme enregistrée et, dans ce cas, l'opération consiste à contrôler la structure réelle des interconnexions d'un réseau testé pour savoir s'il correspond entièrement à la structure enregistrée. La réalisation de ces deux buts requiert des équipements fondamentalement différents. Dans la description qui suit, la première opération sera désignée par «examen» et la seconde par «contrôle» ou «test». La valeur de «n» peut s'élever jusqu'à plusieurs centaines ou même plusieurs milliers ou dizaines de milliers. Etant donné ce nombre élevé, il est clair que la réalisation de ces deux opérations n'est pas très simple.

La figure 1 montre que les bornes du réseau NW sont connectées aux n sorties d'un démultiplexeur DMPX et aux n entrées d'un multiplexeur MPX. L'état réel du démultiplexeur DMPX est défini par le générateur d'adresses DMC et celui du multiplexeur MPX par le générateur d'adresses MPC. Le générateur d'adresses MPC comprend une entrée de données 12 et une entrée de contrôle 20. Le démultiplexeur DMPX fournit un potentiel de masse à la sortie adressée par le générateur d'adresses MPC tandis que l'état électrique de la sortie V du multiplexeur MPX est haut ou bas suivant l'état électrique de la résistance du chemin entre l'entrée adressée du multiplexeur et la masse, c'est-à-dire selon que ce chemin est fermé ou coupé.

L'état réel du générateur d'adresses DMC est défini par les signaux présents dans son entrée de données 10 et dans l'entrée de contrôle 11 (telle que décalage, écriture ou effaçage). L'adresse fournie à la sortie du générateur d'adresses DMC est appliquée non seulement à l'entrée d'adresses du démultiplexeur DMPX mais également à la première entrée d'un premier comparateur KOMI et à une entrée du sélecteur SEL. La sortie du sélecteur SEL est reliée à l'entrée de données du générateur d'adresses MPC et la position 5 réelle du sélecteur SEL est déterminée par le signal de contrôle appliqué à l'entrée 19 du contrôle de mode de celui-ci.

L'appareil comprend une mémoire MEM pourvue de n cellules de mémoire adressables dont les entrées de données sont reliées à une exception près et par une ligne 15 à la sortie du registre REG, io l'autre entrée étant connectée par une ligne 13 à l'unité de contrôle CU pour l'enregistrement d'un bit de fermeture Z (qui sera expliqué plus loin). Les entrées de données du registre REG sont connectées à la sortie du générateur d'adresses MPC, et l'entrée de contrôle 18 du registre REG est connectée à l'unité de contrôle CU. 15 Les entrées d'adresses 16 de la mémoire MEM sont connectées à la sortie du circuit MEC d'adressage de la mémoire qui comprend une entrée reliée à la sortie d'un second compteur CNT2 et à une entrée d'un second comparateur KOM2. L'autre entrée du second comparateur KOM2 est reliée à la sortie du premier compteur 20 CNT1. Le premier compteur CNT1 est contrôlé comme décrit plus loin, par le circuit MEC d'adressage de la mémoire et il enregistre l'état du circuit MEC lorsque celui-ci doit être incrémenté lors d'un sous-cycle. Les sorties de données de la mémoire MEM — à l'exception de la sortie correspondant au bit de fermeture — sont reliées 25 par la ligne 14 à l'entrée de données 10 du générateur d'adresses DMC à la seconde entrée du premier comparateur KOMI et à la seconde entrée du sélecteur SEL. La sortie de données du bit de fermeture est connectée, par la ligne 17, à l'unité de contrôle CU. Les sorties des deux comparateurs KOMI et KOM2 ainsi que la sortie V 30 sont connectées aux bornes correspondantes de l'unité de contrôle CU.

Le but de l'unité de contrôle CU est de coordonner le fonctionnement de l'ensemble de l'appareil et pour cette raison l'unité de contrôle CU est connectée aux entrées d'écriture, de décalage, d'effa-35 çage, d'autorisation, c'est-à-dire aux entrées de commande de toutes les unités de l'appareil ainsi qu'à l'entrée de contrôle de mode 19 du sélecteur SEL. L'unité de contrôle CU peut être réalisée par un circuit logique séquentiel ou par une unité commandée par processeur; toutefois la construction de l'unité de contrôle CU peut être 40 simplifiée si les différentes unités telles que les générateurs d'adresses DMC et MPC, le circuit MEC d'adressage de la mémoire et le registre REG sont conçus pour une commande de performance élevée, c'est-à-dire si ces unités sont pourvues des fonctions d'écriture, d'in-crémenation, de décalage, de remise à zéro, etc. La mémoire MEM 45 reçoit les signaux de contrôle requis pour son fonctionnement normal, également de l'unité de contrôle CU. Pour rendre la figure 1 plus claire, on a symbolisé les connexions entre certaines sorties et entrées des unités par des indices de référence identiques au lieu de traits d'interconnexion.

50 Le fonctionnement de l'appareil selon l'invention et la mise en oeuvre du procédé seront décrits en traitant des exemples.

Lorsqu'un réseau MW dont on ne connaît pas la structure interne est examiné, le but est d'établir la structure interne entre les bornes et d'enregistrer la structure établie dans une mémoire. Si 55 dans le cas d'un réseau de type connu la structure interne a déjà été établie, et que d'autres réseaux pareils doivent être contrôlés pour savoir si leur structure interne correspond réellement à celle enregistrée, celle-ci peut être considérée comme constituant un gabarit. Si lors de la poursuite de ce but des différences sont décelées entre le 60 réseau testé et le réseau original, celles-ci doivent être enregistrées en détail.

Suivant celui des deux buts de l'invention que l'on veut obtenir, l'appareil peut fonctionner selon l'un ou l'autre de deux modes soit le mode «examen» ou le mode «contrôle» respectivement, le 65 procédé selon l'invention présentant pareillement deux variantes. Dans le mode «examen» le sélecteur SEL relie les sorties de données du générateur d'adresses DMC à l'entrée de données 12 du générateur d'adresses MPC, tandis que dans le mode «contrôle» la sortie

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de données de la mémoire MEM est reliée à l'entrée de données 12. La façon de fonctionner de l'unité de contrôle CU dépend également du mode en action.

On va d'abord décrire le mode examen, son but étant d'établir la structure interne du réseau montré à la figure 2, dans lequel les bornes 1 et 3, de même que 2,4 et 5 sont interconnectées. La table de la figure 3 renferme les données correspondantes du registre d'adresses DMC, du circuit MEC d'adressage de la mémoire ainsi que le contenu de la cellule de mémoire adressée qui peut être divisée en une partie DONNÉE et une partie bit de fermeture Z.

Pour plus de simplification, le contenu de certaines unités représentées à la figure 1 sera référencié par la combinaison de lettres utilisée pour ces unités.

Au début DMC = 0, ce qui signifie que le démultiplexeur DMPX applique un potentiel de masse à la borne de rang 0. Dans ce cas, la condition DMC = MPC = 0 est établie par le sélecteur SEL, et l'entrée de rang 0 du multiplexeur MPX est reliée à la sortie du multiplexeur. Il résulte du fait que le potentiel de masse est appliqué à la borne de rang 0, que l'état logique de la sortie V est « 1 ». Pour cet état du début, la valeur MPC = DMC sera inscrite dans le registre REG.

La condition DMC = 0 sera ensuite maintenue et la valeur du générateur d'adresses MPC sera incrémentée par pas de un à l'aide de l'unité de contrôle CU, et dans chaque pas où le multiplexeur MPX relie l'entrée appropriée à sa propre sortie la valeur présente à la sortie V est détectée. Si Y = 0 est détectée, le générateur d'adresses MPC est avancé d'un pas. Cela est évident car si l'on constate que V = 0, cela signifie qu'il n'y a pas de connexion interne entre la borne associée à l'entrée du multiplexeur activée actuellement et la borne de rang 0 mise à la masse par le démultiplexeur DMPX. Dans l'exemple de la figure 2 la borne de rang 0 n'est connectée à aucune autre borne; par conséquent, le générateur d'adresses MPC incré-mente de n pas et pendant ce temps le multiplexeur MPX autorise la détection de l'état de chaque borne. Lorsque la nième condition est atteinte, les événements suivants ont lieu:

— un niveau logique «0» est appliqué à la ligne 13 par l'unité de contrôle CU,

— le nombre emmagasiné dans le registre REG est inscrit dans la zone DONNÉE de la cellule adressée de la mémoire MEM. Durant cette opération d'écriture, la valeur «0» est écrite dans la mémoire sous forme de bit de fermeture Z = 0.

Maintenant le circuit MEC d'adressage de la mémoire est dans la condition 0 (MEC = 0) et l'écriture s'effectue dans la cellule de mémoire de rang 0. Lorsque l'opération d'écriture est terminée, l'adresse de la mémoire est incrémentée de 1, c'est-à-dire on obtient MEC = 1. Avec ce pas se termine l'examen de la borne de rang 0. Des examens semblables sont répétés cycliquement pour les bornes suivantes, ces cycles étant désignés par cycles A. Lors du pas suivant a lieu le positionnement du générateur d'adresses DMC. Dans le présent exemple cela signifie simplement l'addition de 1 à la valeur précédente DMC = 0, c'est-à-dire DMC = 1, et le potentiel de masse est appliqué à la première borne du réseau NW. Le positionnement du générateur d'adresses DMC s'effectue en cycles séparés désignés par cycles B.

Une fois que le démultiplexeur DMPX a été mis à DMC = 1, le multiplexeur MPX est incrémenté dans un nouveau cycle A. La valeur DMC = MPC est introduite, laquelle est maintenant égale à 1. Le positionnement du multiplexeur MPX à une valeur plus petite que DMC n'est pas nécessaire, puisque dans le cycle précédent la connexion entre les bornes de rang 0 et 1 a déjà été examinée.

Lorsque MPC = 1 a été établi, le potentiel de masse DMC = 1 apparaît à la sortie V du multiplexeur, et la valeur du générateur d'adresses MPC (égale maintenant à 1) est à nouveau inscrite dans le registre REG. Ensuite, le générateur d'adresses MPC est incrémenté de un, et l'état de la sortie V est surveillé. Dans le cas où MPC = 2 on obtient V = 0 étant donné que, pour la seconde entrée, la liaison avec la masse est interrompue. Pour la troisième borne, toutefois, la détection de MPC = 3, V = 1 indique que la troisième borne est reliée à la première. Dans ce cas, les événements suivants ont lieu:

— Le contenu du registre REG est écrit dans la mémoire MEM, à l'adresse MEC = 1 et le circuit MEC d'adressage de la mémoire est incrémenté de sorte que l'on obtient MEC = 2. Lors de l'opération d'écriture, l'unité de contrôle CU connecte la sortie V avec la ligne 13, de sorte que sa valeur de fermeture sera Z = 1.

— Ensuite, la valeur MPC = 3 est écrite dans le registre REG et le générateur d'adresses MPC est avancé par pas. Si aucune autre valeur logique « 1 » n'est détectée, les événements déjà décrits sont répétés dans le cas où l'on atteint la nième borne, c'est-à-dire la valeur du registre (nombre 3) ainsi que la valeur «0» appliquée à la ligne 13 sous la forme d'un bit de fermeture, sont écrits dans la cellule de mémoire adressée actuellement (MEC = 2) et l'adresse de la mémoire est incrémentée, c'est-à-dire MEC = 3 est obtenue. Cela signifie la fin de ce cycle A et le cycle B suivant peut être démarré.

Dans ce cycle B, l'adresse du démultiplexeur est incrémentée de 1, c'est-à-dire DMC = 2 est appliquée, et le potentiel de masse est appliqué à la seconde borne et de plus la condition DMC = MPC = 2 est établie. Grâce à cette condition, le cycle B est terminé et un nouveau cycle A est démarré.

Dans ce cycle A, la valeur MPC = 2 est écrite dans le registre REG, et le multiplexeur MPX s'incrémente en partant de la deuxième position et la valeur de la sortie V est surveillée. Lorsque la seconde borne est interconnectée avec la quatrième borne, la condition MPC = 4 étant établie, on obtient V = 1. En conséquence, les opérations de mémoire caractérisant le cycle A sont répétées, c'est-à-dire:

— Le contenu du registre REG ainsi que les valeurs V = Z = 1 sont écrites dans la cellule de mémoire adressée actuellement (MEC = 3), de la mémoire MEM. L'adresse de la mémoire est augmentée de un (MEC = 4).

— La valeur actuelle MPC = 4 est écrite dans le registre REG.

Après ce sous-cycle d'inscription, l'adresse du multiplexeur est incrémentée de un (MPC = 5) et on détecte maintenant V = 1 de sorte qu'un nouveau sous-cycle d'écriture est démarré, dans lequel la valeur MPC = 4 enregistrée dans le registre REG est écrite à l'adresse MEC = 4 avec le bit de fermeture Z = 1, puis l'adresse de mémoire est incrémentée de un (MEC = 5 est obtenu), et la valeur MPC = 5 est écrite dans le registre RE. Lors des pas suivants du multiplexeur MPX, la valeur V = 1 ne sera plus obtenue et lorsque la borne de rang n est atteinte, le sous-cycle de fermeture est répété, c'est-à-dire la valeur MPC = 5 emmagasinée dans le registre REG et le bit de fermeture «0» appliqué à la ligne 13 sont décrites à l'adresse MEC = 5, l'adresse de la mémoire est incrémentée (MEC = 6 est obtenu) et le cycle A est terminé.

Il sera suivi d'un autre cycle B. L'ensemble des conditions logiques pour construire le cycle B ne peut être expliqué que maintenant.

Au début, la valeur du générateur d'adresses est augmentée de un. Maintenant on obtient DMC = 3. On voit à la figure 2 que dans le cas de DMC = 3 le potentiel de masse est appliqué à la borne 3 du réseau NW. Dans cette position, les mesures ne sont pas nécessaires, étant donné que l'interconnexion des première et troisième bornes a déjà été détectée, et dans le cas de DMC = 1 toutes les connexions possibles de la première borne ont été examinées. Cela explique pourquoi l'examen ne doit pas être répété avec DMC = 3, en effet cet examen ne peut fournir aucune nouvelle information, nécessite inutilement de la mémoire et diminue la vue d'ensemble sur les données emmagasinées. La condition DMC = 3 n'est pas introduite, mais par contre la valeur suivante DMC = 4.

Pour cette condition il est de nouveau inutile d'effectuer un examen, car celui-ci a déjà été fait en relation avec la borne 2, et la valeur DMC = 4 peut être sautée. Une situation semblable se présente pour la valeur suivante de DMC, c'est-à-dire DMC = 5, car celle-ci est également identique à la situation rencontrée lorsqu'on avait DMC = 2. Le pas stable suivant pour le générateur d'adresses est alors DMC = 6, pour lequel aucun examen n'a été effectué jusqu'à maintenant.

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Ces conditions doivent être examinées au début de chaque cycle B, et le cycle A suivant ne peut être démarré que lorsque le générateur d'adresses DMC a été amené à un état stable suivant. Dans l'appareil représenté à la figure 1, l'examen dans les cycles B peut s'effectuer de la façon suivante:

A la fin du cycle A, précédant ce cycle B, le circuit MEC d'adressage de la mémoire a été positionné à l'adresse de mémoire libre suivante, c'est-à-dire à MEC = 6. A partir de ce moment, le premier compteur CNT1 a été incrémenté avec le circuit MEC d'adressage de la mémoire (dans le cycle A), et sa valeur est de «6». Au début du cycle B, l'incrémentation du premier compteur CNT1 est terminé et le circuit MEC d'adressage de la mémoire est positionné par le second compteur CNT2 qui est incrémenté par pas depuis la position zéro. Dans ce cas, le générateur d'adresses DMC a une valeur qui est de un supérieure à celle prise à la fin du cycle A précédent, c'est-à-dire que l'on a maintenant DMC = 3. Lors de l'incrémentation de l'adresse de mémoire depuis zéro, le contenu de la mémoire est lue dans chaque adresse de mémoire et le champ DONNÉE est comparé à la valeur DMC = 3. La comparaison est effectuée par le comparateur KOMI qui surveille uniquement la condition DMC = DONNÉE. Si le comparateur KOMI n'indique pas cette identité, l'examen est poursuivi à l'adresse de mémoire suivante. Il ressort de la table de la figure 3 que dans cet exemple le champ DONNÉE, à l'adresse MEC = 2, a la valeur DONNÉE = 3 qui est la même que la valeur actuelle de DMC. Cette identité est détectée par le premier comparateur KOMI et en réponse à la condition d'identité, on a les événements suivants:

— Le générateur d'adresses DMC avance d'un pas, et

— le second compteur CNT2 se retourne à zéro. L'examen de DMC-DONNÉE sera répété avec chaque adresse de mémoire. Dans l'ensemble on trouvera DMC = 4 à l'adresse MEC = 4 et DMC = 5 à l'adresse MEC = 5.

Ce processus peut être répété jusqu'à ce que l'adresse de mémoire libre suivante positionnée à la fin du cycle précédent soit atteinte. Cette adresse est emmagasinée dans le premier compteur bloqué CNT1. Le second comparateur KOM2 est ajusté pour surveiller l'identité CNT1 = CNT2, et si cette condition est vraie l'adresse de mémoire actuelle est égale à celle introduite à la fin du cycle A précédent, c'est-à-dire dans le cas de l'exemple à 6. Cette condition indique la fin du cycle B.

En utilisant alternativement les cycles A et B on obtient les avantages suivants:

a) la mémoire MEM est utilisée de façon optimum;

b) dans chaque groupe de bornes interconnectées intérieurement, les nombres de bornes sont emmagasinés dans des adresses de mémoire successives, et le premier membre de chaque groupe est toujours emmagasiné dans une adresse de mémoire qui suit une adresse dans laquelle la valeur du bit de fermeture est «0» et le groupe se termine à l'adresse suivante dans laquelle le bit de fermeture est de nouveau «0»;

c) chaque valeur «0» dans le bit de fermeture indique que la borne emmagasinée dans le champ DONNÉE correspondant n'est relié à aucune autre borne affectée d'un numéro supérieur;

d) le temps requis pour l'examen est minimum;

e) lorsque les «n» cellules de mémoire sont remplies avec les données, cela signifie que la structure interne des interconnexions du résdeau NW est déjà enregistrée dans la mémoire MEM, c'est-à-dire que l'examen est terminé.

Le système logique décrit ci-dessus peut facilement être décrit sous forme algorithmique et il peut être réalisé par les matériels représentés à la figure 1, et la structure logique de l'unité de contrôle CV est une conséquence des conditions décrites ci-dessus. L'unité de contrôle CV peut être réalisée soit par des circuits logiques séquentiels, soit par un processeur.

Le mode contrôle nécessite que le circuit d'interconnexion interne du réseau NW soit déjà connu et emmagasiné dans la mémoire. Le contrôle comprend la vérification du réseau connecté à l'appareil selon l'invention pour savoir si la structure interne des interconnexions de celle-ci correspond complètement avec celle emmagasinée dans la mémoire. Si on découvre une différence, les deux numéros des bornes concernées et le caractère de l'erreur (rupture ou court-circuit) doivent être indiqués.

Ce but, également, peut être atteint par l'appareil représenté à la figure 1, cela comme suit:

Lorsque le réseau NW a été connecté à l'appareil le contenu de chaque cellule de la mémoire MEM est lu et les valeurs lues dans les champs DONNÉE positionnent les générateurs d'adresses DMC et MPC. Dans ce cas, le sélecteur SEL est dans la seconde position, pour laquelle la ligne 14 de sortie de données de la mémoire MEM est couplée à la ligne 12 d'entrée des données du générateur d'adresses MPC.

Le mode contrôle sera décrit sur la base de la table représentée à la figure 3. Lorsque l'adresse de rang 0 est lue (MEC = 0), le contenu de la cellule est: DONNÉE = 0, Z = 0. Le nombre 0 est lu dans le générateur d'adresses DMC. Le démultiplexeur DMPX applique un potentiel de masse à la borne de rang 0. Un facteur important dans les opérations de contrôle est la valeur du bit de fermeture Z. Dans le cas présent, Z = 0 indique que la borne de rang 0 n'est connectée avec aucune autre borne. Il en résulte que les opérations de vérification ultérieures peuvent comprendre des vérifications de court-circuit, c'est-à-dire l'examen de l'apparition du potentiel de masse appliqué à la borne de rang sur n'importe quelle autre borne en raison d'un court-circuit accidentel.

En appliquant ce principe dans le cycle des tests des courts-circuits, l'unité de contrôle CU ne fournit aucun signal d'autorisation d'écriture au générateur d'adresses DMC qui conserve sa position. Le circuit MEC d'adressage de la mémoire va maintenant être incrémenté jusqu'à ce que la position n soit atteinte, et à chaque pas le contenu de la cellule de mémoire adressée est lu. Etant donné que le contenu de la mémoire détermine la position du générateur d'adresses MPC, pratiquement en même temps que les opérations de lecture, le multiplexeur est mis sur les bornes définies par le contenu de la mémoire. En principe, dans chacun de ces pas, on a la possibilité d'examiner la valeur logique de la sortie V, mais cet examen comprend sûrement des opérations redondantes étant donné que, si un groupe de bornes interconnectées intérieurement subit un court-circuit, la condition de court-circuit se présente séparément dans chaque borne concernée et les identifications séparées de ces courts-circuits ne sont pas nécessaires et peuvent compliquer la localisation de l'erreur. C'est pour cette raison que, dans les cycles de vérification des courts-circuits, la valeur du bit de fermeture Z est surveillée dans toutes les opérations de lecture de mémoire, et la valeur logique de la sortie V est contrôlée uniquement pour voir si la valeur du bit de fermeture est Z = 0, ce qui signifie que la borne correspondante est la dernière d'un groupe de bornes interconnectées intérieurement. Dans la table de la figure 3 (dans laquelle la colonne DMC ne peut pas être interprétée dans le mode contrôle), aucune vérification n'est effectuée dans les troisième et quatrième adresses de mémoire (DONNÉE = MPC = 2 et DONNÉE = MPC = 4) et la sortie V est vérifiée uniquement dans la position DONNÉE = MPC = 5 lue à l'adresse MEC = 5. Si la valeur logique de la sortie V est 0, l'incrémentation du circuit MEC d'adressage de la mémoire est poursuivie jusqu'à la nième adresse. Si la valeur vérifiée est trouvée égale à « 1 », une indication d'erreur est produite et l'unité de contrôle CBV fournit les valeurs actuelles des générateurs d'adresses DMC et MPC respectivement, à une imprimante non représentée au dessin, qui imprime les numéros des bornes courts-circuitées.

Lorsque le cycle de vérification des courts-circuits est terminé, l'écriture du générateur d'adresses DMC est autorisée et l'adresse suivante de la mémoire, MEC = 1, est introduite. Le fait que le cycle suivant soit une nouvelle vérification de court-circuit ou un test de continuité est décidé par la valeur du bit de fermeture Z. Si le bit de fermeture est de nouveau zéro (Z = 0), un nouveau cycle de vérification de court-circuit est effectué conformément aux conditions logiques développées plus haut. Dans l'exemple toutefois, on lit Z = 1 à l'adresse MEC = 1, ce qui signifie que la borne emmagasinée

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dans la première adresse est connectée à au moins une autre borne. Le but de l'opération de contrôle est de tester la continuité de cette connexion. Dans le cas du test de continuité, on lit toujours deux adresses de mémoire adjacentes. Le contenu du champ DONNÉE dans la première adresse positionne le générateur d'adresses DMC et 5 le contenu lu dans la seconde adresse positionne le générateur d'adresse MPV. Dans l'exemple, à l'adresse MEC = 1, on introduit DMC = 1 et le nombre 3 lu à l'adresse suivante MEC = 2 est utilisé pour positionner le générateur d'adresses MPC à la position 3. On voit à la figure 2 que le test de continuité est justifié en raison du fait 10 qu'entre les bornes testées (bornes 1 et 3), il doit y avoir une connexion. Si lors du test la valeur de la sortie V est « 1 », alors la continuité est correcte et aucune indication d'erreur n'est fournie.

Ensuite, les générateurs d'adresses DMC et MPC doivent être positionnés à la valeur des nombres lus dans les adresses de mémoire sui- 15 vantes, c'est-à-dire à la valeur DMC = 3 lue dans MEC = 2 et MPC = 2 dans le cas de MEC = 3. Le test est de nouveau une vérification de court-circuit, étant donné qu'à l'adresse MEC = 2 le bit de fermeture est Z = 0.

Dans les adresses suivantes on effectue de nouveau des tests de 20 continuité. Les tests de continuité des bornes 2, 4 et 5 interconnectées (effectués en ajustant les générateurs d'adresses DMC et MPC

aux données emmagasinées dans des adresses de mémoire directement adjacentes) comprennent les mesures suivantes:

a) MEC = 3 DMC = 2; MEC = 4 MPC = 4, mesure effectuée entre les bornes 2 et 4.

b) MEC = 4 DMC = 4; MEC = 5 MPC = 5 mesure effectuée entre les bornes 4 et 5. Lorsque le pas suivant est effectué, c'est-à-dire lorsque:

MEC = 5 DMC = 5; MEC = 6 MPC = 6, le bit de fermeture est Z = 0 dans l'adresse MEC = 5 et un test de court-circuit sera effectué.

Le mode contrôle consistant en cycles de vérifications de court-circuit et de continuité est préférable, car il ne renferme aucun examen redondant. Il délivre les numéros des bornes mal connectées et le type de l'erreur. H est rapide et simple. Dans le cas d'un réseau NW comprenant un grand nombre de bornes notamment, il est possible d'effectuer le contrôle entre des adresses de mémoire prédéterminées uniquement, par exemple si une intervention est effectuée dans une zone déterminée du réseau ou si une interconnexion prédéterminée est très importante. Pour effectuer un tel contrôle limité, les première et dernière adresses seulement du circuit MEC d'adressage de la mémoire doivent être ajustées, ce qui peut être fait à l'aide de registres appropriés ou d'opérations de processeur.

R

1 feuille dessins

Claims (8)

1. 659 721

   2

   REVENDICATIONS

   1. Appareil pour l'examen d'un circuit d'interconnexion, caractérisé en ce qu'il comprend un démultiplexeur (DMPX) avec les sorties connectées aux n bornes du réseau (NW) testé, un multiplexeur (MPX) avec les entrées connectées à ces bornes, un premier générateur d'adresses (DMC) connecté à l'entrée d'adresses du démultiplexeur (DMPX), un second générateur d'adresses (MPC) connecté à l'entrée d'adresses du multiplexeur (MPX), un registre (REG) connecté à la sortie du multiplexeur (MPX) pour emmagasiner temporairement la valeur de cette sortie, un sélecteur (SEL) apte à être positionné conformément au mode de fonctionnement requis et dont une sortie est connectée à l'entrée d'adresses du second générateur d'adresses (DMC), une mémoire (MEM) comprenant n cellules dont les entrées de données sont connectées, à une exception près, aux sorties du registre (REG), les sorties des données étant connectées à une exception près à l'entrée d'adresses du premier générateur d'adresses (DMC) et à la seconde entrée du sélecteur (SEL), un circuit (MEC) d'adressage de mémoire couplé aux entrées d'adresses de la mémoire (MEM), des moyens pour déterminer l'identité du contenu de la mémoire et la position actuelle du premier générateur d'adresses (DMC), des moyens pour emmagasiner temporairement des état déterminés du circuit (MEC) d'adressage de la mémoire et pour indiquer le fait que le circuit d'adressage (MEC) de la mémoire reprend ces états, et une unité de contrôle (CU) qui reçoit la sortie du multiplexeur (MPX), la sortie de données restante de la mémoire (MEM), la sortie des moyens d'emmagasinage temporaire, l'unité de contrôle (CU) comprenant des sorties pour positionner l'entrée de données restante de la mémoire (MEM) et pour contrôler les premier et second générateurs d'adresses (DMC, MPC), le sélecteur (SEL), le registre (REG), le circuit (MEC) d'adressage de la mémoire et la mémoire (MEM).
2. 2. Appareil selon la revendication 1, caractérisé en ce que les moyens de détermination de l'identité comprennent un premier comparateur (KOMI), avec une première entrée connectée à la sortie du premier générateur d'adresses (DMC) et une seconde entrée connectée à la sortie de données de la mémoire (MEM).
3. 3. Appareil selon la revendication 1, caractérisé en ce que les moyens d'emmagasinage temporaire comprennent un premier et un second compteur (CNT1, CNT2) contrôlés par l'unité de contrôle (CU), l'un de ces compteurs étant connecté à l'entrée de positionnement du circuit (MEC) d'adressage de la mémoire, et un second comparateur (KOM2) avec les entrées connectées aux sorties des premier et second compteurs (CNT1, CNT2).
4. 4. Utilisation de l'appareil selon la revendication 1 pour déterminer le circuit d'interconnexion interne entre n bornes d'un réseau électrique et l'emmagasinage des résultats dans une mémoire comprenant n cellules de mémoire, cela en mesurant l'existence ou la non-existence du passage d'un signal entre les bornes, caractérisée en ce qu'on établit un état de marquage sur les différentes bornes à l'aide du démultiplexeur (DMPX) pourvu de n sorties commandées par le premier générateur d'adresses (DMC) et on cherche le passage de l'état de marquage par un multiplexeur (PX) à n entrées connectées aux bornes et positionné par le second générateur d'adresses (MPC), on cherche dans chaque état stable du démultiplexeur (DMPX) le passage de l'état de marquage en effectuant des pas de premiers cycles désignés par cycles A, dans chacun desquels cycles A le multiplexeur (MPX) est incrémenté, de la borne associée à l'état stable du démultiplexeur (DMPX) à la dernière borne, cela en surveillant à chaque incrémentation l'état de sortie du multiplexeur et si dans cette sortie un état actif représentant le passage de cet état de marquage est détecté, en ce que l'adresse actuelle du multiplexeur (MPX) est emmagasinée temporairement et cette adresse est écrite dans la cellule momentanément adressée de la mémoire avec un bit de fermeture ayant une première valeur logique associée avec l'état actif lorsque l'état actif suivant est détecté dans la sortie/en ce qu'ensuite l'adresse suivante de la mémoire est positionnée et l'adresse momentanée du multiplexeur est emmagasinée temporairement, et en ce que cette séquence répétée de pas est continuée jusqu'à ce que le multiplexeur (MPX) est connecté à la dernière borne de rang n, et dans le pas suivant, l'adresse emmagasinée temporairement est écrite dans l'adresse libre suivante de la mémoire (MEM) avec un bit de fermeture ayant une seconde valeur logique inverse de la première et la mémoire est incrémentée à l'adresse suivante, en ce qu'un second cycle, de type B, est démarré pour ajuster l'état stable suivant du démultiplexeur (DMPX), l'adresse du démultiplexeur étant augmentée par des pas respectifs dans chacun desquels cette adresse est comparée avec les contenus des cellules de mémoire déjà remplies, l'adresse du démultiplexeur étant augmentée d'un pas s'il y a identité et ce nouveau pas étant comparé au contenu des cellules de mémoire déjà écrites en commençant avec la première cellule, en ce que si aucun des contenus des cellules de mémoires remplies ne coïncide avec l'adresse actuelle du démultiplexeur, cette dernière est acceptée comme adresse de démultiplexeur stable, en ce qu'on démarre un nouveau cycle A et en ce qu'on écrit dans toutes les n cellules de la mémoire, à l'aide des séries alternées des cycles A et B.
5. 5. Utilisation de l'appareil selon la revendication 4, caractérisée en ce que la valeur logique du bit de fermeture est considérée comme égale à « 1 » si la sortie (V) du multiplexeur est active tandis que cette valeur logique est considérée comme égale à «0» dans le pas faisant suite à l'examen de la nième borne.
6. 6. Utilisation de l'appareil selon la revendication 1 pour tester l'identité du circuit d'interconnexion interne entre les bornes d'un réseau avec celui d'un réseau standard, dans lequel l'interconnexion du réseau standard est enregistrée dans une mémoire conformément à l'utilisation selon la revendication 4 ou 5, caractérisée en ce qu'on établit un état de marquage sur les bornes respectives du réseau testé à l'aide du démultiplexeur (DMPX) adressé par le premier générateur d'adresses (DMC), et à l'aide du multiplexeur (MPX) dont les entrées sont connectées aux bornes et qui est adressé par le second générateur d'adresses (MPC), on teste l'arrivée de l'état de marquage à la sortie du multiplexeur comme preuve de court-circuit ou de continuité entre les bornes connectées, en ce que les examens des tests de court-circuit et de continuité sont effectués en cycles alternés, en ce que dans les cycles de contrôle de court-circuit le démultiplexeur (DMPX) est positionné à des adresses pour lesquelles on n'a que dans la cellule de mémoire ayant la même adresse la valeur du bit de fermeture correspondant à la seconde valeur logique, en ce qu'on augmente par pas l'adresse de la mémoire tout en maintenant ces états du démultiplexeur, le contenu de la mémoire étant lu à chaque pas, en ce que lorsque la valeur lue du bit de fermeture correspond à la seconde valeur logique, le multiplexeur (MPX) est positionné à l'adresse emmagasinée dans la même cellule de mémoire et l'état de sa sortie est examiné, en ce que si l'état de marquage, c'est-à-dire un court-circuit, est détecté dans cette sortie, une indication d'erreur est produite, en ce qu'après la fin de chacun des premiers cycles, la cellule de mémoire à l'adresse suivante est lue et le démultiplexeur (DMPX) est mis à la position correspondant au nombre emmagasiné dans cette cellule, en ce que si la valeur du bit de fermeture emmagasiné dans cette cellule prend la seconde valeur logique, un autre cycle de test de court-circuit est démarré, en ce que si le bit de fermeture prend l'autre valeur, c'est-à-dire la première valeur logique, un test de continuité de second type est démarré, dans lequel le multiplexeur (MPX) est mis dans la position déterminée par
7. 7. Utilisation de l'appareil selon la revendication 6, caractérisée en ce que durant chaque indication d'erreur on enregistre les positions actuelles du démultiplexeur (DMPX) et du multiplexeur (MPX).
8. 8. Utilisation de l'appareil selon la revendication 6 ou 7, caractérisée en ce que les tests sont effectués dans une gamme délimitée en deux adresses de mémoire limites prédéterminées, dans laquelle le démultiplexeur (DMPX) est positionné dans la position emmagasinée dans l'une de ces adresses limites, et le type du premier cycle est défini par la valeur logique du bit de fermeture dans cette adresse.

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