KR101397229B1 - 메모리 시스템 및 메모리를 위한 모듈러 커맨드 스트럭처 - Google Patents

메모리 시스템 및 메모리를 위한 모듈러 커맨드 스트럭처 Download PDF

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Abstract

메모리 시스템과 메모리 제어기를 포함하는 시스템이 호스트 시스템에 연결된다. 메모리 시스템은 데이터를 저장하는 적어도 하나의 메모리 장치를 갖는다. 제어기는 호스트 시스템으로부터의 요청을 적어도 하나의 메모리 장치에 의해 해석될 수 있는 하나 이상의 분리 가능한 커맨드로 번역한다. 각 커맨드는, 적어도 하나의 메모리 장치 중 하나의 메모리 장치에 대한 어드레스 식별자와 상기 적어도 하나의 메모리 장치 중 하나의 메모리 장치에 의해 실행될 동작을 표현하는 커맨드 식별자를 포함하는 모듈러 스트럭처(modular structure)를 갖는다. 적어도 하나의 메모리 장치와 제어기는 통신을 위한 직렬-연결 구성으로 되어 있음으로써, 하나의 메모리 소자만이 메모리 시스템 내부로의 입력을 위한 제어기와 통신된다. 메모리 시스템은 공통 버스에 연결된 복수의 메모리 장치를 포함할 수 있다.

Description

메모리 시스템 및 메모리를 위한 모듈러 커맨드 스트럭처 {MODULAR COMMAND STRUCTURE FOR MEMORY AND MEMORY SYSTEM}
본 출원은 미국 특허 가출원 제60/839,329호(2006년 8월 22일 출원), 미국 특허 가출원 제60/902,003호(2007년 2월 16일 출원), 및 미국 특허 가출원 제60/892,705호(2007년 3월 2일 출원)의 우선권의 이익을 청구한다.
본 발명은 일반적으로 반도체 메모리 장치에 관한 것으로, 특히, 메모리 장치용 커맨드 스트럭처(command structure)와 다중 상호 연결된 반도체 메모리 장치를 갖는 시스템에 관한 것이다.
반도체 메모리 장치는 많은 산업 및 가전제품에서 일반적으로 발견된다. 더 높은 메모리 용량에 대한 증가되고 있는 요구와 더불어 더 작은 크기에 대한 요구는 달성하기 어려운 밀도를 가진 메모리에 대한 욕구를 초래한다. 그 결과로, 다중 메모리 장치는 종종 큰 메모리 요구를 만족시키기 위해 함께 연결된다. 그러한 다중-장치 메모리 시스템은 단일 패키지(즉, 다중 칩 시스템)로 함께 구현되거나, 인쇄 회로 기판상에서 함께 그룹화된 다수의 메모리 장치 패키지들로 구현될 수 있다.
다중 반도체 메모리 장치들이 단일 시스템으로서 기능하도록 상호 연결되는 경우에, 제어기는, 개개의 메모리 장치와, 시스템에 있어서 데이터를 저장하고 데이터를 액세스하며 데이터를 처리하기 위한 요청을 제공하는 외부 인터페이스 사이의 데이터 흐름을 관리한다. 커맨드 스트럭처는, 데이터를 포함하고 있는 개개의 메모리 장치들에 그 요청들을 제공하기 위해 제어기에 의해 사용된다. 커맨드 스트럭처는 상호 연결된 메모리 장치들의 구조에 좌우될 수 있고 시스템의 성능에 나쁜 영향을 줄 수 있다. 예를 들어, 개개의 메모리 장치들이 공통의 버스를 통해 제어기와 통신되는 경우에는, 개개의 메모리 장치들 중 오직 하나만이 임의의 부여된 시간에 주장될 수 있다. 만약, 개개의 메모리 장치들이, 오직 하나의 메모리 장치가 제어기에 연결되는 사슬 구조로 직렬 상호 연결되어 있다면, 사슬에서 더 뒤에 위치되는 메모리 장치들에 대한 커맨드들은, 인터럽트될 수 없는 커맨드를 실행하고 있는 더 앞의 메모리 장치들에 의해, 현저히 지연될 수 있다. 직렬 연결된 메모리 장치들의 구조에 있어서, 하나의 장치에서의 커맨드의 처리가 그 뒤의 메모리 장치들로의 커맨드의 전송을 모두 정지시키며, 시스템에 있어서 여느 추가적인 처리의 중지를 초래한다.
본 발명의 일 양태에 따르면, 복수의 메모리 장치 중 하나의 메모리 장치에 대한 어드레스 및 상기 복수의 메모리 장치 중 하나의 메모리 장치내의 복수의 메모리 뱅크 중 하나의 메모리 뱅크에 대한 뱅크 어드레스를 포함하는 장치 식별자; 및 상기 복수의 메모리 장치 중 하나의 메모리 장치에 의해 실행될 동작을 표현하는 동작 코드를 포함하는 커맨드 식별자를 포함하는 모듈러 커맨드 스트럭처가 제공된다.
본 발명의 다른 양태에 따르면, 복수의 메모리 장치 중 하나의 메모리 장치에 액세스하기 위한 프로세서로부터의 요청을 표현하는 복수의 분리 가능한 커맨드를 포함하며; 상기 복수의 분리 커맨드의 각각은, 복수의 메모리 장치 중 하나의 메모리 장치에 대한 어드레스 및 상기 복수의 메모리 장치 중 하나의 메모리 장치내의 복수의 메모리 뱅크 중 하나의 메모리 뱅크에 대한 뱅크 어드레스를 포함하는 장치 식별자; 및 상기 복수의 메모리 장치 중 하나의 메모리 장치에 의해 실행될 동작을 표현하는 동작 코드를 포함하는 커맨드 식별자를 포함하는, 모듈러 커맨드 세트가 제공된다.
본 발명의 다른 양태에 따르면, 데이터를 저장하기 위한 적어도 하나의 메모리 장치를 포함하는 메모리 시스템; 상기 메모리 시스템에 액세스하기 위한 요청을 관리하기 위한 프로세서; 및 상기 프로세서로부터의 요청을 상기 적어도 하나의 메모리 장치에 의해 해석될 수 있는 하나 이상의 분리 가능한 커맨드로 번역하기 위한 제어기로서, 각 커맨드는 상기 적어도 하나의 메모리 장치 중 하나의 메모리 장치에 대한 어드레스 식별자와 상기 적어도 하나의 메모리 장치 중 하나의 메모리 장치에 의해 실행될 동작을 표현하는 커맨드 식별자를 포함하는 모듈러 스트럭처를 갖는, 제어기를 포함하며; 상기 적어도 하나의 메모리 장치와 상기 제어기는 통신을 위해 직렬 연결된, 시스템이 제공된다.
본 발명의 다른 양태에 따르면, 데이터를 저장하기 위한 복수의 메모리 장치를 갖는 시스템용 제어기로서, 상기 제어기는 상기 복수의 메모리 장치와의 통신을 위해 직렬 구성으로 되어 있으며, 상기 제어기는, 상기 복수의 메모리 장치에 액세스하기 위한 프로세서로부터의 요청을 수신하기 위한 제1 연결부; 상기 프로세서로부터의 요청을 상기 복수의 메모리 장치에 의해 해석될 수 있는 복수의 분리 가능한 커맨드로 번역하기 위한 번역기로서, 각 커맨드는 상기 복수의 메모리 장치 중 하나의 메모리 장치에 대한 어드레스 식별자 및 상기 복수의 메모리 장치 중 하나의 메모리 장치에 의해서 실행될 동작을 표현하는 커맨드 식별자를 포함하는 모듈러 스트럭처를 갖는, 번역기; 및 상기 복수의 분리 가능한 커맨드를 발행하기 위한 상기 복수의 메모리 장치 중 하나의 메모리 장치와 직렬 통신되는 제2 연결부를 포함하는, 시스템용 제어기가 제공된다.
본 발명의 다른 양태에 따르면, 적어도 하나의 메모리 장치에 대한 어드레스를 포함하는 어드레스를 판정하는 단계; 상기 적어도 하나의 메모리 장치에 액세스하기 위한 요청을 합동하여 실행하는 복수의 동작을 식별하는 단계; 및 상기 적어도 하나의 메모리 장치에 복수의 분리 가능한 커맨드를 제공하는 단계로서, 상기 커맨드의 각각은 어드레스를 포함하는 장치 식별자 및 상기 복수의 동작 중 하나의 동작을 포함하는 커맨드 식별자를 포함하며, 상기 커맨드 식별자는 상기 메모리 장치에 의해 해석될 수 있는 단계를 포함하는, 적어도 하나의 메모리 장치에 대한 액세스를 요청하는 방법이 제공된다.
본 발명의 일 실시예에 따르면, 복수의 메모리 장치 중 하나의 메모리 장치에 액세스하기 위한 요청을 표현하는 복수의 분리 가능한 커맨드를 포함하는 커맨드 스트럭처가 제공된다. 상기 복수의 분리 커맨드의 각각은 복수의 메모리 장치 중 하나의 메모리 장치에 대한 어드레스 및 상기 복수의 메모리 장치 중 하나의 메모리 장치내의 복수의 메모리 뱅크 중 하나의 메모리 뱅크에 대한 뱅크 어드레스를 포함하는 장치 식별자; 및 상기 복수의 메모리 장치 중 하나의 메모리 장치에 의해 실행될 동작을 표현하는 동작 코드를 포함하는 커맨드 식별자를 포함한다.
본 발명의 다른 실시예에 따르면, 복수의 메모리 장치 중 하나의 메모리 장치에 대한 어드레스 및 상기 복수의 메모리 장치 중 하나의 메모리 장치내의 복수의 메모리 뱅크 중 하나의 메모리 뱅크에 대한 뱅크 어드레스를 포함하는 장치 식별자; 및 상기 복수의 메모리 장치 중 하나의 메모리 장치에 의해 실행될 동작을 표현하는 동작 코드를 포함하는 커맨드 식별자를 포함하는, 모듈러 커맨드 스트럭처가 제공된다.
본 발명의 다른 실시예에 따르면, 데이터를 저장하기 위한 적어도 하나의 메모리 장치를 포함하는 메모리 시스템; 상기 메모리 시스템에 액세스하기 위한 요청을 관리하기 위한 프로세서; 및 상기 프로세서로부터의 요청을 상기 적어도 하나의 메모리 장치에 의해 해석될 수 있는 하나 이상의 분리 가능한 커맨드로 번역하기 위한 제어기로서, 각 커맨드는 상기 적어도 하나의 메모리 장치 중 하나의 메모리 장치에 대한 어드레스 식별자와 상기 적어도 하나의 메모리 장치 중 하나의 메모리 장치에 의해 실행될 동작을 표현하는 커맨드 식별자를 포함하는 모듈러 스트럭처를 갖는, 제어기를 포함하며; 상기 적어도 하나의 메모리 장치와 상기 제어기는 통신을 위해 직렬 연결된, 시스템이 제공된다.
예를 들어, 적어도 하나의 메모리 장치는 적어도 하나의 메모리 뱅크를 포함한다. 어드레스 식별자는 적어도 하나의 메모리 장치 중 하나의 메모리 장치에 대한 장치 어드레스와 상기 적어도 하나의 메모리 뱅크 중 하나의 메모리 뱅크에 대한 뱅크 어드레스를 포함할 수 있다. 예를 들어, 메모리 장치는, NAND-타입 플래시 메모리 장치와 같은, 플래시 장치이다.
메모리 시스템이 복수의 메모리 장치를 포함하는 경우에, 장치는 직렬 연결되거나 공통의 버스에 연결될 수 있다.
본 발명의 다른 실시예에 따르면, 데이터를 저장하기 위한 복수의 메모리 장치를 갖는 시스템용 제어기가 제공되며, 상기 제어기는 상기 복수의 메모리 장치와의 통신을 위해 직렬 상호 연결 구성으로 되어 있다. 상기 제어기는, 상기 복수의 메모리 장치에 액세스하기 위한 요청을 수신하기 위한 제1 연결부; 상기 요청을 상기 복수의 메모리 장치에 의해 해석될 수 있는 복수의 분리 가능한 커맨드로 번역하기 위한 번역기로서, 각 커맨드는 상기 복수의 메모리 장치 중 하나의 메모리 장치에 대한 어드레스 식별자 및 상기 복수의 메모리 장치 중 하나의 메모리 장치에 의해서 실행될 동작을 표현하는 커맨드 식별자를 포함하는 모듈러 스트럭처를 갖는, 번역기; 및 상기 복수의 분리 가능한 커맨드를 발행하기 위한 상기 복수의 메모리 장치 중 하나의 메모리 장치와의 통신을 위한 제2 연결부를 포함한다.
본 발명의 다른 실시예에 따르면, 메모리 장치 어드레스를 포함하는 어드레스를 판정하는 단계; 메모리에 액세스하기 위한 요청을 실행하는 복수의 동작을 식별하는 단계; 및 상기 메모리에 대한 복수의 분리 가능한 커맨드를 제공하는 단계로서, 상기 커맨드의 각각은 메모리 장치 어드레스를 갖는 장치 식별자 및 상기 복수의 동작 중 하나의 동작을 갖는 커맨드 식별자를 포함하는 단계를 포함하는 방법이 제공된다.
유리하게, 상기 방법은 메모리 장치에 액세스하기 위한 요청을 상기 메모리 장치에 의해 해석될 수 있는 복수의 분리 가능한 커맨드로 번역하기 위해 사용된다. 상기 방법은 메모리 장치에 액세스하기 위한 요청을 상기 메모리 장치에 의해 해석될 수 있는 복수의 분리 가능한 커맨드로 번역하기 위해 사용될 수 있다.
본 발명의 다른 양태 및 특징은, 첨부 도면과 함께 본 발명의 특정 실시예들의 후술되는 상세한 설명의 검토시에 당업자들에게 명백해질 것이다.
본 발명의 실시예들이 이제, 첨부된 도면들을 참조하여, 단지 예시로서, 기술될 것이다.
도 1은 본 발명의 실시예들이 적용될 수 있는, 메모리 시스템과 메모리 제어기를 가진 시스템 및 호스트 시스템을 예시한다.
도 2는 본 발명의 실시예들이 적용될 수 있는, 공통의 버스를 통해 메모리 시스템에 연결되는 제어기와 복수의 메모리 장치를 포함하는 메모리 시스템을 예시하는 블록도이다.
도 3은 본 발명의 실시예들이 적용될 수 있는, 메모리 장치에 연결된 제어기 및 직렬 상호 연결된 복수의 메모리 장치를 가진 메모리 시스템을 예시하는 블록도이다.
도 4는 본 발명의 실시예들이 적용될 수 있는, 플래시 메모리 장치의 일반적 인 구성의 예를 예시하는 블록도이다.
도 5A, 5B 및 5C는 본 발명의 실시예들이 적용될 수 있는, NAND 플래시 메모리와 사용하기 위한 모듈러 커맨드 스트럭처의 예들을 예시한다.
도 6A는 본 발명의 실시예들이 적용될 수 있는 플래시 제어기의 구성을 예시하는 블록도이다.
도 6B는 도 6A에 도시된 플래시 커맨드 엔진의 기능적 구성 요소들을 예시하는 블록도이다.
도 7은 모듈러 커맨드 스트럭처를 사용하는, 제어기로부터의 페이지 읽기(Page Read) 커맨드에 의해 수행되는 프로세스를 예시하는 플로우차트이다.
도 8은 모듈러 커맨드 스트럭처를 사용하는, 플래시 메모리로부터의 세트 웨이트(set wait) 기간이 있는 페이지 읽기 동작의 타이밍을 예시한다.
도 9는 모듈러 커맨드 스트럭처를 사용하는, 상태 요청이 있는 플래시 메모리 장치로부터의 페이지 읽기 동작의 타이밍을 예시한다.
도 10은 모듈러 커맨드 스트럭처를 사용하는, 제어기로부터의 페이지 프로그램 커맨드에 의해 수행되는 프로세스를 예시하는 플로우차트이다.
도 11은 모듈러 커맨드 스트럭처를 사용하는, 단일 데이터 입력에 의한 플래시 메모리 장치로부터의 페이지 프로그램 동작의 타이밍을 예시한다.
도 12는 모듈러 커맨드 스트럭처를 사용하는, 2개의 데이터 입력이 있는 플래시 메모리 장치로부터의 페이지 프로그램 동작의 타이밍을 예시한다.
도 13은 모듈러 커맨드 스트럭처를 사용하는, 제어기로부터의 블록 삭제 커 맨드에 의해 수행되는 프로세스를 예시하는 플로우차트이다.
도 14는 모듈러 커맨드 스트럭처를 사용하는, 플래시 메모리 장치로부터 삭제하는 단일 블록 어드레스가 있는 블록 삭제 동작의 타이밍을 예시한다.
도 15는 모듈러 커맨드 스트럭처를 사용하는, 플래시 메모리 장치로부터 삭제하는 2개의 블록 어드레스가 있는 블록 삭제 동작의 타이밍을 예시한다.
도 16은 모듈러 커맨드 스트럭처를 사용하는, 동일 플래시 메모리 장치의 2개의 메모리 뱅크에 대한 제어기로부터의 동시 페이지 읽기 커맨드에 의해 수행되는 프로세스를 예시하는 플로우차트이다.
도 17은 모듈러 커맨드 스트럭처를 사용하는, 동일 플래시 메모리 장치의 2개의 메모리 뱅크에 대한 동시 페이지 읽기 동작의 플래시 메모리로부터의 타이밍을 예시한다.
도 18은 모듈러 커맨드 스트럭처를 사용하는, 동일 플래시 메모리 장치의 2개의 메모리 뱅크에 대한 제어기로부터의 동시 페이지 프로그램 커맨드에 의해 수행되는 프로세스를 예시하는 플로우차트이다.
도 19는 모듈러 커맨드 스트럭처를 사용하는, 동일 플래시 메모리 장치의 2개의 메모리 뱅크에 대한 동시 페이지 프로그램 동작의 플래시 메모리로부터의 타이밍을 예시한다.
도 20은 모듈러 커맨드 스트럭처를 사용하는, 동일 플래시 메모리 장치의 2개의 메모리 뱅크에 대한 제어기로부터의 동시 블록 삭제 커맨드에 의해 수행되는 프로세스를 예시하는 플로우차트이다.
도 21은 모듈러 커맨드 스트럭처를 사용하는, 동일 플래시 메모리 장치의 2개의 메모리 뱅크에 대한 동시 블록 삭제 동작의 플래시 메모리로부터의 타이밍을 예시한다.
도 22는 모듈러 커맨드 스트럭처를 사용하는, 동일 플래시 메모리 장치의 2개의 메모리 뱅크에 대한 제어기로부터의 인터리브(interleave)된 페이지 읽기와 페이지 프로그램 커맨드에 의해 수행되는 프로세스를 예시하는 플로우차트이다.
도 23은 모듈러 커맨드 스트럭처를 사용하는, 동일 플래시 메모리 장치의 2개의 메모리 뱅크에 대한 인터리브된 페이지 읽기와 페이지 프로그램 동작의 플래시 메모리로부터의 타이밍을 예시한다.
도 24는 모듈러 커맨드 스트럭처를 사용하는, 동일 플래시 메모리 장치의 2개의 메모리 뱅크에 대한 제어기로부터의 중지된 그리고 재개된 페이지 읽기와 페이지 프로그램 커맨드에 의해 수행되는 프로세스를 예시하는 플로우차트이다.
도 25는 모듈러 커맨드 스트럭처를 사용하는, 동일 플래시 메모리 장치의 2개의 메모리 뱅크에 대한 중지된 그리고 재개된 페이지 읽기와 페이지 프로그램 동작의 플래시 메모리로부터의 타이밍을 예시한다.
도 26은 각기 다중 메모리 뱅크를 갖는, 다중 플래시 메모리 장치에 대한 인터리브된 그리고 동시의 페이지 읽기, 블록 삭제, 페이지 프로그램 및 페이지-쌍 삭제 커맨드/동작의 예를 예시한다.
도 27은 각기 다중 메모리 뱅크를 갖는, 다중 플래시 메모리 장치에 대한 인터리브된 그리고 동시의 페이지 읽기 커맨드/동작의 예를 예시한다.
도 28은 각기 다중 메모리 뱅크를 갖는, 다중 플래시 메모리 장치에 대한 인터리브된 그리고 동시에 중지되고 재개된 페이지 읽기, 블록 삭제, 페이지 프로그램 및 커맨드/동작의 예를 예시한다.
견본 실시예들의 하기의 상세한 설명에서는, 이 명세서의 일부를 형성하고 특정 견본 실시예들이 예시되는 첨부 도면에 대해 언급된다. 이들 실시예들은 당업자가 본 발명을 실시할 수 있도록 충분히 상세하게 기술되었고, 본 발명의 권리범위로부터 벗어남 없이 논리적, 구조적, 전기적 그리고 다른 변형들이 만들어 질 수 있으며 다른 실시예들이 사용될 수 있다는 것이 이해된다. 따라서, 하기의 상세한 설명은 한정의 의미를 갖지 않는다.
반도체 메모리 장치들은 종종 대용량 메모리 시스템을 형성하기 위해 상호 연결된다. 도 1은 본 발명의 실시예들이 적용될 수 있는 시스템을 예시한다. 도 1을 참조하여 보면, 그 내부에 프로세서(103)를 가진 호스트 시스템(102)은, 메모리 시스템을 제어하기 위한 메모리 시스템(106)과 제어기(104)를 포함하는 시스템에 연결된다. 메모리 시스템(106)은 적어도 하나의 메모리 장치(예컨대, 2개의 플래시 메모리 장치(107-0, 107-1)를 포함한다. 제어기(104)는 호스트 시스템(102)으로부터 요청을 수신하여 요청을 메모리 시스템(106)에 의해 해석될 수 있는 커맨드로 번역한다. 제어기(104)는 또한 호스트 시스템(102)에 의해 사용되는 메모리 시스템(106)에 대한 논리적 어드레스들을 메모리 시스템(106)의 물리적 어드레스로 번역한다. 제어기(104)는 메모리 시스템(106)에 저장될 데이터가 메모리 장 치(107-0, 107-1)간에 분배되는 것을 보장한다. 커맨드의 실행에 있어서의 에러를 체크하기 위해 에러 정정 코드(error correcting code; “ECC”)가 또한 제어기(104)에 의해 생성된다.
도 2는 본 발명의 실시예들이 적용될 수 있는 시스템 구성의 예를 도시한다. 도 2를 참조하여 보면, 제어기(112)는 공통의 버스(114)를 통해 복수의 메모리 장치(예컨대, 4개의 플래시 메모리 장치(108-0 내지 108-3))를 포함하는 메모리 시스템과 통신한다. 제어기(112)는 공통의 버스(114)를 사용하여 메모리 장치(108-0 내지 108-3)의 내부로 그리고 메모리 장치(108-0 내지 108-3)의 외부로 데이터를 전송한다. 지정된 플래시 메모리 장치만이 칩 인에이블 신호(chip enable signal)를 주장하는 것에 의해 이 구성에 있어서 동시에 주장된다.
도 3은 본 발명의 실시예들이 적용될 수 있는 시스템 구성의 다른 예를 도시한다. 메모리 시스템은 직렬 연결된 메모리 장치들을 포함한다. 도 3을 참조하여 보면, 제어기(116)와 복수의 메모리 장치(예컨대, 4개의 플래시 메모리 장치(109-0 내지 109-3)를 포함하는 메모리 시스템이 루프(loop) 구조로 상호 연결된다. 메모리 장치(109-0 내지 109-3)가 직렬로 상호 연결되므로, 하나의 장치만이 제어기(116)를 통해 메모리 시스템에 도입되는 데이터와 메시지를 수신한다. 각각의 메모리 장치(109-0 내지 109-3)는 많아야 2개의 다른 메모리 장치(즉, 앞과 뒤의 장치들)에 연결된다. 상기와 같이, 메모리 시스템에 도입되는 데이터와 메시지는 다른 모든 메모리 장치를 통과해서 직렬 연결에 있어서의 최종 장치(109-3)에 도달한다.
플래시 메모리 장치는 어떠한 타입의 플래시 메모리도 될 수 있다, 예컨대, NAND-, NOR-, AND-타입 플래시 메모리일 수 있다. 또한, 메모리 장치는 랜덤 액세스 메모리일 수 있다.
NAND 플래시 메모리 장치는 저비용, 고밀도 메모리를 제공하기 위해 일반적으로 상호 연결된다. 도 4는 NAND 플래시 장치(400)의 기능적 구성 요소들을 예시한다. NAND 플래시 장치(400)에 있어서, 커맨드, 어드레스, 및 데이터가 장치의 칩내의 공통 I/O 핀을 통해 다중화된다. NAND 플래시 장치(400)는 복수(n)의 삭제 가능 블록들을 가진 셀 어레이 스트럭처인 메모리 뱅크(402)를 갖는다. 각각의 삭제 가능 블록들은 복수(m)의 프로그램 가능 페이지들로 분할된다. 각각의 페이지들은 (j+K) 바이트로 이루어진다. 페이지들은, 일반적으로 에러 관리 기능을 위해 사용되는 분리된 k-바이트 및 데이터가 저장된 j-바이트 데이터 저장 영역으로 더 분할된다. 각 페이지는 일반적으로 2,112바이트를 포함하며, 그 중 2,048 바이트가 데이터 저장에 사용되고 64바이트가 에러 관리 기능을 위해 사용된다. 메모리 뱅크(402)는 페이지들에 의해 액세스된다. 도 4가 단일 메모리 뱅크(402)를 도시하지만, NAND 플래시 장치(400)는 하나 이상의 메모리 뱅크(402)를 가질 수 있다. 각각의 상기 메모리 뱅크(402)는 동시의 페이지 읽기, 페이지 프로그램, 페이지 삭제 및 블록 삭제 동작을 실행할 수도 있다.
메모리 뱅크(402)를 액세스하기 위한 커맨드는 제어기(예컨대, 도 3에 도시된 제어기(116))로부터 커맨드 레지스터(414)와 제어 로직부(416)에 의해 수신된다. 수신된 커맨드는 커맨드 레지스터(414)에 입력되어 실행까지 그곳에 남는다. 제어 로직부(416)는 커맨드를 메모리 뱅크(402)에 대하여 실행될 수 있는 형태로 변환한다. 커맨드는 일반적으로 칩의 외부 패키징상의, 상이한 커맨드를 표현하는데 사용될 수 있는, 상이한 핀들의 주장을 통해 NAND 플래시 장치(400)에 들어간다. 예를 들어, 커맨드는 칩 인에이블, 읽기 인에이블, 쓰기 인에이블, 및 쓰기 보호를 포함할 수 있다. 삭제 커맨드가 블록을 기초로 하여 실행되는 동안, 읽기 및 쓰기 커맨드가 페이지를 기초로 하여 실행된다.
커맨드가 커맨드 레지스터(414)와 제어 로직부(416)에 의해 수신되면, 커맨드가 속하는 메모리 뱅크(402)의 페이지에 대한 어드레스가 출력 드라이버(output driver)(412)에 의해 수신된다. 어드레스는, 어드레스 버퍼 및 래치부(latch)(418)에 제공된 다음, 어드레스에 의해 지시되는 페이지를 액세스하기 위해 제어 및 프리디코더(predecoder)(406), 검출 증폭기(S/A) 및 데이터 레지스터(404)와, 로우 디코더(row decoder)(408)에 제공된다. 데이터 레지스터(404)는, NAND 플래시 장치(400)로부터의 출력을 위해, 그 다음에 I/O(입/출력) 버퍼 및 래치(410)에 제공되고 그 다음에 출력 드라이버(414)에 제공되는, 완전한 페이지를 수신한다.
예를 들어, 읽기 커맨드는 커맨드 레지스터(414)와 제어 로직부(416)에 의해 수신되며 동반하는 어드레스는 어드레스 버퍼 및 래치(418)에 의해 수신된다. 어드레스 버퍼 및 래치(418)는 어드레스가 위치된 페이지를 판정하여 페이지에 대응하는 로우 어드레스(들)를 로우 디코더(408)에 제공한다. 대응하는 로우가 활성화된다. 데이터 레지스터 및 S/A(404)는 페이지를 검출하여 페이지로부터의 데이터 를 데이터 레지스터(404)내로 전송한다. 일단 전체 페이지로부터의 데이터가 데이터 레지스터에 전송되고 나면, I/O 버퍼 및 래치(410)와 출력 드라이버(412)를 통해 장치로부터 데이터가 순차적으로 읽힌다.
프로그램 커맨드도 페이지를 기초로 하여 처리된다. 프로그램 커맨드는 커맨드 레지스터(414)와 제어 로직부(416)에 의해 수신되고, 동반하는 어드레스는 어드레스 버퍼(418)에 의해 수신되며, 입력 데이터는 출력 드라이버(412)에 의해 수신된다. 입력 데이터는 I/O 버퍼 및 래치(410)를 통해 데이터 레지스터(404)에 전송된다. 일단 모든 입력 데이터가 데이터 레지스터(404)에 있으면, 입력 데이터가 저장될 페이지가 입력 데이터와 프로그램된다.
삭제 커맨드가 블록을 기초로 하여 처리된다. 삭제 커맨드는 커맨드 레지스터(414)와 제어 로직부(416)에 의해 수신되며, 블록 어드레스는 어드레스 버퍼(418)에 의해 수신된다.
전형적인 NAND 플래시 메모리 커맨드는 2 사이클의 커맨드를 사용하여 커맨드의 로딩(loading)을 완료한다. 표 1은 예시의 NAND 플래시 메모리의 커맨드 세트를 도시한다.
기능 1번째 사이클 2번째 사이클
읽기 00h 30h
카피 백(Copy Back)용 읽기 00h 35h
ID 읽기 90h -
리셋 FFh -
페이지 프로그램 80h 10h
캐시(Cache) 프로그램 80h 15h
카피 백 프로그램 85h 10h
블록 삭제 60h D0h
랜덤 데이터 입력 85h -
랜덤 데이터 출력 05h E0h
상태 읽기 70h
표 1: NAND 플래시의 커맨드 세트
2개의 커맨드 사이클에 있어서 NAND 플래시 메모리에 발행되는 많은 커맨드들은 하나의 프로시져(procedure)로서, 그리고 파기되거나 인터럽트되거나 중지되거나 재개될 수 없는 것으로서 간주된다. NAND 플래시 메모리가 이들 2개의 커맨드 사이클을 수신하는 경우에, 그것은 리셋 및 읽기 상태 커맨드외의 어떠한 추가적인 커맨드도 받아들일 수 없다. 다중 메모리 뱅크를 가진 플래시 메모리 장치에 있어서, 이 커맨드 스트럭처는, 다른 뱅크가 커맨드를 처리하는 동안 하나의 뱅크가 비활동인 채로 남아있으므로, 뱅크의 사용을 제한한다. 긴 내부 핵심 동작을 갖는 커맨드가 실행되고 있는 경우에, 낮은 입/출력 이용을 초래한다(예컨대, 20㎲의 페이지 읽기, 200㎲의 페이지 프로그램 및 1.5ms의 블록 삭제). 직렬 상호 연결된 다중 플래시 메모리를 가진 시스템에 있어서, 이 커맨드 스트럭처는, 커맨드를 처리하고 있는 플래시 메모리 장치가 그 처리가 완료될 때까지 다음의 플래시 메모리에 다른 커맨드를 전하지 못하므로, 전체 시스템의 처리 속도를 감소시킬 수 있다.
본 발명의 실시예에 따른 시스템에 적용될 수 있는 커맨드 스트럭처의 예는, 바이트(들)를 갖는 커맨드 필드(command field)를 포함한다. 예를 들어, 커맨드 필드는 장치와 뱅크 어드레스에 대한 1번째의 바이트 및 동작 코드에 대한 2번째의 바이트를 갖는다.
도 5A는 NAND 플래시 메모리와 사용하기 위한 모듈러 커맨드 스트럭처의 예를 도시한다. 이 특정 예에 있어서, 모듈러 커맨드 스트럭처는 바이트 기초이다. 도 5A를 참조하여 보면, 모듈러 커맨드 스트럭처(500)는, 각기 복수의 비트(bit)를 갖는, 제1 및 2번째 바이트(byte)(502, 508)(바이트 1 및 바이트 2)를 포함한다. 이 특정 예에 있어서, 커맨드 스트럭처의 제1 및 2번째 바이트(502, 508)는 8-비트 어드레스와 8-비트 동작 코드를 각각 포함한다. 1번째 바이트(502)는 목적지의 메모리 장치에 대한 6-비트 어드레스(504)를 갖는다. 6-비트 어드레스(504)는, 시스템이 복수의 메모리 장치를 포함하는 메모리 장치들 사이를 구별하는데 사용된다. 1번째 바이트(502)는 또한, 복수의 메모리 뱅크를 갖는 메모리 장치와 사용하기 위한 메모리 장치의 메모리 뱅크용의 2-비트 어드레스(506)를 포함한다. 커맨드 스트럭처의 2번째 바이트(508)는 메모리 장치에 의해 실행될 커맨드를 지시하는 8-비트 동작 코드(510)를 포함한다. 표 2는 동작 코드의 예를 예시한다.
2번째 바이트
(OP7-OP0)		 커맨드 어드레스 입력
0 0 0 0 0 0 0 0 페이지 읽기(00h) 로우
0 0 0 0 0 0 1 1 버스트(Burst) 데이터 읽기(03h) 칼럼
0 0 0 0 0 1 0 1 카피용 페이지 읽기(05h) 로우
0 0 0 0 1 0 0 1 버스트 데이터 로드 시작(09h) 칼럼
0 0 0 0 1 0 1 0 버스트 데이터 로드(0Ah) 칼럼
0 0 0 0 1 1 1 1 페이지 프로그램(0Fh) 로우
0 0 0 1 0 0 1 0 블록 삭제를 위한 어드레스 입력(12h) 로우
0 0 0 1 0 1 1 1 블록 삭제(17h) 없음
0 0 0 1 0 1 0 0 페이지-쌍 삭제를 위한 어드레스 입력(14h) 로우
0 0 0 1 1 1 1 0 페이지-쌍 삭제(1Eh) 없음
0 0 1 1 0 0 1 1 장치 상태 읽기(33h) 없음
0 0 1 1 0 1 0 1 장치 ID 읽기(35h) 없음
0 0 1 1 1 0 0 1 장치 어드레스 쓰기(39h) 없음
0 0 1 1 1 0 1 0 구성 레지스터 쓰기(3Ah) 없음
0 0 1 1 1 1 1 1 리셋(3Fh) 없음
표 2: 2번째 바이트에 대한 동작 코드의 예
커맨드 스트럭처는 많은 변형들을 갖는다. 2-바이트 커맨드 스트럭처의 다른 예는, 1번째 바이트가 8-비트 장치 어드레스(DA)를 갖고 2번째 바이트가 4-비트 OP 코드 및 4-비트 뱅크 어드레스(BA)를 갖는 것이다.
도 5B는 NAND 플래시 메모리와 사용하기 위한 모듈러 커맨드 스트럭처의 다른 예를 도시한다. 도 5B를 참조하여 보면, 커맨드 스트럭처(520)는 복수의 바이트를 포함한다. 예시된 예에 있어서, 커맨드 스트럭처(520)는 2-바이트 모듈러 커맨드 스트럭처(바이트 1 및 2)와 더불어 3-바이트 로우 어드레스(522)(바이트 3 내지 5)를 갖는다. 도 5B에 있어서의 2-바이트 모듈러 커맨드의 일부의 스트럭처는 도 5A에 도시된 2-바이트 모듈러 커맨드 스트럭처와 일치한다. 1번째 바이트(502)는 목적지의 메모리 장치용의 6-비트 어드레스(504)와 메모리 뱅크용의 2-비트 어드레스(506)를 갖는다. 2번째 바이트(508)는 8-비트 동작 코드(510)를 갖는다. 3-바이트 로우 어드레스(522)는 1번째 바이트(502)에서의 표시된 메모리 뱅크에서의 로우(들)에 대한 24-비트 어드레스(524)를 제공한다. 24-비트(즉, 3-바이트) 로우 어드레스(524)는, 커맨드가 실행될 로우 위치를 지정하는데 로우 어드레스가 요구되는 커맨드를 위해서 사용된다.
도 5C는 NAND 플래시 메모리와 사용하기 위한 모듈러 커맨드 스트럭처의 다른 예를 도시한다. 도 5C를 참조하여 보면, 커맨드 스트럭처(540)는 복수의 바이트를 포함한다. 예시된 예에 있어서, 커맨드 스트럭처(540)는 2-바이트 모듈러 커맨드 스트럭처(바이트 1 및 2)와 더불어 2-바이트 칼럼 어드레스(542)(바이트 3 내지 4)를 갖는다. 도 5C에 있어서의 2-바이트 모듈러 커맨드의 일부의 스트럭처는, 목적지의 메모리 장치용의 6-비트 어드레스(504)와 메모리 뱅크용의 2-비트 어드레스(506)를 갖는 1번째 바이트(502)가 있는 도 5B에 있어서의 2-바이트 모듈러 커맨 드와 일치한다. 2번째 바이트(508)는 8-비트 동작 코드(510)를 갖는다. 2-바이트 어드레스(542)는 1번째 바이트(502)에서의 표시된 메모리 뱅크에서의 칼럼(column)(들)에 대한 16-비트 어드레스(544)를 제공한다. 16-비트(즉, 2-바이트) 칼럼 어드레스(544)는, 커맨드가 실행될 칼럼 위치를 지정하는데 칼럼 어드레스가 요구되는 커맨드를 위해서 사용된다.
커맨드 스트럭처(500, 520, 540)는 메모리 장치에 송신되는 커맨드에 좌우된다. 표 2에 지시된 바와 같이, 일부의 커맨드는, 커맨드와 공급될 추가적인 어드레스들(즉, 로우 또는 칼럼 어드레스들)을 요구한다. 따라서, 커맨드 스트럭처(500, 520, 540)는 2번째 바이트(508)내의 동작 코드에 좌우된다.
도 1 및 5A-5C를 참조하여 보면, 제어기(104)는 호스트 시스템(102)으로부터의 요청을, 그 후에 플래시 메모리 장치에 의해 해석될 수 있는 커맨드 스트럭처(500, 520, 540) 중 하나로 번역한다. 동작 코드(510)에 의거하여, 제어기(104)는 로우 어드레스, 칼럼 어드레스, 또는 무(無) 어드레스가 메모리 장치에 공급될지의 여부를 판정한다. 제어기(104)는 동작을 실행하기 위해 메모리 장치(107-0, 107-1)에 의해 사용되는 커맨드를 형성한다.
각각의 커맨드 스트럭처(500, 520, 540)는 메모리 장치 어드레스(504)와 뱅크 어드레스(506)의 양쪽을 포함한다. 따라서, 커맨드의 처리는 상이한 메모리 장치들에 의해 파기되고 중지될 수 있다. 또한, 1번째 바이트(502)가 모든 어드레싱(addressing) 정보를 포함하므로, 각 메모리 장치는, 2번째 바이트(508)에서의 표시된 커맨드가 그들을 향한 것인지 또는 다음 메모리 장치로 통과될 것인지의 여 부를 매우 신속하게 평가할 수 있다.
모듈러 커맨드 스트럭처(500, 520, 540)가 NAND 플래시 메모리 장치에 사용될 수 있지만, 하기의 예들은, 예로서 HLNAND™ (HyperLink NAND) 플래시 장치를 사용하는, 모듈러 커맨드 스트럭처(500, 520, 540)에서의 다양한 커맨드의 처리를 기술한다. HLNAND™ 플래시 장치는 미국 특허 가출원 제60/839,329호(2006년 8월 22일 출원)에 상세히 기술되어 있다.
HLNAND™ 플래시 장치를 위한, 동작 코드에서의 특정 커맨드에 따른 모듈러 커맨드 스트럭처(500, 520, 540)의 모범적인 입력 순서는 표 3에 도시된다. 모든 커맨드, 어드레스, 및 데이터는, 가장 중요한 비트(most significant bit; “MSB”)와 시작하여, 장치 내부로 그리고 장치 외부로 시프트(shift)된다. HLNAND™ 플래시 장치에 있어서, 직렬 데이터 입력(SDn)은, 직렬 데이터 입력 인에이블(SDE)이 “하이(high)”인 동안 정극성 또는 부극성 클럭 에지에서 샘플(sample)된다. 표 3에 도시된 특정 예에 있어서, 각 커맨드는, 도 5A 내지 5C에 도시된 커맨드 스트럭처(500, 520, 540)마다 “TDA”(1번째 바이트)만큼 표현되는 1-바이트 목표 어드레스 및 표현되는 1-바이트 동작 코드(2번째 바이트)를 포함한다. 일단 SCE가 논리“하이”로 진행하면, 1-바이트 어드레스가 시프트되고 뒤 이어서 1-바이트 동작 코드가 시프트된다. 1번째 바이트가 입력되는 쓰기 장치 어드레스가 페이지 읽기 커맨드인 것은 예외이다. 커맨드에 따라서, 3-바이트 로우 어드레스가 표 3에서의 “R”로서 표현되거나 2-바이트 칼럼 어드레스가 표 3에서의 “C”로서 표현되거나 둘 중에 하나이다(3번째 내지 5번째 바이트). 만약, 데이터가 플래시 장치 에 제공되면, 데이터는 (적절하게) 어떤 로우나 칼럼 어드레스의 후의 장치내로 입력되고 표 3에서의 “D”로 표현된다.
커맨드 입력 바이트 넘버
1st 2nd 3rd 4th 5th 6th 7th … 2115th 2116th
페이지 읽기 TDA 00h R R R - - - - -
버스트 데이터 읽기 TDA 03h C C - - - - - -
카피용 페이지 읽기 TDA 05h R R R - - - - -
버스트 데이터 로드 시작 TDA 09h C C D D D … D D
버스트 데이터 로드 TDA 0Ah C C D D D … D D
페이지 프로그램 TDA 0Fh R R R - - - - -
블록 삭제용 어드레스 입력 TDA 12h R R R - - - - -
블록 삭제 TDA 17h - - - - - - - -
페이지-쌍 삭제용 어드레스 입력 TDA 14h R R R - - - - -
페이지-쌍 삭제 TDA 1Eh - - - - - - - -
장치 상태 읽기 TDA 33h - - - - - - - -
장치 ID 읽기 TDA 35h - - - - - - - -
장치 어드레스 쓰기 00h 39h - - - - - - - -
구성 레지스터 쓰기 TDA 3Ah D - - - - - - -
리셋 TDA 3Fh - - - - - - - -
표 3: 모듈러 커맨드 입력 순서
다양한 동작들에 대한 모듈러 커맨드 스트럭처(500, 520, 540)를 사용하는 HLNAND™ 플래시 장치의 동작예가 아래에 기술된다. 하기의 예는 메모리 장치들(예컨대, 도 1 내지 3에 도시된 메모리 장치들)을 처리하는 것을 예시하는 타이밍도를 포함한다. 타이밍도의 신호들은, 예로서, HLNAND™ 플래시 장치용으로 도시된다. 칩 인에이블(CE#) 신호는, 이 신호가 “로(low)”일 때 메모리 장치가 인에이블되는 것을 나타낸다. 직렬 데이터 입력(SDn) 신호는 커맨드, 어드레스, 및 입력 데이터를 나타낸다. 직렬 데이터 출력(SQn) 신호는 읽기 동작 동안의 출력 데이터의 전송을 나타낸다. 직렬 데이터 입력 인에이블(SDE) 신호는, 이 신호가 “하이”일 때, 커맨드 어드레스와 입력 데이터(SDn)가 장치내로 래치되도록, 데이터 입력을 제어한다. 직렬 데이터 출력 인에이블 신호(SDE)는, 이 신호가 “하이”일 때 출력(SQn)을 인에이블시킨다.
장치 어드레스들이 시스템 동작의 시작시에 직렬 연결된 장치들(예컨대, 도 3에 도시된 구성)의 모두에 할당된 경우에, 커맨드의 1번째 바이트는 쓰기 장치 어드레스를 필요로 하지 않는다. 순차적 장치 어드레스의 할당은 미국 특허 가출원 제60/787,710호(2006년 3월 28일 출원), 미국 특허 가출원 제60/802,645호(2006년 3월 23일 출원)에 개시되어 있다.
도 6A는 본 발명의 실시예들이 적용될 수 있는 플래시 제어기의 예를 도시한다. 플래시 제어기는 도 1, 2, 및 3에 도시된 제어기들(104, 112, 116)에 대응한다.
도 6A를 참조하여 보면, 플래시 제어기(310)는 중앙 처리 장치(CPU)(312)를 포함하며; 메모리(314)는 랜덤 액세스 메모리(RAM)(316)와 읽기 전용 메모리(ROM)(318)를 갖는다. 또한, 플래시 제어기(310)는 플래시 커맨드 엔진(322), 에러 정정 코드(ECC) 관리기(324) 및 플래시 인터페이스(326)를 포함한다. 게다가, 플래시 제어기(310)는 호스트 인터페이스 제어기(332)와 호스트 인터페이스(334)를 포함한다. CPU(312), 메모리(314), 플래시 커맨드 엔진(322) 및 호스트 인터페이스 제어기(332)는 공통의 버스(330)를 통해 연결된다. 호스트 인터페이스(334)는 버스나, 연결 링크(link), 또는 인터페이스 등(예컨대, ATA(Advanced Technology Attachment), PATA(Parallel ATA), SATA(Serial ATA), USB(Universal Serial Bus))을 통한 외부 장치로의 연결을 위한 것이다. 호스트 인터페이스(334)는 호스트 인터페이스 제어기(332)에 의해 제어된다. CPU(312)는 ROM(318)에 저장 된 명령들과 RAM(316)에 저장된 처리된 데이터와 동작한다. 플래시 커맨드 엔진(322)은 커맨드를 해석하고 플래시 제어기(310)는 플래시 장치 인터페이스(326)를 통해 플래시 장치의 동작을 제어한다. ECC 관리기(324)가 ECC를 생성하고, ECC 검증이 수행된다. 에러의 경우에, 에러 메시지가 생성된다. 플래시 제어기(310)는 칩상의 시스템(system on chip), 패키지내의 시스템(system in package) 또는 다중 칩으로서 구성될 수 있다.
도 6B는 플래시 장치에 커맨드를 발행할 때, 도 6A의 플래시 커맨드 엔진(322)의 기능적 구성 요소의 예를 도시한다. 도 1, 6A 및 6B를 참조하여 보면, 플래시 커맨드 엔진(322)은 호스트 시스템(102)으로부터의 요청을 플래시 메모리 장치에 의해 해석될 수 있는 복수의 분리 가능한 커맨드로 해석한다. 따라서, 플래시 제어기(310)는 플래시 메모리 장치에 액세스하기 위한 요청을 도 5A 내지 5C에 도시된 모듈러 커맨드 스트럭처를 사용하는 적어도 하나의 커맨드로 번역한다. 플래시 제어기(310)는 호스트 인터페이스 제어기(332)에 연결된 버스(330)와의 연결을 포함한다. 상기 연결은 플래시 메모리 장치에 액세스하기 위한 호스트 시스템(102)의 프로세서(103)로부터의 요청을 수신하기 위한 호스트 시스템(102)과의 통신을 가능케 한다. 플래시 제어기(310)는 플래시 메모리 장치와 통신되는 플래시 장치 인터페이스(326)도 포함한다. 플래시 장치 인터페이스(326)는 메모리 시스템의 플래시 메모리 장치에 커맨드를 발행하기 위한 다른 연결부로서 기능한다.
플래시 메모리 엔진(322)은 커맨드 스트럭처 메커니즘(558), 뱅크 인터리브 메커니즘(560), 장치 인터리브 메커니즘(562), 어드레스 식별 메커니즘(564), 커맨 드 식별 메커니즘(566), 로우 어드레스 식별 메커니즘(568), 및 칼럼 어드레스 식별 메커니즘(570)을 포함한다. 커맨드 스트럭처 메커니즘(558)은 메모리 장치에 의해 사용될 모듈러 커맨드 스트럭처(예컨대, 도 5A 내지 5C에 도시된 모듈러 커맨드 스트럭처)를 처리한다. 어드레스 식별 메커니즘(564)과 커맨드 식별 메커니즘(566)은 호스트 시스템(102)으로부터의 요청을 분석하여 그로부터 메모리 장치 및/또는 뱅크 어드레스와 커맨드를 각각 추출한다. 커맨드 식별 메커니즘(566)은 요청을 이행하는데 다중 커맨드가 사용될 것인가를 판정한다. 각각의 커맨드는 분리가능하며 공동으로 호스트 시스템(102)으로부터의 요청을 실행한다. 커맨드 식별 메커니즘(566)은, 어드레스 식별 메커니즘(564)으로부터의 어드레스를 포함하여, 커맨드를 형식으로 나타내기 위해 정보를 수집한다. 요청을 이루는 커맨드들 중 어느 하나가 로우 또는 칼럼 어드레스에 관한 것이면, 커맨드 식별 메커니즘(566)은 각기 로우 어드레스 식별 메커니즘(568) 또는 칼럼 어드레스 식별 메커니즘(570)의 사용의 협력을 구하여 상기 커맨드의 일부를 이루는 로우 또는 칼럼 어드레스를 획득한다.
뱅크 인터리브 메커니즘(560)과 장치 인터리브 메커니즘(562)은 다중 커맨드가 장치 인터페이스(326)를 통해 다중 메모리 뱅크 또는 메모리 장치에 각각 송신되도록 명령한다. 모듈러 커맨드 스트럭처는, 다중 메모리 뱅크를 가진 플래시 메모리 장치가 각각의 메모리 뱅크를 동시에 처리시킬 수 있도록 구성된다. 마찬가지로, 모듈러 커맨드 스트럭처는, 직렬 연결된 메모리 장치가 동시에 처리될 수 있도록 구성된다. 뱅크 인터리브 메커니즘(560)은 동일 메모리 장치내의 상이한 메 모리 뱅크에 대해 커맨드를 인터리브한다(다중 메모리 뱅크의 동시 동작의 예에 대해서 도 16 내지 21을 참조). 장치 인터리브 메커니즘(562)은 동일 메모리 시스템내의 상이한 메모리 장치에 대해 커맨드를 인터리브 한다(도 22 내지 28 참조).
ECC 관리기(324)는, 특정 커맨드가 성공적으로 그리고 완전하게 실행되었는가를 검증하기 위해 에러 정정 코드(ECC)를 생성한다.
도 6B는 플래시 커맨드 엔진(322)의 기능적 구성 요소들을 예시하며 당업자에 의해 인지될 다수의 구성들로서 실현될 수 있다.
모듈러 커맨드는 페이지 읽기 커맨드를 포함할 수 있다. 커맨드 스트럭처에 있어서, 1번째 사이클의 페이지 읽기 커맨드의 입력되고 뒤 이어서 목표 페이지 어드레스에 있어서의 시작 칼럼 어드레스에 대한 칼럼 어드레스와 목표 페이지 어드레스에 대한 로우 어드레스가 입력된다. 2번째 사이클의 페이지 읽기 커맨드가 입력되고 그 후에 장치는 내부 페이지 읽기 동작을 완료하기 위한 기간(예컨대, 20㎲)동안 비지(busy)하다. 상기 기다린 기간 후에, 버스트 데이터 읽기 동작이 실행되어 장치의 버퍼로부터 데이터를 검색한다. 그 시간으로부터 버스트 데이터 읽기가 종료될 때까지 이 동작이 시작하여, 장치는 여느 다른 동작들을 실행할 수 없다.
도 7은 페이지 읽기 커맨드의 흐름을 도시한다. 시스템용 제어기는 단계(602)에서, 목적지의 플래시 장치 어드레스, 메모리 뱅크 어드레스, 페이지 읽기 동작 코드, 및 읽힐 페이지를 규정하는 로우(들)에 대한 3-바이트 로우 어드레스를 포함하는 페이지 읽기 커맨드를 생성한다. 페이지 읽기 커맨드는, 목적지의 플래 시 장치 어드레스가 페이지 읽기 커맨드를 수신하는 플래시 장치에 매치(match)할 때까지, 시스템을 이루는 플래시 장치들을 통과한다. 로우 어드레스(들)를 포함하는 페이지 읽기 커맨드는 목적지의 플래시 장치에 의해 수신된다. 페이지 읽기 커맨드는, 그 후 어드레스 래치 사이클이 3-바이트의 로우 어드레스를 입력하기 위해 시작되는, 목적지 플래시의 커맨드 레지스터에 제공된다. 일단 어드레스 래치 사이클이 종료되면, 페이지 읽기 동작이 플래시 장치 내에서 시작되고 선택된 페이지의 데이터가 검출되어 시간 tR(메모리 뱅크로부터 데이터 레지스터로의 전송 시간, 예컨대, 20㎲)미만으로 데이터 레지스터에 전송된다.
제어기는 페이지로부터 데이터를 수집하기 위해 tR 동안 기다리거나, 제어기는 페이지가 액세스되었을 시에 통지를 수신하기 위해 장치 상태 질문을 생성하여 플래시 장치에 송신한다. 제어기가 장치 상태 커맨드를 생성하는 경우에, 커맨드는 단계(604)에서 플래시 장치에 송신된다. 플래시 장치는 이 요청에 대해 페이지가 액세스될 때까지 연속 비지 표시(continuous busy indication)로 응답할 것이고, 페이지가 액세스될 시에 플래시 장치는 메모리 뱅크가 준비되었고 더 이상 비지하지 않다는 것을 나타낸다. 제어기는 단계(606)에서 메모리 뱅크가 준비되었는지의 여부를 판정하도록 계속해서 체크한다.
일단 메모리 뱅크가 준비되거나, 제어기가 tR 동안 기다리는 경우에는, 장치 어드레스와 칼럼 어드레스를 가진 버스트 데이터 읽기 커맨드가 단계(608)에서 발행된다. 만약, 제어기가 장치 상태 질문을 송신하지 않고 대신에 tR 동안 기다리 면, 단계(604) 및 단계(606)는 실행되지 않는다. 일단 장치가 버스트 데이터 읽기를 수신하면 SQE 신호가 인에이블되고, 데이터 레지스터내의 페이지 데이터는, 커맨드와 더불어 부여된 칼럼 어드레스로부터 시작하여, 단계(610)에서 판독된다. 이러한 읽기는 SQn을 통해 SQE가 로(low)로 진행할 때까지 계속된다.
에러 정정 코드(ECC)는 단계(612)에서 제어기에 의해 생성되며 단계(614)에서 검증된다. 만약, ECC가 검증되지 않으면, 단계(616)에서 에러 메시지가 발행된다. 만약, ECC가 검증되면, 페이지 읽기 동작은 성공적이고 그 동작은 단계(618)에서 완료된다. 예를 들어, 플래시 장치 제어기는, 페이지 당 2048 바이트 입력 데이터용 ECC 패리티 비트(parity bit)를 생성한다. 따라서, ECC 패리티 비트를 가진 2048 바이트 데이터가 프로그램된다(일반적으로, 페이지내에서 512 바이트 당 1-바이트 ECC, 2048 바이트 당 총 4 바이트 ECC). ECC 패리티 비트는 페이지내에서 64 바이트 스페어 필드(spare field)내로 프로그램된다. 페이지 읽기 동안에, 플래시 장치 제어기는 ECC 패리티 정보를 가진 2048 바이트 데이터를 읽는다. 플래시 장치 제어기는 4 바이트 ECC 정보를 가진 2048 데이터를 검증한다. 따라서, ECC 처리는 플래시 장치 제어기에 의해 실행되며 플래시 메모리 장치는 ECC 패리티 정보만을 저장한다.
도 8은, 제어기가 요청된 데이터를 획득하기 위해 tR의 만기 동안 기다리는, 플래시 장치의 견지에서의 페이지 읽기 동작에 대한 타이밍도를 예시한다. 만약, 뱅크 비지 기간 tR 동안 버스트 데이터 읽기 커맨드가 통지되고 SQE가 인에이블된다 면, 모든 출력 데이터가 무효로 될 것이다.
도 9는 플래시 장치의 견지에서 제어기로부터의 장치 상태에 의한 페이지 읽기 동작에 대한 타이밍도를 예시한다.
모듈러 커맨드는 페이지 프로그램 커맨드를 포함할 수 있다. 커맨드 스트럭처에 있어서, 1번째 사이클의 페이지 프로그램 커맨드가 입력되고 뒤 이어서 목표 페이지 어드레스에 있어서의 시작 칼럼 어드레스에 대한 칼럼 어드레스와 목표 페이지 어드레스에 대한 로우 어드레스가 입력된다. 입력 데이터가 로드(load)되고 뒤 이어서 2번째 사이클의 페이트(pate) 프로그램 커맨드가 로드된다. 장치는, 내부 페이지 프로그램 동작의 완료 동안, 2번째 사이클 후의 기간(예컨대, 200㎲)동안 비지하다. 이들 단계들은 모두, 페이지 프로그램 동작이 완료되면, 인터럽트(interrupt)될 수 없는 하나의 프로시져로서 간주된다.
도 10은 플래시 장치 제어기로부터의 페이지 프로그램 커맨드의 흐름을 예시한다. 시스템용 제어기는 단계(902)에서, 목적지의 플래시 장치 어드레스, 메모리 뱅크 어드레스, 버스트 데이터 로드 시작 코드, 및 프로그램될 칼럼(들)에 대한 2-바이트 칼럼 어드레스를 포함하는 버스트 데이터 로드 시작 커맨드를 생성한다. 버스트 데이터 로드 시작 커맨드는, 목적지의 플래시 장치 어드레스가 버스트 데이터 로드 시작 커맨드를 수신하는 플래시 장치에 매치할 때까지, 시스템을 이루는 플래시 장치들을 통과한다. 버스트 데이터 로드 시작 커맨드는, 단계(904)에서의 2-바이트 칼럼 어드레스와 함께, 그리고 그 후에 단계(906)에서의 입력 데이터와 함께 목적지의 플래시 장치의 커맨드 레지스터에 제공된다. 버스트 데이터 로드 시작 커맨드는 목적지의 플래시 장치내의 모든 데이터 레지스터들을 리셋시킨다. 만약, 버스트 데이터 로드 시작 동작이 플래시 장치내로 모든 데이터를 입력하지 않으면, 그 다음의 버스트 데이터 로드 커맨드가 모든 데이터를 장치 내에 위치시키도록 사용될 수 있다.
플래시 장치 제어기는, 단계(908)에서, 목적지의 장치 어드레스와 메모리 뱅크 어드레스와 더불어 페이지 프로그램 동작 코드 및 페이지 프로그램 동작에 있어서 기입될 로우를 지정하는 로우 어드레스(들)를 다시 지정하는 페이지 프로그램 커맨드를 생성한다. 버스트 데이터 로드 시작 커맨드로부터 플래시 장치 내로 데이터가 로드된 시간 tDDE 후에 제어기에 의해 페이지 프로그램 커맨드가 생성된다. 이것은 선택된 페이지 위치내로 로드된 데이터를 프로그램할 것이다.
제어기는 단계(910)에서 발생된 장치 상태 커맨드를 사용하여 페이지 프로그램 동작의 상태를 감시한다. 플래시 장치는 이 요청에 대해 페이지가 액세스될 때까지 연속 비지 표시로 응답할 것이고, 페이지가 액세스될 시에 플래시 장치는 메모리 뱅크가 준비되었고 더 이상 비지하지 않다는 것을 나타낸다. 제어기는 단계(912)에서 메모리 뱅크가 준비되었는지의 여부를 판정하도록 계속해서 체크한다. 일단 메모리 뱅크가 준비되면, 제어기는 페이지 프로그램 동작이 성공적인지를 확인하도록 체크한다. 만약 그렇지 않으면, 단계(916)에서 에러 메시지가 발행되며, 그게 아니면, 페이지 프로그램 동작이 단계(918)에서 완료된다.
도 11은, 버스트 데이터 로드 시작이 장치 내로 모든 데이터를 로드하기에 충분한, 플래시 장치의 견지에서 페이지 프로그램 동작에 대한 타이밍도를 예시한다. 도 12는, 모든 데이터를 장치내로 로드하기 위해서 버스트 데이터 로드 시작 동작 후에 버스트 데이터 로드 동작이 요구되는, 페이지 프로그램 동작에 대한 타이밍도를 예시한다.
모듈러 커맨드는 블록 삭제 커맨드를 포함할 수 있다. 커맨드 스트럭처에 있어서, 1번째 사이클의 블록 삭제 커맨드가 입력되고 뒤 이어서 목표 블록 어드레스에 대한 로우 어드레스가 입력된다. 내부 블록 삭제 동작을 완료하기 위해 장치가 1.5ms 동안 비지한 후에, 2번째 사이클의 블록 삭제 커맨드가 입력된다.
도 13은 제어기로부터 블록 삭제 동작의 흐름이다. 시스템용 플래시 장치 제어기는, 단계(1204)에서의 장치 어드레스, 메모리 뱅크 어드레스, 동작 코드, 및 3-바이트 로우 어드레스를 포함해서, 단계(1202)에서의 블록 삭제 커맨드에 대한 어드레스 입력을 생성한다. 만약, 단계(1206)에서 하나 이상의 블록이 동시에 삭제되면, 이들 추가적인 블록들을 지정하기 위해 블록 삭제 커맨드에 대한 추가적인 어드레스 입력이 제어기에 의해 생성된다. 모든 블록이 지정되면, 단계(1208)에서 제어기는, 플래시 장치에게 선택된 블록에 대한 블록 삭제 동작의 실행을 시작시키기 위해, 블록 삭제 커맨드를 생성한다. 제어기에 의해 생성되는 블록 삭제 커맨드는, 장치 어드레스, 메모리 뱅크 어드레스, 및 동작 코드를 포함한다.
제어기는 단계(1210)에서, 메모리 뱅크가 사용 가능하고 블록 삭제 동작이 완료되는 시간을 판정하는데 사용되는 상태 커맨드를 발행한다. 제어기는 단계(1212)에서, 메모리 뱅크가 사용 가능할 때까지 장치 상태를 계속해서 체크한다. 블록 삭제 동작이 완료되면, 제어기는 단계(1214)에서 동작이 성공적이었는지를 확인하도록 체크한다. 동작이 성공적이지 않았으면, 단계(1216)에서 에러가 발행되고, 그게 아니면, 블록 삭제 동작은 단계(1218)에서 완료된다.
도 14는, 단일 블록만이 삭제되는 플래시 장치의 견지에서의 블록 삭제 동작에 대한 타이밍도를 예시한다. 도 15는 다중 블록이 삭제되는 블록 삭제 동작에 대한 타이밍도를 예시한다.
도 5A 내지 5C에 예시된 모듈러 커맨드 스트럭처는 장치 어드레스와 함께 1번째 바이트로 제공될 메모리 뱅크 어드레스를 제공한다. 이것은, 플래시 메모리 장치가 하나 이상의 메모리 뱅크를 가진 경우에, 커맨드가 지향되는 메모리 뱅크를 지정하는데 사용된다. 모듈러 커맨드 스트럭처를 갖는 커맨드가 커맨드내의 메모리 뱅크 어드레스를 지정하기 때문에, 각 메모리 뱅크가 독립적으로 동작하는 구성을 갖는 플래시 장치는 플래시 장치내의 하나 이상의 메모리 뱅크상에서 동작을 동시에 실행시킬 수 있을 것이다. HLNAND™ 플래시 장치는 상기 하나의 플래시 메모리의 예이다.
상부 레벨에서 종속 접속되는 다중 HLNAND™ 플래시 장치의 핀 구성은 단일 장치들 중 하나와 일치할 수 있다. 직렬 상호 연결 구성에 있어서, 각 장치는, 예컨대, 종속 접속 경로상에 추가적인 하프 클럭 사이클 레이턴시(half clock cycle latency)를 도입한다. 상기와 같이, 다수의 종속 접속된 장치들은 직렬 상호 연결 구성의 동작의 총 클럭 레이턴시를 판정한다. 상호 연결된 다중 메모리 뱅크를 가진 다중 장치들 구성에 있어서, 제어기는, 커맨드를 인터리브하는 것에 의해 핵심 동작을 액세스하는 시간을 소비하는 많은 상이한 프로시져들을 효과적으로 스케쥴(schedule)할 수 있다.
도 16 내지 21은 단일 플래시 메모리 장치내의 2개의 메모리 뱅크상에서 실행되는 동시 동작을 예시한다.
도 16은 동일 플래시 메모리 장치내의 2개의 메모리 뱅크로부터의 동시 페이지 읽기 동작에 대한 흐름을 예시한다. 페이지 읽기 커맨드는 단계(1502)에서 메모리 뱅크 0에 부여된다. 그 후, 메모리 뱅크 0은 요청된 페이지를 액세스하는 것에 의해 요청을 처리하도록 진행한다. 메모리 뱅크 0이 페이지 읽기 커맨드를 처리하는 동안에, 제2 페이지 읽기 커맨드가 단계(1504)에서 메모리 뱅크 1에 부여된다. 그 후, 메모리 뱅크 1은, 메모리 뱅크 0이 그 자신의 요청을 동시에 처리하는 동안, 요청된 페이지를 액세스하는 것에 의해 요청을 처리하도록 진행한다. 단계(1502)에서 발행된 페이지 읽기 커맨드로부터 초래되는 데이터를 액세스하기 위해, 단계(1506)에서 페이지 읽기 요청이 메모리 뱅크 0에 부여된 후의 시간 tR1이, 단계(1508)에서 버스트 데이터 읽기 커맨드가 메모리 뱅크 0에 부여되기 전까지 경과되도록 허용된다. 단계(1504)에서 발행된 페이지 읽기 커맨드로부터 초래되는 데이터를 액세스하기 위해, 단계(1510)에서 페이지 읽기 요청이 메모리 뱅크 1에 부여된 후의 시간 tR2이, 단계(1512)에서 버스트 데이터 읽기 커맨드가 메모리 뱅크 1에 부여되기 전까지 경과되도록 허용된다.
도 17은 도 16에 예시된 동시 페이지 읽기 동작의 타이밍을 예시한다.
도 18은 동일 플래시 메모리 장치의 2개의 메모리 뱅크에서의 동시 페이지 프로그램 동작에 대한 흐름을 예시한다. 단계(1702)에서, 버스트 데이터 로드 시작 커맨드가 메모리 뱅크 0내로 프로그램될 데이터와 함께 메모리 뱅크 0에 부여된다. 단계(1704)에서, 버스트 데이터 로드 시작 커맨드가 메모리 뱅크 1내로 프로그램될 데이터와 함께 메모리 뱅크 1에 부여된다. 단계(1706)에서 페이지 프로그램 커맨드가 메모리 뱅크 0에 부여되고 단계(1708)에서 페이지 프로그램 커맨드가 메모리 뱅크 1에 부여된다. 상태 읽기 커맨드가 단계(1710)에서 메모리 뱅크 0에 부여되고 단계(1712)에서 메모리 뱅크 1에 부여되어 페이지 프로그램 동작을 완료할 시에 각 메모리 뱅크의 진행을 감시한다. 상태가 각 메모리 뱅크에 대해 통과(pass)를 회신하면, 페이지 프로그램 동작이 완료되고 다른 동작이 메모리 뱅크에 의해 실행될 수 있다.
도 18은 각 뱅크에 제공된 페이지 프로그램 커맨드 전에 각 메모리 뱅크에 부여되는 버스트 데이터 로드 시작 커맨드를 도시한다. 버스트 데이터 로드 시작 및 페이지 프로그램 커맨드는 양쪽이, 커맨드들 중 어느 하나가 메모리 뱅크 1에 부여되기 전에, 메모리 뱅크 0에 부여될 수 있다. 도 19는 버스트 데이터 로드 시작 및 페이지 프로그램 커맨드가, 커맨드들 중 어느 하나가 메모리 뱅크 1에 부여되기 전에, 메모리 뱅크 0에 부여되는 동시 페이지 프로그램 동작의 타이밍을 예시한다.
도 20은 동일 플래시 메모리 장치의 2개의 메모리 뱅크의 동시 블록 삭제 동작에 대한 흐름을 예시한다. 단계(1902)에서, 블록 삭제 커맨드에 대한 어드레스 입력이 삭제될 블록의 어드레스와 함께 메모리 뱅크 0에 부여된다. 단계(1904)에서, 블록 삭제 커맨드에 대한 어드레스 입력이 삭제될 블록의 어드레스와 함께 메모리 뱅크 1에 부여된다. 단계(1902)에서 수신된 블록 삭제 커맨드에 대한 어드레스 입력내에 표시된 블록이 삭제되었다는 것의 수신시에, 단계(1906)에서, 블록 삭제 커맨드가 메모리 뱅크 0에 제공된다. 단계(1904)에서 수신된 블록 삭제 커맨드에 대한 어드레스 입력내에 표시된 블록이 삭제되었다는 것의 수신시에, 단계(1908)에서, 블록 삭제 커맨드가 메모리 뱅크 1에 제공된다. 상태 읽기 커맨드가 단계(1910)에서 메모리 뱅크 0에 부여되고 또한 단계(1912)에서 메모리 뱅크 1에 부여되어 블록 삭제 동작의 진행을 감시한다. 상태가 각 메모리 뱅크에 대해 통과를 회신하면, 블록 삭제 동작이 완료되고 다른 동작이 메모리 뱅크에 의해 실행될 수 있다.
도 20은 각 뱅크에 제공된 블록 삭제 커맨드 전에 각 메모리 뱅크에 부여되는 블록 삭제 커맨드에 대한 어드레스 입력을 도시한다. 블록 삭제 및 블록 삭제 커맨드는 양쪽이, 커맨드들 중 어느 하나가 메모리 뱅크 1에 부여되기 전에, 메모리 뱅크 0에 부여될 수 있다. 도 21은 블록 삭제 및 블록 삭제 커맨드가, 커맨드들 중 어느 하나가 메모리 뱅크 1에 부여되기 전에, 메모리 뱅크 0에 부여되는 동시 블록 삭제 동작의 타이밍을 예시한다.
메모리 뱅크들에 의해 동시에 실행되는 동작들은 반드시 동일 동작은 아니다. 도 22 내지 25는 동일 플래시 메모리 장치의 2개의 메모리 뱅크에 의해 동시에 실행되는 상이한 동작들을 예시한다.
도 22는 동일 플래시 메모리 장치의 2개의 메모리 뱅크내의 동시 페이지 읽기 및 페이지 프로그램 동작에 대한 흐름을 예시한다. 페이지 읽기 커맨드가 단계(2102)에서 메모리 뱅크 0에 부여된다. 메모리 뱅크 0이 페이지 읽기 커맨드내에 표시된 페이지를 액세스하는 동안, 단계(2104)에서, 버스트 데이터 로드 시작 커맨드가 메모리 뱅크 1내로 프로그램될 데이터와 함께 메모리 뱅크 1에 부여된다. 단계(2106)에서, 페이지 프로그램 커맨드가 메모리 뱅크 1내로의 데이터의 프로그래밍을 시작하도록 메모리 뱅크 1에 부여된다. 메모리 뱅크 0이 요청된 데이터를 검색할 수 있게 하도록 단계(2102)에서 페이지 읽기 커맨드가 부여된 후, 페이지 읽기 동작으로부터 검색되는 데이터를 액세스하도록 메모리 뱅크 0에 단계(2110)에서 버스트 데이터 읽기 커맨드가 부여되기 전, 단계(2108)에서 시간 tR이 경과되도록 허용된다. 페이지 프로그램 동작의 진행을 감시하도록 단계(2112)에서 메모리 뱅크 1에 상태 읽기 커맨드가 부여된다. 상태가 메모리 뱅크 1에 대해 통과를 회신하면, 페이지 프로그램 동작이 완료되고 다른 동작이 메모리 뱅크 1에 의해 실행될 수 있다.
도 23은 도 22로부터의 동시 페이지 읽기 및 페이지 프로그램 동작의 타이밍을 예시한다.
도 24는, 페이지 읽기 동작이 메모리 뱅크 0에서 실행되고 페이지 프로그램 동작이 메모리 뱅크 1에서 실행되는, 동일 플랫 메모리 장치의 2개의 메모리 뱅크에서 실행되는 중지 및 재개 동작에 대한 흐름을 예시한다. 단계(2302)에서, 메모 리 뱅크 1내로 프로그램되는 데이터와 함께 버스트 데이터 로드 시작이 메모리 뱅크 1에 부여된다. 버스트 데이터 로드 시작 동작에 있어서의 모든 데이터가 메모리 뱅크 1내로 로드되기 전, 단계(2306)에서 메모리 뱅크 0에 페이지 읽기 커맨드가 부여된 때에 이 동작은 중지된다. 페이지 읽기 커맨드가 메모리 뱅크 0에 의해 완전하게 수신된 후 그리고 메모리 뱅크 0이 요청된 페이지를 액세스하고 있는 동안, 나머지 데이터와 더불어 버스트 데이터 로드 동작을 사용해서 단계(2308)에서 메모리 뱅크 1상의 동작이 재개된다. 일단 데이터가 메모리 뱅크 1에 제공되면, 그 내부의 데이터의 프로그래밍을 시작하도록 페이지 프로그램 커맨드가 단계(2310)에서 메모리 뱅크 1에 부여된다. 페이지 읽기 커맨드가 단계(2306)에서 메모리 뱅크 1에 부여된 후에 단계(2312)에서 시간 tR이 경과되도록 허용된다. 일단 tR이 경과되면, 메모리 뱅크 0으로부터 요청된 데이터의 추출을 시작하도록 단계(2314)에서 메모리 뱅크 0에 버스트 데이터 읽기 커맨드가 부여된다. 메모리 뱅크의 상태를 감시하도록 상태 읽기 커맨드가 단계(2318)에서 메모리 뱅크 1에 부여될 때, 단계(2316)에서 버스트 데이터 읽기 커맨드가 중지된다. 일단 상태 읽기 커맨드가 수신되면, 버스트 데이터 읽기 커맨드가 단계(2320)에서 재개된다. 페이지 프로그램 동작이 완료될 때 메모리 뱅크 1이 상태 읽기 커맨드에 대하여 통과를 회신하고 다른 동작이 메모리 뱅크 1에 의해 실행될 수 있다.
도 25는 도 24로부터의 중지 및 재개된 페이지 읽기 및 페이지 프로그램 동작을 예시한다.
도 26 내지 28은 다중 장치들 사이의 동작의 인터리빙(interleaving)을 도시한다. 도 25는 플래시 장치 0 및 플래시 장치 1의 메모리 뱅크 0 및 메모리 뱅크 1의 양쪽에서의 페이지 읽기 동작, 플래시 장치 2의 메모리 뱅크 0에서의 블록 삭제 동작, 플래시 장치 2의 메모리 뱅크 1에서의 그리고 플래시 장치 3의 메모리 뱅크 0에서의 페이지 프로그램 동작, 및 플래시 장치 3의 메모리 뱅크 1에서의 쌍-쌍 삭제 동작을 도시한다. 도 26은 플래시 장치 0, 1, 2 및 3의 메모리 뱅크 0 및 1에서의 페이지 읽기 동작을 도시한다. 도 28은 플래시 장치 0의 메모리 뱅크 0에서의 페이지 프로그램 동작을 도시하고 뒤 이어서 페이지 읽기 동작을 도시하며, 페이지 읽기 동작에 뒤 이어서 플래시 장치 0의 메모리 뱅크 1에서의 블록 삭제 동작, 플래시 장치 1 및 3의 메모리 뱅크 0에서의 그리고 플래시 장치 2 및 3의 메모리 뱅크 1에서의 블록 삭제 동작, 플래시 장치 1의 메모리 뱅크 1에서의 페이지 프로그램 동작을 도시하고, 페이지 읽기 동작에 뒤 이어서 플래시 장치 2의 메모리 뱅크 0에서의 페이지 프로그램 동작을 도시한다.
상기 실시예들에 있어서, 메모리 장치가 플래시 메모리 장치로서 기술되었다. 당업자에게는 메모리 장치가 랜덤 액세스 메모리 장치: 예컨대, 동적 랜덤 액세스 메모리(DRAM), 정적 랜덤 액세스 메모리(SRAM), 자기저항(magnetoresistive) 랜덤 액세스 메모리(MRAM)일 수 있다는 것이 명백할 것이다. 또한, 메모리 시스템에 포함되는 복수의 메모리 장치는 동일한 장치 타입이거나 혼합된 장치 타입을 갖는 장치들일 수 있다. 혼합된 타입의 직렬 연결된 다중 장치들의 구성은 미국 특허 가출원 제60/868,773호(2006년 12월 6일 출원)에 개시되어 있다.
상기한 실시예들에 있어서, 장치 소자들과 회로들이 간략화를 목적으로 도면들에 도시된 바와 같이 서로 연결되어 있다. 실제 적용에 있어서 이들 장치들, 소자 회로들 등은, 서로 직접 연결되거나 다른 장치들, 소자들, 회로들 등을 통해 간접적으로 연결될 수 있다. 따라서, 실제 구성에 있어서는, 소자들, 회로들, 및 장치들이 서로 직접적으로 또는 간접적으로 연결된다.
본 발명의 상기한 실시예들은 예시만을 의도하였다. 변경, 변형, 변화들이, 오로지 이 명세서에 첨부된 청구범위에 의해서만 규정되는 본 발명의 권리범위로부터 벗어남 없이, 당업자에 의해 특정 실시예들에 실행될 수 있다.

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  23. 데이터를 저장하기 위한 복수의 메모리 장치를 포함하는 메모리 시스템,
    상기 메모리 시스템에 액세스하기 위한 요청을 관리하기 위한 프로세서, 및
    상기 프로세서로부터의 요청을 상기 복수의 메모리 장치 중 적어도 하나의 메모리 장치에 의해 해석될 수 있는 모듈러 스트럭처의 복수의 분리 가능한 커맨드로 번역하기 위한 제어기로서, 상기 복수의 분리 가능한 커맨드는 상기 복수의 메모리 장치 중 적어도 하나의 메모리 장치에 대한 어드레스 식별자와 상기 복수의 메모리 장치 중 적어도 하나의 메모리 장치에 의해 실행될 동작을 표현하는 커맨드 식별자를 포함하고, 상기 복수의 메모리 장치와 상기 제어기는 통신을 위해 직렬 연결되는, 제어기를 포함하며,
    상기 복수의 메모리 장치들 중 적어도 하나의 메모리 장치가 적어도 2개의 메모리 뱅크를 포함하고,
    상기 어드레스 식별자가 상기 복수의 메모리 장치 중 적어도 하나의 메모리 장치에 대한 장치 어드레스 및 상기 적어도 2개의 메모리 뱅크 중 적어도 하나의 메모리 뱅크에 대한 뱅크 어드레스를 포함하고,
    상기 제어기가 상기 복수의 분리 가능한 커맨드의 발행을 인터리브(interleave)하기 위해서 상기 적어도 2개의 메모리 뱅크 각각에 대한 복수의 분리 가능한 커맨드를 생성하도록 구성되어, 상기 적어도 2개의 메모리 뱅크가 발행된 상기 복수의 분리 가능한 커맨드를 동시에 처리하도록 하는, 시스템.
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  27. 청구항 23에 있어서, 상기 메모리 시스템의 상기 복수의 메모리 장치는 공통의 버스에 연결되는, 시스템.
  28. 청구항 23에 있어서, 상기 메모리 시스템의 상기 복수의 메모리 장치는 직렬상호 연결되는, 시스템.
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  36. 청구항 23에 있어서, 상기 복수의 메모리 장치 중 적어도 하나의 메모리 장치는 플래시 메모리 장치를 포함하는, 시스템.
  37. 청구항 36에 있어서, 상기 플래시 메모리 장치는 NAND 플래시 메모리 장치를 포함하는, 시스템.
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