CN103390541B - 电容器及其制造方法 - Google Patents

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Abstract

本发明公开了一种电容器及其制造方法。一种制造电容器的方法包括以下步骤：在衬底之上形成模具结构，其中模具结构具有多个开口部分，并具有与支撑层层叠的模具层；在开口部分中形成筒型下电极；在包括筒型下电极的结构的整个表面之上形成第一上电极，以填充筒型下电极；限定穿通第一上电极和支撑层的部分的穿通孔洞；经由穿通孔洞去除模具层，并暴露出筒型下电极；形成第二上电极，以填充穿通孔洞和位于筒型下电极之间的空间；以及形成第三上电极，以使第二上电极和第一上电极彼此连接。

Description

电容器及其制造方法
相关申请的交叉引用
本申请要求2012年5月8日提交的韩国专利申请No.10-2012-0048557的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种半导体器件，更具体而言涉及一种电容器及其制造方法。
背景技术
随着设计规则参数减小，在制造具有下电极的电容器时必然会用到全浸出工艺（fulldip-out process）。全浸出工艺指的是用于在形成下电极之后完全去除模具层的工艺。
然而，在全浸出工艺中，可能会发生下电极的倾斜。
为了应对这种特性，使用NFC（nitride floating capacitor，氮化物浮置电容器）结构，其中形成包括氮化物层的支撑层来固定多个下电极，以便防止下电极的倾斜。近来，由于使用具有高的高宽比的电容器，因此需要通过NFC结构来防止下电极的倾斜。
然而，由于用于形成筒型下电极（储存节点）的高度集成的有限空间的缘故，形成电介质层和上电极变得困难。尽管可以减少筒型下电极的厚度来保证筒型下电极的内部空间，但由于用于筒型下电极的支撑变弱，仍可能在全浸出工艺中发生倾斜。同样地，即使使用NFC结构，如果减少筒型下电极的厚度，则筒型下电极仍可能在全浸出工艺中倾斜并彼此碰触。
发明内容
本发明的实施例涉及一种能防止下电极倾斜的电容器及其制造方法。
根据本发明的一个实施例，一种制造电容器的方法可以包括以下步骤：形成多个筒型下电极；形成位于筒型下电极的内部的第一上电极；形成位于筒型下电极的外部的第二上电极；以及形成连接第一上电极和第二上电极的第三上电极。
根据本发明的另一个实施例，一种制造电容器的方法可以包括以下步骤：在衬底之上形成模具结构，其中所述模具结构具有多个开口部分，并具有与支撑层层叠的模具层；在开口部分中形成筒型下电极；在包括筒型下电极的结构的整个表面之上形成第一上电极，以填充筒型下电极；限定出穿通孔洞，所述穿通孔洞穿通第一上电极和支撑层的部分；经由所述穿通孔洞去除模具层，并暴露出筒型下电极；形成第二上电极，以填充所述穿通孔洞和位于所述筒型下电极之间的空间；以及形成第三上电极，以使第二上电极和第一上电极彼此连接。
根据本发明的另一个实施例，一种制造电容器的方法包括以下步骤：在衬底之上形成模具层，其中模具层具有多个开口部分；在开口部分中形成筒型下电极；在包括筒型下电极的结构的整个表面之上形成第一上电极，以填充筒型下电极；限定出穿通孔洞，所述穿通孔洞穿通第一上电极的一部分；经由所述穿通孔洞去除模具层，并暴露出筒型下电极；形成第二上电极，以填充所述穿通孔洞和位于筒型下电极之间的空间；以及形成第三上电极，以使第二上电极和第一上电极彼此连接。
根据本发明的另一个实施例，一种电容器可以包括：多个筒型下电极；支撑层，所述支撑层支撑筒型下电极的外壁，并具有使位于筒型下电极之间的空间开放的穿通孔洞；第一上电极，所述第一上电极被形成在筒型下电极中；第二上电极，所述第二上电极包围筒型下电极的外壁；以及第三上电极，所述第三上电极将第一上电极和第二上电极彼此连接。
附图说明
图1A是说明根据本发明的第一实施例的电容器的截面图。
图1B是沿着图1A的线A-A'截取的截面图。
图2A至2I是说明制造根据本发明的第一实施例的电容器的方法的截面图。
图3A是说明根据本发明的第二实施例的电容器的截面图。
图3B是沿着图3A的线A-A'截取的截面图。
图4A至4I是说明制造根据本发明的第二实施例的电容器的方法的截面图。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。但是，本发明可以用不同的方式实施，而不应解释为限定为本文所提供的实施例。确切地说，提供这些实施例是为了使本说明书清楚且完整，并向本领域技术人员充分传达本发明的范围。在说明书中，相同的附图标记在本发明的不同附图与实施例中表示相似的部分。
附图并非按比例绘制，在某些情况下，为了清楚地示出实施例的特征可能对比例进行了夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅涉及第一层直接形成在第二层上或在衬底上的情况，还涉及在第一层与第二层之间或在第一层与衬底之间存在第三层的情况。
图1A是说明根据本发明的第一实施例的电容器的截面图。图1B是沿着图1A的线A-A’截取的截面图。
参照图1A和图1B，在半导体衬底21之上形成有层间电介质层22。在限定于层间电介质层22中的接触孔中形成有多个接触插塞23。在接触插塞23之上形成有筒型下电极30。在下电极30的下端部的外壁上形成有刻蚀停止层24A。在下电极30的上端部的外壁上形成有支撑层26A。支撑层26A被部分地去除。在下电极30中形成有第一上电极32A。第一上电极32A可以包括填充下电极30的柱体部分32B。在第一上电极32A与下电极30之间形成有第一电介质层31A。在下电极30的外部即在下电极30之间形成有第二上电极37A。第二上电极37A具有包围下电极30的外壁的形状。第二上电极37A可以包括连接部分37B，所述连接部分填充支撑层26A被部分去除后的部分。在第二上电极37A与下电极30之间形成有第二电介质层36A。在第一上电极32A和第二上电极37A之上形成有第三上电极38。第二上电极37A的连接部分37B与第一上电极32A经由第三上电极38彼此连接。可以通过层叠锗硅层38A和钨层38B来形成第三上电极38。
根据图1A和图1B，在筒型下电极30中形成有第一上电极32A，在筒型下电极30的外部形成有第二上电极37A，且在第二上电极37A之上形成有第三上电极38。第二上电极37A具有用于包围筒型下电极30的外壁的形状。第三上电极38将第一上电极32A和第二上电极37A电连接。
如上所述，在根据本发明的第一实施例的电容器中，由第一至第三上电极32A、37A及38组成上电极。第一上电极32A用作防止下电极30倾斜或弯曲的支柱。更具体地，由于第一上电极32A的柱体部分32B填充下电极30，因此支撑力增加。此外，由于支撑力通过第一上电极32A的柱体部分32B而增加，因此可以减小下电极30的厚度。
图2A至图2I是说明制造根据本发明的第一实施例的电容器的方法的截面图。
参照图2A，在半导体衬底21上形成穿通层间电介质层22的多个接触插塞23。半导体衬底21包括含硅物质。例如，半导体衬底21可以包括硅衬底、锗硅衬底之类。层间电介质层22可以包括诸如BPSG的硅氧化物。尽管未示出，在形成层间电介质层22之前，可以在半导体衬底21上额外执行用于形成晶体管和导线的工艺。接触插塞23可经由限定在层间电介质层22中的接触孔而与形成在半导体衬底21中的杂质区域（未示出）连接。可以通过在接触孔中形成导电层且随后将导电层平坦化直到暴露出层间电介质层22的上表面来形成接触插塞23。接触插塞23可以包括金属层、金属氮化物层、贵金属层、难熔金属层、多晶硅之类。
在包括接触插塞23的层间电介质层22上形成刻蚀停止层24。刻蚀停止层24可以包括电介质物质。例如，刻蚀停止层24可以包括诸如氮化硅的氮化物。
在刻蚀停止层24上形成模具层25。模具层25是为了形成下电极（或储存节点）而提供的物质。模具层25包括相对于刻蚀停止层24具有高刻蚀选择性的物质。此外，模具层25包括可经由湿法刻蚀而容易去除的物质。例如，模具层25可以包括诸如硅氧化物的氧化物。在另一个实施例中，模具层25可以包括多层的氧化物。例如，模具层25可以包括BPSG、USG、PETEOS、PSG、HDP之类。在另一个实施例中，模具层25可以包括含硅物质。例如，模具层25可以包括多晶硅层或锗硅层。
在模具层25上形成支撑层26。支撑层26可以包括诸如氮化硅的氮化物。支撑层26防止下电极在后续的全浸出工艺中倾斜。支撑层26可以包括相对于模具层25具有高刻蚀选择性的物质。在将模具层25形成为氧化硅层的情况下，可以将支撑层26形成为氮化硅层。然而，支撑层26的物质不限于上述材料。
接下来，在支撑层26之上形成硬掩模图案27。可以使用第一光致抗蚀剂图案28来形成硬掩模图案27。硬掩模图案27可以包括氮化硅层、非晶碳之类。
参照图2B，在剥离第一光致抗蚀剂图案28之后，使用硬掩模图案27作为刻蚀阻挡层来刻蚀支撑层26。接着，通过刻蚀模具层25来限定出开口部分29，以暴露出接触插塞23。开口部分29分别暴露出接触插塞23的表面。开口部分29可具有接触孔的形状。为了限定开口部分29，可以刻蚀支撑层26和模具层25，直到停止在刻蚀停止层24，随后，可刻蚀所述刻蚀停止层24。因此，在刻蚀停止层24A、模具层25A和支撑层26A的层叠结构中限定出开口部分29。在后续工艺中在开口部分29中形成下电极。
接下来，去除硬掩模图案27。
参照图2C，在开口部分29中形成下电极30。
下电极30可以是筒型或柱型。此处，下电极30将称为筒型下电极。
为了形成下电极30，可在包括开口部分29的整个表面上沉积第一导电层，且随后可以执行下电极分离工艺。作为下电极30的第一导电层可以形成为金属层、金属氮化物层或层叠有金属层和金属氮化物层的叠层。可经由化学气相沉积（CVD）或原子层沉积（ALD）来形成第一导电层。例如，可将下电极30形成为层叠有钛层和氮化钛层的叠层。
由于下电极30为筒型，因此下电极30具有内壁和外壁，且相邻的下电极30的上端部的外壁由支撑层26A来固定。
参照图2D，在包括下电极30的整个表面之上顺序地形成第一电介质层31和第二导电层32。第二导电层32成为第一上电极。第二导电层32包括金属氮化物层。例如，第二导电层32可以包括氮化钛层（TiN）。第二导电层32填充在第一电介质层31之上的下电极30的筒中。
参照图2E，在第二导电层32上形成氮化物浮置电容器（Nitride FloatingCapacitor,NFC）掩模33。NFC掩模33是用于选择性地刻蚀支撑层26A的一部分的掩模。
使用NFC掩模33作为刻蚀阻挡层来刻蚀第二导电层32和第一电介质层31，接着，刻蚀支撑层26A的部分。因此，限定出后续化学品要流经的穿通孔洞34。穿通孔洞34用作使化学品通过的路径，以去除模具层25A。可选择性地控制穿通孔洞34的数目。
通过以此方式限定出穿通孔洞34，第二导电层32变为第一上电极32A。第一上电极32A包括填充筒型下电极30的柱体部分32B，并覆盖筒型下电极30的上部部分。在限定出穿通孔洞34之后，第一电介质层31保留下来，如附图标记31A所标示的。由于第一上电极32A的柱体部分32B填充下电极30，因此支撑力增加。
参照图2F，去除NFC掩模33。
完全去除经由穿通孔洞34暴露出的模具层25A。为此，执行全浸出工艺。可使用湿化学品来执行全浸出工艺。不去除下电极30、第一电介质层31A和第一上电极32A。具体地，由于使用类似模具层25A的氧化物的第一电介质层31A被插入在下电极30与第一上电极32A之间且未暴露于化学品中，因而第一电介质层31A未被刻蚀。同样地，接触插塞23并未受损，因为存在刻蚀停止层24A。此处，全浸出工艺可以使用基于氢氟酸的化学品。
由于如上所述完全去除模具层25A，因此在下电极30的外部限定出空白空间（emptyspace）35。由于第一电介质层31A和第一上电极32A的柱体部分32B填充在下电极30中，因此获得了用于防止下电极30倾斜或弯曲的结构。换言之，由于第一电介质层31A和第一上电极32A填充在下电极30的筒中，因此即使在执行全浸出工艺时也能防止下电极30倾斜或弯曲。
参照图2G，形成第二电介质层36。在下电极30的外壁上形成第二电介质层36。同样地，第二电介质层36也形成在第一上电极32A上。
随后，在第二电介质层36上形成第三导电层37。第三导电层37可以包括金属氮化物。例如，第三导电层37可以包括氮化钛。第三导电层37被形成在第二电介质层36上，同时填充位于下电极30之间的空间。由于第二电介质层36的存在，第三导电层37并未与第一上电极32A连接。
参照图2H，将第三导电层37平坦化。因此，可以去除存在于第一上电极32A上的第三导电层37和第二电介质层36的部分。执行平坦化工艺直到暴露出第一上电极32A的表面。因此，第三导电层37保留在下电极30的外部，即保留在下电极30之间，并称为第二上电极37A。第二上电极37A包括填充在穿通孔洞34中的连接部分37B。第二上电极37A具有用于包围下电极30的外壁的形状。在平坦化之后，第二电介质层36保留下来，如附图标记36A所标示的。
参照图2I，通过形成第四导电层和随后将第四导电层图案化来形成第三上电极38。可通过层叠锗硅层38A和钨层38B来形成第三上电极38，从而降低电阻。第三上电极38与第一上电极32A和第二上电极37A电连接。第二上电极37A经由连接部分37B与第三上电极38电连接，且第一上电极32A和第三上电极38彼此直接连接。
图3A是说明根据本发明的第二实施例的电容器的截面图。图3B是沿着图3A的线A-A’截取的截面图。
参照图3A和图3B，在半导体衬底41上形成有层间电介质层42。在限定于层间电介质层42中的接触孔中形成有多个接触插塞43。在接触插塞43上分别形成有筒型下电极49。在下电极49的下端部的外壁上形成有刻蚀停止层44A。在下电极49中形成有第一上电极51A。第一上电极51A可以包括填充下电极49的柱体部分51B。在第一上电极51A与下电极49之间形成有第一电介质层50A。在下电极49的外部，即在下电极49之间形成有第二上电极56A。第二上电极56A具有用于包围下电极49的外壁的形状。第二上电极56A可以包括连接部分56B。在第二上电极56A与下电极49之间形成有第二电介质层55A。在第一上电极51A和第二上电极56A之上形成有第三上电极57。第二上电极56A的连接部分56B和第一上电极51A经由第三上电极57彼此连接。可通过层叠锗硅层57A和钨层57B来形成第三上电极57。
根据图3A和图3B，在筒型下电极49中形成有第一上电极51A，在筒型下电极49的外部形成有第二上电极56A，且在第二上电极56A上形成有第三上电极57。第二上电极56A具有用于包围筒型下电极49的外壁的形状。第三上电极57将第一上电极51A与第二上电极56A电连接。
如上文所述，在根据本发明的第二实施例的电容器中，由第一至第三上电极51A、56A及57组成上电极。第一上电极51A用作支柱/支撑，以用于防止下电极49倾斜或弯曲。更具体地，由于第一上电极51A的柱体部分51B填充下电极49，因此支撑力增加。此外，由于支撑力通过第一上电极51A的柱体部分51B而增加，因此可以减小下电极49的厚度。
图4A至图4I是说明制造根据本发明的第二实施例的电容器的方法的截面图。
参照图4A，在半导体衬底41之上形成穿通层间电介质层42的多个接触插塞43。半导体衬底41包括含硅物质。例如，半导体衬底41可以包括硅衬底或锗硅衬底之类。层间电介质层42可以包括诸如BPSG的氧化硅。虽然未示出，在形成层间电介质层42之前，可以在半导体衬底41上额外执行用于形成晶体管和导线的工艺。接触插塞43可经由限定在层间电介质层42中的接触孔而连接至形成在半导体衬底41中的杂质区域（未示出）。可以通过在接触孔中形成导电层且随后将导电层平坦化直到暴露出层间电介质层42的上表面，来形成接触插塞43。接触插塞43可以包括金属层、金属氮化物层、贵金属层、难熔金属层、多晶硅之类。
在包括接触插塞43的层间电介质层42之上形成刻蚀停止层44。刻蚀停止层44可包电介质物质。例如，刻蚀停止层44可以包括例如氮化硅的氮化物。
在刻蚀停止层44上形成模具层45。模具层45是为了形成下电极（或储存节点）而提供的物质。模具层45包括相对于刻蚀停止层44具有高刻蚀选择性的物质。同样地，模具层45包括可经由湿法刻蚀而容易去除的物质。例如，模具层45可包括例如硅氧化物的氧化物。在另一个实施例中，模具层45可以包括多层的氧化物。例如，模具层45可以包括BPSG、USG、PETEOS、PSG、HDP之类。在另一个实施例中，模具层45可以包括含硅物质。例如，模具层45可以包括多晶硅层或锗硅层。
在模具层45上形成硬掩模图案46。可以使用第一光致抗蚀剂图案47来形成硬掩模图案46。硬掩模图案46可以包括氮化硅层、非晶碳之类。
参照图4B，在剥离第一光致抗蚀剂图案47后，使用硬掩模图案46作为刻蚀阻挡层来刻蚀模具层45和刻蚀停止层44。因而，限定出开口部分48，以暴露出接触插塞43。开口部分48暴露出接触插塞43的表面。开口部分48可以具有接触孔的形状。为了限定开口部分48，可以刻蚀模具层45，直到停止在刻蚀停止层44，且随后，可以刻蚀所述刻蚀停止层44。因此，在刻蚀停止层44A和模具层45A的层叠结构中限定出开口部分48。在后续工艺中，在开口部分48中形成下电极。
接下来，去除硬掩模图案46。
参照图4C，在开口部分48中形成下电极49。
下电极49可以是筒型或柱型。在下文，在本实施例中，下电极49将称为筒型下电极。
为了形成下电极49，可以在包括开口部分48的整个表面上沉积第一导电层，且随后可以执行下电极分离工艺。作为下电极49的第一导电层可以形成为金属层、金属氮化物层或层叠有金属层和金属氮化物层的叠层。可经由化学气相沉积（CVD）或原子层沉积（ALD）来形成第一导电层。例如，下电极49可形成为层叠有钛层和氮化钛层的叠层。
由于下电极49为筒型，因此下电极49具有内壁和外壁。
参照图4D，在包括下电极49的整个表面之上顺序地形成第一电介质层50和第二导电层51。第二导电层51变为第一上电极。第二导电层51包括金属氮化物层。例如，第二导电层51可以包括氮化钛层（TiN）。第二导电层51填充在第一电介质层50之上的下电极49的圆筒中。
参照图4E，在第二导电层51上形成第二光致抗蚀剂图案52。第二光致抗蚀剂图案52是用于选择性刻蚀第二导电层51的一部分的掩模。
使用第二光致抗蚀剂图案52作为刻蚀阻挡层来刻蚀第二导电层51和第一电介质层50。因此，限定出后续的化学品要流经的穿通孔洞53。使用穿通孔洞53作为化学品流经的路径，以去除模具层45A。可以选择性地控制穿通孔洞53的数目。
通过以此方式限定出穿通孔洞53，第二导电层51成为第一上电极51A。第一上电极51A包括填充筒型下电极49的柱体部分51B，并覆盖筒型下电极49的上部部分。此处，在形成穿通孔洞53之后，第一电介质层50保留下来，如附图标记50A所标示的。由于第一上电极51A的柱体部分51B填充下电极49，因此支撑力增加。
参照图4F，在去除第二光致抗蚀剂图案52之后，完全去除经由穿通孔洞53暴露出的模具层45A。为此，执行全浸出工艺。可以使用湿化学品来执行全浸出工艺。下电极49、第一电介质层50A和第一上电极51A并未去除。具体地，由于使用类似模具层45A的氧化物的第一电介质层50A被插入在下电极49与第一上电极51A之间且未暴露于化学品中，因而第一电介质层50A未被刻蚀。同样地，接触插塞43并未受损，因为存在刻蚀停止层44A。此处，全浸出工艺可以使用基于氢氟酸的化学品。
由于如上所述完全去除模具层45A，因此在下电极49的外部限定出空白空间54。由于第一电介质层50A和第一上电极51A的柱体部分51B填充在下电极49中，因此获得了用于防止下电极49倾斜或弯曲的结构。换言之，由于第一电介质层50A和第一上电极51A填充在下电极49的圆筒中，因此即使在执行全浸出工艺时也能防止下电极49倾斜或弯曲。
参照图4G，形成第二电介质层55。在下电极49的外壁上形成第二电介质层55。同样地，在第一上电极51A上形成第二电介质层55。
随后，在第二电介质层55上形成第三导电层56。第三导电层56可以包括金属氮化物。例如，第三导电层56可以包括氮化钛。第三导电层56被形成在第二电介质层55上，同时填充位于下电极49之间的空间。由于第二电介质层55的存在，第三导电层56并未与第一上电极51A连接。
参照图4H，将第三导电层56平坦化。因此，可以去除存在于第一上电极51A上的第三导电层56和第二电介质层55的部分。执行平坦化工艺，直到暴露出第一上电极51A的表面。因此，第三导电层56保留在下电极49的外部，即位于下电极49之间，并且称为第二上电极56A。第二上电极56A包括填充在穿通孔洞53中的连接部分56B。第二上电极56A具有用于包围下电极49的外壁的形状。在平坦化之后，第二电介质层55保留下来，如附图标记55A所标示的。
参照图4I，通过形成第四导电层并随后将第四导电层图案化来形成第三上电极57。可以通过层叠锗硅层57A和钨层57B来形成第三上电极57，由此降低电阻。第三上电极57与第一上电极51A和第二上电极56A电连接。第二上电极56A经由连接部分56B与第三上电极57电连接，且第一上电极51A与第三上电极57例如彼此直接连接。
如从以上描述可知的，在本发明的实施例中，由于预先在筒型下电极中形成柱型上电极，因而防止下电极在后续的浸出工艺中倾斜或弯曲。此外，由于支撑力因为柱型上电极的存在而增加，因此可以减小下电极的厚度。
虽然已经参照具体的实施例描述了本发明，但是对于本领域技术人员明显的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。

Claims (26)

1.一种制造电容器的方法，包括以下步骤：
形成多个筒型下电极；
在所述筒型下电极的内部形成第一上电极；
在形成所述第一上电极之后，在所述筒型下电极的外部形成第二上电极；以及
形成将所述第一上电极与所述第二上电极连接的第三上电极。
2.如权利要求1所述的方法，其中，形成所述多个筒型下电极的步骤包括以下步骤：
在衬底之上形成模具结构；
刻蚀所述模具结构并限定多个开口部分；
在包括所述多个开口部分的结构的整个表面之上形成导电层；以及
分离所述导电层，并在所述开口部分中形成所述筒型下电极。
3.如权利要求2所述的方法，还包括以下步骤：
在形成所述第二上电极之前，经由全浸出工艺来去除所述模具结构。
4.如权利要求1所述的方法，其中，所述第一上电极和所述第二上电极每个都包括氮化钛层。
5.如权利要求1所述的方法，其中，通过层叠锗硅层和钨层来形成所述第三上电极。
6.一种制造电容器的方法，包括以下步骤：
在衬底之上形成模具结构，其中所述模具结构具有多个开口部分，并具有与支撑层层叠的模具层；
在所述开口部分中形成筒型下电极；
在包括所述筒型下电极的结构的整个表面之上形成第一上电极，以填充所述筒型下电极；
限定出穿通孔洞，所述穿通孔洞穿通所述第一上电极和所述支撑层的部分；
经由所述穿通孔洞去除所述模具层，并暴露出所述筒型下电极；
形成第二上电极，以填充所述穿通孔洞和位于所述筒型下电极之间的空间；以及
形成第三上电极，以使所述第二上电极和所述第一上电极彼此连接。
7.如权利要求6所述的方法，其中，形成所述第二上电极的步骤包括以下步骤：
经由所述穿通孔洞在所述筒型下电极之间和在所述第一上电极之上形成导电层；以及
将所述导电层平坦化，直到暴露出所述第一上电极的表面。
8.如权利要求6所述的方法，其中，所述方法还包括以下步骤：
在形成所述第一上电极之前，形成第一电介质层；以及
在形成所述第二上电极之前，形成第二电介质层。
9.如权利要求6所述的方法，其中，限定所述穿通孔洞的步骤包括以下步骤：
在所述第一上电极之上形成掩模图案，其中所述掩模图案被限定具有穿通孔洞；以及
使用所述掩模图案作为刻蚀阻挡层来刻蚀所述第一上电极和所述支撑层。
10.如权利要求6所述的方法，其中，所述第一上电极和所述第二上电极每个都包括氮化钛层。
11.如权利要求6所述的方法，其中，通过层叠锗硅层和钨层来形成所述第三上电极。
12.如权利要求6所述的方法，其中，所述模具层包括氧化物层或硅层。
13.如权利要求6所述的方法，其中，所述支撑层包括氮化物层。
14.一种制造电容器的方法，包括以下步骤：
在衬底之上形成模具层，其中所述模具层具有多个开口部分；
在所述开口部分中形成筒型下电极；
在包括所述筒型下电极的结构的整个表面之上形成第一上电极，以填充所述筒型下电极；
限定出穿通孔洞，所述穿通孔洞穿通所述第一上电极的一部分；
经由所述穿通孔洞去除所述模具层，并暴露出所述筒型下电极；
形成第二上电极，以填充所述穿通孔洞和位于所述筒型下电极之间的空间；以及
形成第三上电极，以使所述第二上电极与所述第一上电极彼此连接。
15.如权利要求14所述的方法，其中，形成所述第二上电极的步骤包括以下步骤：
经由所述穿通孔洞在所述筒型下电极之间和在所述第一上电极之上形成导电层；以及
将所述导电层平坦化，直到暴露出所述第一上电极的表面。
16.如权利要求14所述的方法，其中，所述方法还包括以下步骤：
在形成所述第一上电极之前，形成第一电介质层；以及
在形成所述第二上电极之前，形成第二电介质层。
17.如权利要求14所述的方法，其中，限定所述穿通孔洞的步骤包括以下步骤：
在所述第一上电极之上形成掩模图案，其中所述掩模图案被限定具有穿通孔洞；以及
使用所述掩模图案作为刻蚀阻挡层来刻蚀所述第一上电极。
18.如权利要求14所述的方法，其中，所述第一上电极和所述第二上电极每个都包括氮化钛层。
19.如权利要求14所述的方法，其中，通过层叠锗硅层和钨层来形成所述第三上电极。
20.如权利要求14所述的方法，其中，所述模具层包括氧化物层或硅层。
21.一种电容器，包括：
多个筒型下电极；
支撑层，所述支撑层支撑所述筒型下电极的外壁，并具有使位于所述筒型下电极之间的空间开放的穿通孔洞；
第一上电极，所述第一上电极被形成在所述筒型下电极中；
第二上电极，所述第二上电极包围所述筒型下电极的外壁；以及
第三上电极，所述第三上电极使所述第一上电极和所述第二上电极彼此连接，
其中，所述第二上电极包括填充在所述穿通孔洞中的连接部分，所述穿通孔洞形成在所述筒型下电极的整个侧壁之上，
所述第一上电极的顶表面和所述连接部分的顶表面处于同一平面上，耦接至所述第三上电极。
22.如权利要求21所述的电容器，还包括：
第一电介质层，所述第一电介质层被形成在所述第一上电极与所述筒型下电极之间；以及
第二电介质层，所述第二电介质层被形成在所述第二上电极与所述筒型下电极之间。
23.如权利要求21所述的电容器，其中，所述第一上电极填充所述筒型下电极。
24.如权利要求23所述的电容器，其中，所述第一上电极、所述第二上电极和所述第三上电极经由所述连接部分电连接。
25.如权利要求21所述的电容器，其中，所述第一上电极和所述第二上电极每个都包括氮化钛层。
26.如权利要求21所述的电容器，其中，所述第三上电极是通过层叠锗硅层和钨层而形成的。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102195147B1 (ko) 2014-07-18 2020-12-24 삼성전자주식회사 커패시터를 포함하는 반도체 장치 및 그 제조 방법
CN108110025B (zh) * 2017-12-07 2023-11-17 长鑫存储技术有限公司 电容器阵列结构及其制造方法
US11289487B2 (en) 2018-02-23 2022-03-29 Micron Technology, Inc. Doped titanium nitride materials for DRAM capacitors, and related semiconductor devices, systems, and methods
CN118475126A (zh) * 2018-07-27 2024-08-09 长江存储科技有限责任公司 存储器结构及其形成方法
CN111261615A (zh) * 2018-11-30 2020-06-09 长鑫存储技术有限公司 半导体电容器及其制备方法
KR102664275B1 (ko) * 2019-03-29 2024-05-09 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
US11869929B2 (en) 2020-06-16 2024-01-09 Changxin Memory Technologies, Inc. Laminated capacitor and method for manufacturing the same
US11877432B2 (en) 2020-06-16 2024-01-16 Changxin Memory Technologies, Inc. Capacitor structure and method of preparing same
CN113809080B (zh) * 2020-06-16 2023-02-28 长鑫存储技术有限公司 一种叠层电容器及其制作方法
US20220037459A1 (en) * 2020-07-30 2022-02-03 Changxin Memory Technologies, Inc. Capacitor structure and method of manufacturing same, and memory
CN114188301A (zh) * 2020-09-14 2022-03-15 长鑫存储技术有限公司 半导体结构及其制作方法
US11984357B2 (en) 2020-09-14 2024-05-14 Changxin Memory Technologies, Inc. Semiconductor structure and its manufacturing method
KR20220059846A (ko) 2020-11-03 2022-05-10 삼성전자주식회사 배선 콘택 플러그들을 포함하는 반도체 메모리 소자
CN112928069B (zh) * 2021-02-05 2023-02-28 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构
CN113594096B (zh) * 2021-07-20 2023-10-13 长鑫存储技术有限公司 一种半导体结构的制备方法、半导体结构和电容结构
TWI847656B (zh) * 2022-07-01 2024-07-01 南亞科技股份有限公司 具有不同長度下電極之電容器結構的半導體元件

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100308622B1 (ko) 1999-04-12 2001-11-01 윤종용 디램 셀 캐패시터 및 제조 방법
KR20040091981A (ko) * 2003-04-23 2004-11-03 주식회사 하이닉스반도체 반도체소자의 캐패시터 제조방법
KR100553839B1 (ko) * 2003-11-27 2006-02-24 삼성전자주식회사 캐패시터와 그 제조 방법, 이를 포함하는 반도체 장치 및그 제조 방법
JP2005217189A (ja) * 2004-01-29 2005-08-11 Matsushita Electric Ind Co Ltd 容量素子及びその製造方法
KR100560803B1 (ko) * 2004-02-04 2006-03-13 삼성전자주식회사 캐패시터를 갖는 반도체 소자 및 그 제조방법
KR20050087176A (ko) 2004-02-25 2005-08-31 삼성전자주식회사 반도체소자의 커패시터들 및 그 제조방법들
KR100681274B1 (ko) 2004-11-25 2007-02-09 삼성전자주식회사 커패시터 및 그 제조 방법
JP4221421B2 (ja) * 2006-05-29 2009-02-12 エルピーダメモリ株式会社 半導体装置およびその製造方法
KR100939771B1 (ko) 2007-03-15 2010-01-29 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성방법
KR101450650B1 (ko) 2008-04-28 2014-10-14 삼성전자주식회사 실린더 내벽에 지지 구조물을 갖는 커패시터 및 그 제조방법
US8357583B2 (en) * 2010-09-10 2013-01-22 Elpida Memory, Inc. Method for manufacturing semiconductor device
KR20120042574A (ko) * 2010-10-25 2012-05-03 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법

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US8993396B2 (en) 2015-03-31
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