CN111146186B - 具有混合电容器的半导体器件 - Google Patents
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Abstract
一种半导体器件包括设置在基板上的多个下电极结构以及设置在所述多个下电极结构中的成对的下电极结构之间的支撑图案。半导体器件还包括：电容器电介质层，设置在所述多个下电极结构中的每个的表面和支撑图案的表面上；以及上电极，设置在电容器电介质层上。所述多个下电极结构包括第一下电极和第二下电极，该第二下电极设置在第一下电极上并具有圆筒形状。第一下电极具有柱形。第一下电极包括绝缘芯。绝缘芯设置在第一下电极中。第一下电极的外侧表面和第二下电极的外侧表面是共平面的。
Description
技术领域
本发明构思的示范性实施方式涉及一种半导体器件，更具体地，涉及具有混合电容器的半导体器件。
背景技术
目前，由于正在开发紧凑且高度集成的半导体器件，所以半导体器件的电容器的小型化在发展中。例如，已经尝试各种结构来增大电容器的下电极的有效表面积。例如，已经提出一个圆筒堆叠(OCS)的结构或其中OCS和柱堆叠结合的混合结构。然而，在柱堆叠中，导电材料可能没有被充分地填充并且缝隙(seam)可能在其中产生。
发明内容
根据本发明构思的一示范性实施方式，一种半导体器件包括：多个下电极结构，设置在基板上；支撑图案，设置在所述多个下电极结构中的成对的下电极结构之间；电容器电介质层，设置在所述多个下电极结构的每个的表面和支撑图案的表面上；以及上电极，设置在电容器电介质层上。所述多个下电极结构包括第一下电极和第二下电极，第二下电极设置在第一下电极上并具有圆筒形状。第一下电极具有柱形。第一下电极包括绝缘芯。绝缘芯设置在第一下电极中，并且第一下电极的外侧表面和第二下电极的外侧表面是共平面的。
根据本发明构思的一示范性实施方式，一种半导体器件包括：多个下电极结构，设置在基板上；第一支撑图案，设置在所述多个下电极结构中的成对的下电极结构之间；第二支撑图案，与第一支撑图案间隔开；电容器电介质层，设置在所述多个下电极结构的每个的表面以及第一支撑图案和第二支撑图案的表面上；以及上电极，设置在电容器电介质层上。所述多个下电极结构中的每个包括第一下电极和设置在第一下电极上的第二下电极。第一下电极包括绝缘芯。绝缘芯设置在第一下电极中，并且第一支撑图案的侧表面和第二支撑图案的侧表面是共平面的。
根据本发明构思的一示范性实施方式，一种半导体器件包括：多个下电极结构，设置在基板上；支撑图案，设置在所述多个下电极结构中的成对的下电极结构之间；电容器电介质层，设置在所述多个下电极结构中的每个的表面和支撑图案的表面上；以及上电极，设置在电容器电介质层上。下电极结构包括第一下电极和设置在第一下电极上的第二下电极。电容器电介质层包括穿过第二下电极并延伸到第一下电极的内部的嵌入部分，并且第一下电极的外侧表面和第二下电极的外侧表面是共平面的。
根据本发明构思的一示范性实施方式，一种半导体器件包括：基板；多个下电极结构，设置在基板上，并包括多个第一下电极和设置在第一下电极上的多个第二下电极，其中所述多个第一下电极中的每个包括朝向所述多个第一下电极中的每个的下表面延伸的绝缘芯；第一支撑图案，设置在所述多个第一下电极之间；第二支撑图案，设置在所述多个第二下电极之间；电容器电介质层，设置在所述多个第二下电极以及第一支撑图案和第二支撑图案上；以及上电极，设置在电容器电介质层上。
附图说明
由于在结合附图时参考以下的详细描述而使本公开及其许多伴随的方面变得更好地理解，本公开及其许多伴随的方面可以更容易获得，附图中：
图1是根据本发明构思的一示范性实施方式的半导体器件的平面图；
图2是根据本发明构思的一示范性实施方式的沿着图1的线I-I'截取的剖视图；
图3、图4、图5、图6、图7、图8、图9和图10是示出根据本发明构思的一示范性实施方式的制造半导体器件的方法的剖视图；
图11、图12、图13和图14是根据本发明构思的一示范性实施方式的半导体器件的局部放大图；以及
图15、图16、图17、图18、图19和图20是示出根据本发明构思的一示范性实施方式的制造半导体器件的方法的剖视图。
具体实施方式
下面将参照附图更全面地描述本发明构思的示范性实施方式。
图1是根据本发明构思的一示范性实施方式的半导体器件的平面图。图2是根据本发明构思的一示范性实施方式的沿着图1的线I-I'截取的剖视图。
参照图1和图2，半导体器件100可以包括基板102、接触插塞104、下绝缘层106、蚀刻停止膜110、下电极结构120、绝缘芯130、第一支撑图案140、第二支撑图案142、电容器电介质层150和上电极160。
基板102可以包括半导体材料。例如，基板102可以是硅基板、锗基板、硅锗基板或绝缘体上硅(SOI)基板。彼此交叉的多个字线和位线可以设置在基板102上，并且杂质区域可以设置在基板102上。
接触插塞104和下绝缘层106可以设置在基板102上。接触插塞104可以设置(例如掩埋)在下绝缘层106中，并且可以提供多个接触插塞104。例如，接触插塞104可以至少部分地被绝缘层106围绕。接触插塞104的上表面可以位于与下绝缘层106的上表面相同的水平处。例如，接触插塞104的上表面和下绝缘层106的上表面可以是共平面的。然而，本发明构思不限于此。在本发明构思的一示范性实施方式中，接触插塞104的上表面可以位于比下绝缘层106的上表面低的水平处。接触插塞104的宽度可以小于或等于第一下电极122的下表面的宽度。接触插塞104可以电连接到第一下电极122。下绝缘层106可以使接触插塞104彼此绝缘以防止所述多个接触插塞104彼此电连接。
接触插塞104可以包括导电材料。例如，接触插塞104可以包括掺杂的半导体材料诸如掺杂的多晶硅、金属-半导体化合物诸如WSi2、金属氮化物诸如TiN或TaN、或金属诸如Ti、W或Ta。下绝缘层106可以包括硅氧化物、硅氮化物、硅氮氧化物或其组合。
蚀刻停止膜110可以设置在下绝缘层106上。蚀刻停止膜110可以防止多个第一下电极122彼此电连接。蚀刻停止膜110可以包括硅氮化物、硅氮氧化物或其组合。此外，蚀刻停止膜110可以防止湿蚀刻剂在湿蚀刻工艺期间流动到下绝缘层106，从而防止下绝缘层106被蚀刻。
多个下电极结构120可以设置在接触插塞104上。参照图1，当从上方观看时，下电极结构120可以在平面图中设置为蜂窝结构。例如，可以存在沿着第一方向D1延伸的第一行的下电极结构120以及沿着第一方向D1延伸并在与第一方向D1交叉的第二方向D2上与第一行相邻的第二行的下电极结构120。第二行的下电极结构120可以与第一行的下电极结构120未对准。在本发明构思的一示范性实施方式中，下电极结构120可以在第一方向D1上彼此间隔开预定距离。此外，下电极结构120可以在第二方向D2上以Z字形的形式布置。在本发明构思的一示范性实施方式中，下电极结构120可以设置为格子图案或另外的图案。一个通孔图案P可以设置在例如三个相邻的下电极结构120之间或在六个相邻的下电极结构120之间，和/或可以设置在另外类型的下电极结构120的图案中。例如，三个下电极结构120可以设置在通孔图案P周围并可以至少部分地与通孔图案P重叠。
在本说明书中，第一方向D1指的是平行于基板102的主表面延伸的方向，图2所示的下电极结构120布置在该方向上。第二方向D2指的是与基板102的主表面平行并基本上垂直于第一方向D1的方向。第三方向D3指的是基本上垂直于第一方向D1和第二方向D2的方向。
每个下电极结构120可以包括第一下电极122和设置在第一下电极122上的第二下电极124。下电极结构120可以具有包括不同形状的电极的混合形式。例如，第一下电极122可以具有柱形状，第二下电极124可以具有圆筒形状。第一下电极122和第二下电极124可以不是未对准的。换句话说，第一下电极122和第二下电极124可以对准。例如，第一下电极122的外侧表面和第二下电极124的外侧表面可以定位为共平面的。
第一下电极122可以设置在接触插塞104上。第一下电极122可以具有柱形状，并且其外侧表面可以被电容器电介质层150覆盖。第一下电极122可以包括设置在其中的绝缘芯130。第二下电极124可以设置在第一下电极122上。第二下电极124可以具有圆筒形状，并且第二下电极124的外侧表面和内侧表面可以被电容器电介质层150覆盖。在图2中，第一下电极122的高度被示出为大于第二下电极124在第三方向D3上的高度，但是本发明构思不限于此。在本发明构思的示范性实施方式中，第二下电极124的高度可以大于第一下电极122的高度。
第一下电极122和第二下电极124可以电连接到接触插塞104，并可以包括金属诸如Ti、W、Ni或Co、或金属氮化物诸如TiN、TiSiN、TiAlN、TaN、TaSiN、WN和/或类似物。在本发明构思的一示范性实施方式中，第一下电极122和第二下电极124可以包括TiN。
绝缘芯130可以设置在第一下电极122的内部中。当从上方观看时，绝缘芯130可以位于具有例如圆形形状的第一下电极122的中心部分处。然而，本发明构思不限于此。例如，绝缘芯130可以具有矩形形状。绝缘芯130可以具有预定高度，绝缘芯130的上端可以与第二下电极124的下表面接触，并且绝缘芯130的下端可以位于比第一下电极122的下表面高的水平处。在图2中，绝缘芯130的上端被示出为位于与第一下电极122的上表面相同的水平处，但是本发明构思不限于此。在本发明构思的一示范性实施方式中，绝缘芯130的上端可以位于比第一下电极122的上表面高或低的水平处。绝缘芯130可以防止接触插塞104在蚀刻工艺期间暴露。此外，绝缘芯130可以防止由于下电极结构120的导电材料导致的电容器的性能降低和/或泄漏电流的产生，并防止电容器的劣化。绝缘芯130可以包括绝缘材料，诸如非晶硅、非晶碳层(ACL)或硅氧化物(SiO2)。
第一支撑图案140和第二支撑图案142可以设置在下电极结构120之间。第一支撑图案140和第二支撑图案142可以将下电极结构120彼此连接。例如，第一支撑图案140和第二支撑图案142可以为下电极结构120提供支撑。例如，第一支撑图案140可以支撑第一下电极122，第二支撑图案142可以支撑第二下电极124。第二支撑图案142在第三方向D3上的厚度可以大于第一支撑图案140在第三方向D3上的厚度。当从上方观看时，第一支撑图案140和第二支撑图案142可以具有相同的形状。在本发明构思的一示范性实施方式中，第一支撑图案140的与第一下电极122接触的侧表面和第二支撑图案142的与第二下电极124接触的侧表面可以是共平面的。
如图1所示，第一支撑图案140和第二支撑图案142可以具有网格形状，其中通孔图案P以预定图案形成在板上。在图2中，示出两个支撑图案，但是本发明构思不限于此，可以设置一个支撑图案或三个或更多个支撑图案。例如，第一支撑图案140和第二支撑图案142可以包括绝缘材料，并可以包括例如硅氮化物和/或硅氮氧化物。
电容器电介质层150可以设置在下电极结构120和上电极160之间。例如，电容器电介质层150可以共形地设置在蚀刻停止膜110的表面、下电极结构120的表面、第一支撑图案140的表面和第二支撑图案142的表面上。例如，电容器电介质层150可以包括金属氧化物诸如HfO2、ZrO2、Al2O3、La2O3、Ta2O3或TiO2、具有钙钛矿结构的电介质材料诸如SrTiO3(STO)、BaTiO3、锆钛酸铅(PZT)、或镧掺杂的锆钛酸铅(PLZT)、或其组合。
上电极160可以设置在电容器电介质层150上。例如，上电极160可以包括金属诸如Ti、W、Ni或Co、或金属氮化物诸如TiN、TiSiN、TiAlN、TaN、TaSiN、WN和/或类似物。在本发明构思的一示范性实施方式中，与第一下电极122和第二下电极124类似，上电极160可以包括TiN。第一下电极122、第二下电极124、电容器电介质层150和上电极160可以用作电容器。
图3、图4、图5、图6、图7、图8、图9和图10是示出根据本发明构思的示范性实施方式的制造半导体器件的方法的剖视图。
参照图3，下绝缘层106可以设置在基板102上。此外，接触插塞104设置在下绝缘层106中。蚀刻停止膜110、第一模层125、第一支撑层140a、第二模层126、第二支撑层142a、第一掩模图案170和第二掩模图案172可以顺序地堆叠在接触插塞上104和下绝缘层106上。
蚀刻停止膜110可以包括相对于第一模层125和第二模层126具有蚀刻选择性的材料。例如，蚀刻停止膜110可以包括硅氮化物、硅氮氧化物或其组合。
第一模层125和第二模层126可以包括相对于第一支撑层140a和第二支撑层142a具有蚀刻选择性的材料。例如，第一模层125和第二模层126可以包括硅氧化物。例如，第一支撑层140a和第二支撑层142a可以包括硅氮化物。在本发明构思的一示范性实施方式中，第二支撑层142a的厚度可以大于第一支撑层140a的厚度。然而，本发明构思不限于此。
第二支撑层142a的一部分可以被第一掩模图案170和第二掩模图案172暴露。其中设置下电极结构120的区域可以由第一掩模图案170和第二掩模图案172形成。例如，第一掩模图案170可以包括非晶碳和/或多晶硅，第二掩模图案172可以包括光敏材料。
参照图4，可以沿着第一掩模图案170和第二掩模图案172形成开口OP1。开口OP1可以形成为穿过蚀刻停止膜110、第一模层125、第一支撑层140a、第二模层126和第二支撑层142a。开口OP1可以相对于第一方向D1具有恒定的宽度。在本发明构思的一示范性实施方式中，开口OP1可以形成为具有在从第二支撑层142a朝向基板102的向下方向上延伸的渐缩形状。在本发明构思的一示范性实施方式中，可以使用干蚀刻工艺形成开口OP1。使用干蚀刻工艺依次各向异性地蚀刻第二支撑层142a、第二模层126、第一支撑层140a和第一模层125，然后可以部分地去除蚀刻停止膜110使得接触插塞104被暴露。
参照图5，第一导电层121可以沉积在开口OP1中，并可以覆盖开口OP1的侧表面和下表面以及第二掩模图案172的上表面。例如，第一导电层121可以通过诸如化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺、等离子体增强ALD(PEALD)工艺等的工艺形成。在本发明构思的一示范性实施方式中，第一导电层121可以通过ALD工艺沉积。第一导电层121可以不完全地填充开口OP1并可以在其中包括缝隙S。缝隙S可以形成为从开口OP1的上端延伸预定高度。缝隙S的下端可以位于比接触插塞104的上表面高的水平处。例如，缝隙S可以不到达接触插塞104的上表面。例如，第一导电层121可以包括金属诸如Ti、W、Ni或Co、或金属氮化物诸如TiN、TiSiN、TiAlN、TaN、TaSiN、WN和/或类似物。
参照图6，绝缘芯131可以设置在缝隙S中。例如，绝缘芯131可以填充缝隙S的内部，并可以通过诸如CVD工艺、ALD工艺等的工艺形成。绝缘芯131可以相对于第一方向D1具有恒定的宽度。在本发明构思的一示范性实施方式中，绝缘芯131可以形成为具有在向下方向上延伸的渐缩形状。
在绝缘芯131填充缝隙S之后，可以执行平坦化工艺。第二掩模图案172可以通过平坦化工艺去除。第一导电层121的上表面可以位于与绝缘芯131的上端基本上相同的水平处。在本发明构思的一示范性实施方式中，可以省略平坦化工艺。例如，绝缘芯131可以包括绝缘材料诸如非晶硅、ACL和/或硅氧化物(SiO2)。
参照图7，第一导电层121和绝缘芯131可以通过凹陷工艺部分地去除，从而可以形成第一下电极122和绝缘芯130。开口OP2可以通过去除第一导电层121和绝缘芯131来形成。在本发明构思的一示范性实施方式中，开口OP2可以通过回蚀刻工艺形成。由于绝缘芯130设置在缝隙S的内部中，所以第一导电层121的一部分可以在回蚀刻工艺期间被蚀刻以防止接触插塞104被暴露。例如，可以蚀刻第一导电层121直到到达第一支撑层140a。
在图7中，第一下电极122的上表面和绝缘芯130的上端被示出为位于与第一支撑层140a的上表面相同的水平处，但是本发明构思不限于此。于此。在本发明构思的一示范性实施方式中，第一下电极122的上表面和/或绝缘芯130的上端可以位于比第一支撑层140a的上表面高或低的水平处。
参照图8，第二导电层123可以沉积在开口OP2中。例如，第二导电层123可以覆盖开口OP2的侧表面和下表面以及第一掩模图案170的上表面。例如，第二导电层123可以通过诸如CVD工艺、ALD工艺等的工艺形成。第二导电层123可以具有比第一下电极122和/或第一导电层121的厚度相对小的厚度。第二导电层123可以包括与第一下电极122的材料相同的材料。例如，第二导电层123和第一下电极122可以包括TiN。
参照图9，可以图案化第一支撑层140a和第二支撑层142a，并可以去除第一模层125和第二模层126。可以首先去除第二支撑层142a的一部分，并且可以形成第二支撑图案142。例如，第二支撑层142a的被去除的部分可以对应于如图1和图2所示的通孔图案P。第二模层126的一部分可以被第二支撑图案142暴露，并且至少第二模层126的暴露部分可以被去除。例如，第二模层126可以通过湿蚀刻工艺被完全去除。例如，湿蚀刻剂可以在第二支撑图案142之间流动以去除第二模层126。在第二模层126的蚀刻工艺期间，相对于第二模层126具有蚀刻选择性的第二下电极124、第一支撑层140a和第二支撑层142a可以不被去除。在完全去除第二模层126之后，第二支撑图案142可以将相邻的第二下电极124彼此连接并支撑，使得第二下电极124不倒塌。通过去除第二模层126而暴露的第一支撑层140a可以通过各向异性蚀刻工艺被图案化。第一支撑层140a可以被部分地去除并且可以形成第一支撑图案140。例如，第一支撑层140a的被去除的部分可以对应于如图1和图2所示的通孔图案P。第一支撑图案140的形状可以对应于第二支撑图案142的形状。第一模层125的一部分可以被第一支撑图案140暴露，并且至少第一模层125的暴露部分可以被去除。例如，第一模层125可以通过湿蚀刻工艺被完全去除。相对于第一模层125具有蚀刻选择性的蚀刻停止膜110、第一下电极122、第二下电极124、第一支撑图案140和第二支撑图案142可以不被去除。在完全去除第一模层125之后，第一支撑图案140可以将第一下电极122彼此连接，使得第一下电极122不倒塌。例如，第一支撑图案140支撑第一下电极122。第二支撑图案142可以通过上述蚀刻工艺被部分地去除，并且可以形成通孔图案P。此外，与在第二支撑图案142中的通孔图案P相同的通孔图案P可以形成在第一支撑图案140中。
参照图10，电容器电介质层150可以沉积在图9的所得物的表面上。例如，电容器电介质层150可以沿着蚀刻停止膜110的表面、第一下电极122的表面、第二下电极124的表面、第一支撑图案140的表面和第二支撑图案142的表面共形地形成。
例如，电容器电介质层150可以包括金属氧化物诸如HfO2、ZrO2、Al2O3、La2O3、Ta2O3或TiO2、钙钛矿结构的电介质材料诸如STO、BaTiO3、PZT或PLZT、或者其组合。电容器电介质层150可以通过诸如CVD工艺、ALD工艺等的工艺形成。
参照图2，上电极160可以设置在图10的所得物的表面上。例如，上电极160可以形成为覆盖电容器电介质层150。上电极160可以至少部分地填充下电极结构120之间的空间、第二下电极124的内部、以及第一支撑图案140和第二支撑图案142之间的空间。下电极结构120、电容器电介质层150和上电极160可以用作电容器。
上电极160可以包括与第一下电极122和第二下电极124的材料相同的材料。例如，上电极160可以包括TiN。上电极160可以通过诸如CVD工艺、ALD工艺等的工艺形成。
如图4和图8所示，由于第一下电极122和第二下电极124设置在通过在单个工艺期间蚀刻第一模层125、第一支撑层140a、第二模层126和第二支撑层142a而形成的开口OP1中，所以第一下电极122和第二下电极124可以被对准。例如，第一下电极122的外侧表面和第二下电极124的外侧表面可以是共平面的。
如图5和图6所示，由于绝缘芯130填充第一导电层121内的缝隙S，所以第一导电层121的一部分可以在随后的蚀刻工艺中被蚀刻以防止接触插塞104被暴露。此外，绝缘芯130可以保留在第一下电极122内，从而可以防止电容器的泄漏电流。
图11、图12、图13和图14是根据本发明构思的一示范性实施方式的半导体器件的局部放大图。图11至图14的每个对应于图2所示的半导体器件的区域R。
参照图11，半导体器件200可以包括第一下电极222、第二下电极224、绝缘芯230和电容器电介质层250。如图7所示，在第一导电层121和绝缘芯131的回蚀刻工艺中，第一下电极122的上表面和绝缘芯130的上端可以位于相同的水平处。然而，在本发明构思的一示范性实施方式中，在回蚀刻工艺期间，第一下电极222的上表面可以位于比绝缘芯230的上端低的水平处，如图11所示。第一支撑图案140的上表面被示出为位于比第一下电极222的上表面高的水平处，但是本发明构思不限于此。在回蚀刻工艺之后，第二下电极224可以共形地形成在第一下电极222和绝缘芯230上。
具有圆筒形状的第二下电极224可以包括从其内部下表面224a向上突出的突起225。相应地，第二下电极224的外部下表面224b可以在向上方向上具有凹入形状。突起225可以与绝缘芯230重叠。例如，突起225可以位于绝缘芯230上。如图10所示，电容器电介质层250可以沿着蚀刻停止膜110的表面、第一下电极222的表面、第二下电极224的表面、第一支撑图案140的表面和第二支撑图案142的表面共形地形成。电容器电介质层250的设置在第二下电极224中的部分可以形成为具有向上的凹入形状。
参照图12，半导体器件300可以包括第一下电极322、第二下电极324、绝缘芯330和电容器电介质层350。在本发明构思的一示范性实施方式中，在回蚀刻工艺期间，第一下电极322的上表面可以位于比绝缘芯330的上端高的水平处。第一支撑图案140的上表面被示出为位于比绝缘芯330的上端高的水平处，但是本发明构思不限于此。在回蚀刻工艺之后，第二下电极324可以共形地形成在第一下电极322和绝缘芯330上。
第二下电极324可以包括从其外部下表面324b向下突出的突起325。相应地，第二下电极324的内部下表面324a可以具有向下延伸的凹入形状。突起325可以位于绝缘芯330上。电容器电介质层350可以沿着蚀刻停止膜110的表面、第一下电极322的表面、第二下电极324的表面、第一支撑图案140的表面和第二支撑图案142的表面共形地形成。电容器电介质层350的设置在第二下电极324中的部分可以形成为具有在向下方向上的凸起形状。例如，电容器电介质层350可以具有与外部下表面324b的突起325对应的突起。
参照图13，半导体器件400可以包括第一下电极422、第二下电极424、绝缘芯430和电容器电介质层450。第一下电极422和绝缘芯430可以在回蚀刻工艺期间被蚀刻以具有向下延伸(或例如，突出)的凸起形状。例如，第一下电极422的上表面和绝缘芯430的上表面可以具有向下延伸的凸起形状。在回蚀刻工艺之后，第二下电极424可以共形地形成在第一下电极422和绝缘芯430上。第二下电极424的内部下表面424a和外部下表面424b可以形成为具有向下延伸的凸起形状。此外，设置在第二下电极424的内部下表面424a上的电容器电介质层450可以包括向下延伸的凸起部分。
参照图14，半导体器件500可以包括第一下电极522和绝缘芯530。第一下电极522的厚度可以在其向下方向上减小，并且绝缘芯530的宽度可以在其向下方向上减小。当第一导电层121非共形地沉积时，缝隙S的宽度可能不均一。例如，缝隙S的宽度可以形成为在上端和/或下端处窄，或者可以在其向下方向上减小。填充缝隙S的内部的绝缘芯530可以根据缝隙S的形状而变化。在其中开口OP1形成为穿过第一模层125和第二模层126的蚀刻工艺中，开口OP1的宽度可以在其向下方向上减小。填充开口OP1的第一下电极522的外周表面的直径可以在其向下方向上减小。
图15、图16、图17、图18、图19和图20是示出根据本发明构思的示范性实施方式的制造半导体器件的方法的剖视图。
参照图6和图15，牺牲层136可以填充第一导电层121内的缝隙S。牺牲层136可以包括绝缘材料诸如硅氧化物、ACL等。牺牲层136可以通过诸如CVD工艺、ALD工艺等的工艺形成。在牺牲层136填充缝隙S之后，可以执行平坦化工艺。第二掩模图案172可以通过上述工艺去除。
参照图7和图16，可以通过凹陷工艺部分地去除第一导电层121，从而可以形成第一下电极122。还可以部分地去除牺牲层136，从而可以形成开口OP2。由于牺牲层135设置在缝隙S内，所以第一导电层121的一部分可以在第一导电层121的蚀刻工艺期间被蚀刻以防止接触插塞104被暴露。例如，可以蚀刻第一导电层121直到到达第一支撑层140a。
参照图8和图17，第二导电层123可以通过诸如CVD、ALD等的工艺沉积在开口OP2中。第二导电层123可以具有比第一下电极122和/或第一导电层121的厚度相对小的厚度。第二导电层123可以包括与第一下电极122的材料相同的材料。
参照图18，第二导电层123的一部分和牺牲层135可以去除。第二导电层123的与第一下电极122接触的部分可以通过蚀刻工艺被部分地去除以暴露牺牲层135。可以在蚀刻工艺之前执行平坦化工艺，并且可以去除第一掩模图案170。暴露的牺牲层135可以通过湿蚀刻工艺去除。例如，暴露的牺牲层135可以被完全去除。相对于牺牲层135具有蚀刻选择性的第一下电极122、第二下电极124和第二支撑图案142可以不被去除。在图18中，第二下电极124被示出为具有形成在其中的台阶的形状，但是本发明构思不限于此。在本发明构思的一示范性实施方式中，第二下电极124可以具有内径恒定的开口，并且第二下电极124的下表面处的开口可以具有可与第一下电极122的上表面处的第一下电极122的开口的内径不同的内径。
参照图9、图10和图19，可以形成在第二支撑层142a中被图案化的通孔。第二模层126、第一支撑层140a和第一模层125可以沿着通孔图案被各向异性地蚀刻。此后，第一模层125和第二模层126可以通过湿蚀刻工艺被完全去除，相对于第一模层125和第二模层126具有蚀刻选择性的第一下电极122、第二下电极124、第一支撑图案140和第二支撑图案142可以不被去除。电容器电介质层155可以沿着蚀刻停止膜110的表面、第一下电极122的表面、第二下电极124的表面、第一支撑图案140的表面和第二支撑图案142的表面共形地形成。电容器电介质层155可以包括嵌入部分157。嵌入部分157可以从第二下电极124的内部下表面垂直地穿过第二下电极124以延伸到第一下电极122的内部。嵌入部分157可以至少部分地填充第一下电极122的缝隙S。嵌入部分157可以不用作电容器，但是可以形成在第一下电极122的内部从而可以防止电容器的泄漏电流。
参照图2和图20，上电极160可以设置在图19的所得物上。例如，上电极160可以形成为覆盖电容器电介质层155。上电极160可以至少部分地填充下电极结构120之间的空间、第二下电极124的内部、以及第一支撑图案140和第二支撑图案142之间的空间。
根据本发明构思的示范性实施方式，在半导体器件中，绝缘芯形成在设置于第二下电极下面的第一下电极内，因此，可以在蚀刻工艺期间防止接触插塞的暴露并且可以防止电容器的劣化。
本发明构思的示范性实施方式涉及一种用于防止电容器的泄漏电流和劣化的半导体器件。
尽管已经参照本发明构思的示范性实施方式描述了本发明构思，但是本领域普通技术人员将理解，在不脱离本发明构思的精神和范围的情况下，可以对其进行形式和细节上的各种改变。
本申请要求于2018年11月2日提交的韩国专利申请第10-2018-0133649号的优先权，其公开内容通过引用整体地结合于此。
Claims (20)
1.一种半导体器件，包括：
基板；
多个下电极结构，设置在所述基板上，所述多个下电极结构中的每个包括第一下电极和设置在所述第一下电极上的第二下电极；
电容器电介质层，设置在所述多个下电极结构上；以及
上电极，设置在所述电容器电介质层上，
其中所述第一下电极包括具有柱形状的下部和从所述下部的第一区域沿垂直方向连续延伸的上部，
绝缘图案在所述第一下电极的所述下部的第二区域上并且与其接触，
所述第二下电极包括邻近于所述第二下电极的顶表面的第一凹陷，
所述第二下电极的底表面接触所述绝缘图案的顶表面和所述第一下电极的所述上部的顶表面，
所述电容器电介质层的一部分和所述上电极的一部分设置在所述第一凹陷中，
所述第一下电极的所述上部具有接触所述绝缘图案的侧表面的内侧表面和接触所述电容器电介质层的外侧表面，以及
在所述第一下电极的所述下部的底表面和所述绝缘图案的底表面之间的第一距离大于在所述第一下电极的所述上部的所述内侧表面和所述第一下电极的所述上部的所述外侧表面之间的第二距离。
2.根据权利要求1所述的半导体器件，其中所述第一下电极的所述顶表面与所述绝缘图案的所述顶表面基本共面。
3.根据权利要求1所述的半导体器件，其中所述绝缘图案的所述底表面低于所述第一下电极的所述顶表面且高于所述第一下电极的底表面。
4.根据权利要求1所述的半导体器件，其中与距离所述第一下电极的底表面相比，所述绝缘图案的所述底表面距离所述第一下电极的所述顶表面更近。
5.根据权利要求1所述的半导体器件，其中所述绝缘图案包括非晶硅、非晶碳层(ACL)和/或硅氧化物。
6.根据权利要求1所述的半导体器件，其中所述第二下电极的所述底表面的直径为50nm或更小。
7.根据权利要求1所述的半导体器件，其中所述第二下电极包括设置在所述第二下电极的内部底表面上和在所述绝缘图案上的突出部分。
8.根据权利要求1所述的半导体器件，其中所述绝缘图案的所述顶表面高于所述第一下电极的所述顶表面。
9.根据权利要求1所述的半导体器件，其中所述第二下电极包括设置在所述第二下电极的外部底表面上和在所述绝缘图案上的突起部分，以及
所述第二下电极的所述突起部分在由所述第一下电极的所述上部限定的孔中延伸。
10.根据权利要求1所述的半导体器件，其中所述绝缘图案的所述顶表面低于所述第一下电极的所述顶表面。
11.根据权利要求1所述的半导体器件，其中所述第一下电极的所述顶表面、所述第二下电极的所述底表面和所述绝缘图案的所述顶表面中的至少一个是凹入的。
12.根据权利要求1所述的半导体器件，其中所述绝缘图案的所述顶表面的宽度大于所述绝缘图案的所述底表面的宽度。
13.根据权利要求1所述的半导体器件，其中所述第一下电极的所述外侧表面与所述第二下电极的外侧表面基本共面。
14.根据权利要求1所述的半导体器件，还包括第一支撑件，所述第一支撑件接触所述第一下电极并包括暴露所述多个下电极结构中的至少三个的第一开口，
其中所述第一支撑件的顶表面与所述第一下电极的所述顶表面和所述绝缘图案的所述顶表面中的至少一个基本共面。
15.根据权利要求14所述的半导体器件，还包括第二支撑件，所述第二支撑件设置在所述第一支撑件上，接触所述第二下电极并且包括暴露所述多个下电极结构中的至少三个的第二开口，
其中所述第二支撑件的顶表面与所述第二下电极的所述顶表面基本共面。
16.根据权利要求1所述的半导体器件，其中所述电容器电介质层不接触所述绝缘图案。
17.一种半导体器件，包括：
基板；
设置在所述基板上的多个下电极结构，所述多个下电极结构中的每个包括第一下电极和设置在所述第一下电极上的第二下电极；
第一支撑件，设置在所述基板上并接触所述第一下电极；
第二支撑件，设置在所述第一支撑件上并接触所述第二下电极；
电容器电介质层，设置于所述多个下电极结构上；和
上电极，设置在所述电容器电介质层上，
其中所述第一下电极包括具有柱形状的下部和从所述下部的第一区域沿垂直方向连续延伸的上部，
绝缘图案在所述第一下电极的所述下部的第二区域上并且与其接触，
所述第二下电极包括相邻于所述第二下电极的顶表面的第一凹陷，
所述第二下电极的底表面接触所述绝缘图案的顶表面和所述第一下电极的所述上部的顶表面，
所述电容器电介质层的一部分和所述上电极的一部分设置在所述第一凹陷中，
所述第一下电极的所述顶表面与所述第一支撑件的顶表面和所述绝缘图案的所述顶表面中的至少一个基本共面，以及
所述第二下电极的所述顶表面与所述第二支撑件的顶表面基本共面，
所述第一下电极的所述上部具有接触所述绝缘图案的侧表面的内侧表面和接触所述电容器电介质层的外侧表面，以及
在所述第一下电极的所述下部的底表面和所述绝缘图案的底表面之间的第一距离大于在所述第一下电极的所述上部的所述内侧表面和所述第一下电极的所述上部的所述外侧表面之间的第二距离。
18.根据权利要求17所述的半导体器件，其中所述绝缘图案的所述底表面低于所述第一下电极的所述上部的所述顶表面且高于所述第一下电极的底表面。
19.根据权利要求17所述的半导体器件，其中，与距离所述第一下电极的底表面相比，所述绝缘图案的所述底表面距离所述第一下电极的所述顶表面更近。
20.一种半导体器件，包括：
基板；
下绝缘层，设置在所述基板上并包括通孔；
接触插塞，设置在所述下绝缘层的所述通孔中；
上绝缘层，设置在所述下绝缘层上；
下电极结构，穿过所述上绝缘层并接触所述接触插塞，所述下电极结构包括第一下电极和设置在所述第一下电极上的第二下电极；
第一支撑件，设置在所述基板上并接触所述第一下电极；
第二支撑件，设置在所述第一支撑件上并接触所述第二下电极；
电容器电介质层，设置在所述下电极结构上；和
上电极，设置在所述电容器电介质层上，
其中所述第一下电极包括具有柱形状的下部和从所述下部的第一区域沿垂直方向连续延伸的上部，
绝缘图案在所述第一下电极的所述下部的第二区域上并且与其接触，
所述第二下电极包括与所述第二下电极的顶表面相邻的第一凹陷，
所述第二下电极的底表面接触所述绝缘图案的顶表面和所述第一下电极的所述上部的顶表面，
所述电容器电介质层的一部分和所述上电极的一部分设置在所述第一凹陷中，
所述第一下电极的所述顶表面与所述第一支撑件的顶表面和所述绝缘图案的所述顶表面基本共面，以及
所述绝缘图案不接触所述电容器电介质层，
所述第一下电极的所述上部具有接触所述绝缘图案的侧表面的内侧表面和接触所述电容器电介质层的外侧表面，以及
在所述第一下电极的所述下部的底表面和所述绝缘图案的底表面之间的第一距离大于在所述第一下电极的所述上部的所述内侧表面和所述第一下电极的所述上部的所述外侧表面之间的第二距离。
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN108231772A (zh) * | 2016-12-09 | 2018-06-29 | 三星电子株式会社 | 半导体器件及制造其的方法 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2002076297A (ja) * | 2000-08-28 | 2002-03-15 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| GB2386471B (en) * | 2001-12-11 | 2004-04-07 | Samsung Electronics Co Ltd | A method for fabricating a one-cylinder stack capacitor |
| JP2009141073A (ja) * | 2007-12-05 | 2009-06-25 | Elpida Memory Inc | 半導体装置の製造方法及び半導体装置 |
| KR101450650B1 (ko) * | 2008-04-28 | 2014-10-14 | 삼성전자주식회사 | 실린더 내벽에 지지 구조물을 갖는 커패시터 및 그 제조방법 |
| JP2010034198A (ja) | 2008-07-28 | 2010-02-12 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2010087117A (ja) | 2008-09-30 | 2010-04-15 | Elpida Memory Inc | キャパシタを備えた半導体装置および、該半導体装置の製造方法 |
| KR101096450B1 (ko) | 2009-06-30 | 2011-12-22 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| JP2011108927A (ja) * | 2009-11-19 | 2011-06-02 | Elpida Memory Inc | 半導体装置の製造方法 |
| KR20120042054A (ko) * | 2010-10-22 | 2012-05-03 | 삼성전자주식회사 | 반도체 장치의 캐패시터 및 캐패시터 제조 방법 |
| KR101767107B1 (ko) * | 2011-01-31 | 2017-08-10 | 삼성전자주식회사 | 반도체 장치의 캐패시터 |
| JP5723243B2 (ja) * | 2011-08-11 | 2015-05-27 | 東京エレクトロン株式会社 | 成膜方法、これを含む半導体装置の製造方法、成膜装置、及び半導体装置 |
| KR101883380B1 (ko) | 2011-12-26 | 2018-07-31 | 삼성전자주식회사 | 커패시터를 포함하는 반도체 소자 |
| KR101934037B1 (ko) | 2012-11-21 | 2018-12-31 | 삼성전자주식회사 | 서포터를 갖는 반도체 소자 및 그 형성 방법 |
| WO2015117222A1 (en) | 2014-02-05 | 2015-08-13 | Conversant Intellectual Property Management Inc. | A dram memory device with manufacturable capacitor |
| KR102195147B1 (ko) * | 2014-07-18 | 2020-12-24 | 삼성전자주식회사 | 커패시터를 포함하는 반도체 장치 및 그 제조 방법 |
| KR102367394B1 (ko) * | 2015-06-15 | 2022-02-25 | 삼성전자주식회사 | 캐패시터 구조체 및 이를 포함하는 반도체 소자 |
| KR20200050699A (ko) | 2018-11-02 | 2020-05-12 | 삼성전자주식회사 | 하이브리드 구조의 커패시터를 갖는 반도체 소자 |
-
2018
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-
2019
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-
2021
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108231772A (zh) * | 2016-12-09 | 2018-06-29 | 三星电子株式会社 | 半导体器件及制造其的方法 |
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