KR20040059973A - 반도체 장치의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 상기의 문제점을 해결하기위해 제안된 것으로 고집적 반도체 장치에서 하부전극과 유전체박막간의 계면특성을 향상시켜 누설전류 특성이 열화되지 않는 캐패시터 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 스토리지 노드 콘택플러그 상에 캐패시터 형성용 희생막을 형성하는 단계; 상기 콘택플러그 상부의 일정영역이 리세스되도록 캐패시터 형성용 희생막을 선택적으로 제거하여 캐패시터 형성용 홀을 형성하는 단계; 도전성막을 상기 캐패시터 형성용 홀에 매립하여 하부전극을 형성하는 단계;상기 캐패시터 형성용 희생막을 제거하는 단계; 상기 하부전극 표면에 유전체박막을 형성하는 단계; 및 상기 유전체 박막상에 도전성막으로 상부전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법을 제공한다.

Description

반도체 장치의 캐패시터 제조방법{Method for fabricating capacitor in semiconductor device}

본 발명은 반도체 집적회로에 관한 것으로, 특히 반도체 장치의 캐패시터 및 그 제조 방법에 관한 것이다.

반도체 장치, 특히 DRAM(Dynamic Random Access Memory)의 반도체 메모리의 집적도가 증가함에 따라 정보 기억을 위한 기본 단위인 메모리 셀의 면적이 급격하게 축소되고 있다.

이러한 메모리 셀 면적의 축소는 셀 캐패시터의 면적 감소를 수반하여, 센싱 마진과 센싱 속도를 떨어뜨리고, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성이 저하되는 문제점을 유발하게 된다. 따라서, 제한된 셀 면적에서 충분한 정전용량을 확보할 수 있는 방안이 필요하게 되었다.

캐패시터의 정전용량(C)은 하기의 수학식 1과 같이 정의된다.

C = ε·As/d

여기서, ε은 유전률, As는 전극의 유효 표면적, d는 전극간 거리를 각각 나타낸 것이다.

따라서, 캐패시터의 정전용량을 늘리기 위해서는 전극의 표면적을 넓히거나, 유전체 박막의 두께를 줄이거나, 유전체박막의 유전률을 높여야 한다.

이 중에서 전극의 표면적을 넓히는 방안이 제일 먼저 고려되어 왔다. 콘케이브(concave) 구조, 실린더(sylinder) 구조, 다층 핀(fin) 구조 등과 같은 3차원 구조의 캐패시터는 모두 제한된 레이아웃 면적에서 전극의 유효 표면적을 증대시키기 위하여 제안된 것이다. 그러나, 이러한 방법은 반도체 장치가 초고집적화 되면서 전극의 유효 표면적을 증대시키는데 한계를 보이고 있다.

그리고, 전극간 거리(d)를 최소화하기 위해 유전체 박막의 두께를 감소시키는 방안은 유전체 박막의 두께가 감소함에 따라 누설전류가 증가하는 문제 때문에 역시 그 한계에 직면하고 있다.

따라서, 근래에 들어서는 주로 유전체 박막이 가지는 유전율의 증대를 통한 캐패시터의 정전용량 확보에 초점을 맞추어 연구, 개발이 진행되고 있다. 전통적으로, 실리콘산화막(SiO₂)이나 실리콘질화막(Si₃N₄)을 캐패시터의 유전체박막으로 사용하였으나, 최근에는 캐패시터의 유전율을 높이기 위해 Ta₂O₅, TiO₂, HfO₂, Al₂O₃등을 유전체박막으로 사용하고 있다.

또한 캐패시터의 상,하부전극으로 이전에는 폴리실리콘막을 사용하였으나, 전극막으로 더 좋은 특성을 보이는 금속을 사용하여 티타늄이나 텅스텐등을 사용하고 있다. 그러나 상,하부전극을 금속으로 사용하게 됨으로서 금속전극막과 접촉되는 도전성을 가지는 실리콘막과의 물질확산방지를 위한 베리어메탈과 오믹콘택층을 추가로 형성해야하는 등 공정이 복잡해지는 문제점을 추가로 발생되고 있다.

도1a 내지 도1e는 종래기술에 의한 반도체 장치의 캐패시터 제조방법을 나타낸 공정단면도이다.

도1a에 도시된 바와 같이, 활성영역(11)이 형성된 반도체기판(10)상에 층간절연막(12)을 형성한 후, 층간절연막(12)을 관통하여 반도체기판(10)의 활성영역(11)과 연결되는 콘택홀을 형성한다. 이어서 콘택홀을 도전성을 가지는 실리콘막으로 매립하여 스토리지 노드(storage node) 콘택플러그(13)를 형성한다.

이어서,에치백등의 공정을 실시하여 스토리지 노드 콘택플러그(13)의 상단부분에 소정 깊이가 함몰되게 리세스(recess)시킨다.

이어서 화학기상증착법등의 공정으로 티타늄막을 전면증착하고, 열처리 공정을 통해 도전성을 가지는 실리콘막과 반응시켜 티타늄실리사이드막(14)을 형성시킨다. 티타늄실리사이드막(14)은 오믹콘택층(ohmic's contact)을 형성하게 된다.

이어서 미반응 티타늄은 제거하고 티타늄질화막을 화학적기계적 연마공정을 이용하여 티타늄실리사이드막 상에만 베리어메탈로 티타늄질화막(15)을 형성한다. 여기서 베리어메탈은 후속공정에서 형성될 캐패시터의 하부전극막과 하부구조의 실리콘막과의 상호 물질확산방지와 후속 열공정에서 산소가 하부구조로 침투하는 것을 막기 위한 것이다.

캐패시터 형성용 희생막(16)을 캐패시터가 형성될 높이만큼 형성한 다음, 콘택플러그(13)의 상부에 형성된 티타늄질화막(15)이 노출되도록 캐패시터 형성용 희생막(16)을 선택적으로 제거하여 캐패시터 형성용 홀(17)을 형성한다.

이어서 도1b에 도시된 바와 같이, 캐패시터 형성용 홀(17)의 내부에 전도성막으로 하부전극을 형성한다.

이어서 도1c에 도시된 바와 같이, 하부전극(18)상에 유전체박막(19)을 형성하고, 그 상부에 도전성막을 이용하여 상부전극(20)을 형성한다.

전술한 바와 같이, 반도체 장치가 고집적하 되면서 제한된 면적에서 일정한 캐패시턴스를 유지하기 위해 캐패시터의 하부전극을 3차원 콘케이브로 형성하고, 그 상부에 유전체 박막과 상부전극을 형성하였다.

그러나, 반도체 장치의 고집적화에 따라 캐패시터 형성용 홀의 깊이는 더 깊어지고, 폭은 더 좁혀져 캐패시터 형성용 홀의 하단에 안정적으로 하부전극을 형성하기가 어려워 지고 있다. 캐패시터 형성용 홀의 하단에 형성된 하부전극과 콘택플러그간의 접촉면이 점점더 좁아져 저항이 증가되는 문제점을 유발하고 있다.

이를 해결하기 위해 다른 형태의 하부전극이 제안되었다.

도2a 내지 도2c는 다른 종래기술에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 공정단면도이다.

도2a에 도시된 바와 같이, 기판에 형성될 활성영역(11)에 연결되는 콘택플러그(13)와 콘택플러그상부의 오믹콘택층인 티타늄실리사이드막(14)과, 베리어메탈인티타늄질화막(15)을 형성하는 과정은 전술한 종래기술과 같다. 베리어메탈까지 완성된 기판전면에 하부전극용 전도막(21)을 형성한다.

이어서 도2b에 도시된 바와 같이, 캐패시터가 형성될 영역의 하부전극용 전도막(21)만 남도록 패터닝하여 하부전극(21')를 형성한다.

이어서 도2c에 도시된 바와 같이 하부전극(21') 상에 유전체박막(22)과 상부전극(23)을 차례로 적층하여 캐패시터를 완성한다.

전술한 방법으로 캐패시터를 제조하게 되면, 미세패터닝된 캐패시터 형성용 홀을 생성하지 않아도 되어서 하부전극을 안정적으로 형성할 수 있고, 콘택플러그와도 전기적저항이 증가되지 않는다.

그러나, 이 경우에는 하부전극용 전도막을 패터닝한 거친면을 캐패시터의 하부전극 표면으로 사용하게 됨으로 누설전류특성이 열화되는 문제점을 가지고 있다.

즉, 하부전극용 전도막(21)을 패터닝하여 하부전극을 형성할 때 패터닝되는 면(A)은 표면이 거칠게 되는데, 이 거친면(A)상에 유전체박막이 형성되면 캐패시터의 누설전류 특성이 상당히 열화되는 것이다.

더구나 고집적화 될수록 캐패시터의 하부전극을 금속을 사용하게 되는데, 금속을 패터닝하여 하부전극을 형성하게 되면 패터닝된 면의 거칠기기 더욱 심해지기 때문이다.

본 발명은 상기의 문제점을 해결하기위해 제안된 것으로 고집적 반도체 장치에서 하부전극과 유전체박막간의 계면특성을 향상시켜 누설전류 특성이 열화되지 않는 캐패시터 제조방법을 제공함을 목적으로 한다.

도1a 내지 도1c는 종래기술에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 공정단면도.

도2a 내지 도2c는 다른 종래기술에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 공정단면도.

도3a 내지 도3f는 본 발명의 바람직한 실시예에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 공정단면도.

*도면의 주요부분에 대한 부호의 설명*

30 : 기판

31 : 활성영역

32 : 층간절연막

33 : 스토리지 노드 콘택플러그

34 : 캐패시터 형성용 희생막

35 : 캐패시터 형성용 홀

36 : 티타늄막

37 : 티타늄실리사이드막

38 : 하부전극

39 : 유전체박막

40 : 상부전극

상기의 목적을 달성하기 위해 본 발명은 스토리지 노드 콘택플러그 상에 캐패시터 형성용 희생막을 형성하는 단계; 상기 콘택플러그 상부의 일정영역이 리세스되도록 캐패시터 형성용 희생막을 선택적으로 제거하여 캐패시터 형성용 홀을 형성하는 단계; 도전성막을 상기 캐패시터 형성용 홀에 매립하여 하부전극을 형성하는 단계;상기 캐패시터 형성용 희생막을 제거하는 단계; 상기 하부전극 표면에 유전체박막을 형성하는 단계; 및 상기 유전체 박막상에 도전성막으로 상부전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법을 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도3a 내지 도3f는 본 발명의 바람직한 실시예에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 공정단면도이다.

도3a에 도시된 바와 같이, 먼저 활성영역(31)이 형성된 반도체기판(30)상에 층간절연막(32)을 형성한 후, 층간절연막(32)을 관통하여 반도체기판(30)의 활성영역(31)과 연결되는 콘택홀을 형성한다. 이어서 콘택홀을 도전성을 가지는 실리콘막으로 매립하여 스토리지 노드(storage node) 콘택플러그(33)를 형성한다.

여기서 층간절연막(32)은 USG(Undoped-Silicate Glass), PSG(Phospho-Silicate Glass), BPSG(Boro-Phospho-Silicate Glass), HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)으로 형성할 수 있다.

이어서, 캐패시터 형성용 희생막(34)을 캐패시터가 형성될 높이만큼 0.8 ~ 2.5㎛범위로 형성한다. 여기서 캐패시터 형성용 희생막(32)은 USG(Undoped-Silicate Glass), PSG(Phospho-Silicate Glass), BPSG(Boro-Phospho-Silicate Glass), HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)으로 형성할 수 있다.

이어서, 도3b에 도시된 바와 같이, 콘택플러그(33)가 노출되도록 캐패시터 형성용 희생막(34)을 선택적으로 제거하여 캐패시터 형성용 홀(35)을 형성한다.

이어서 캐패시터 형성용 홀(35)의 내부에 원자층증착법 또는 화학기상증착법을 이용하여 티타늄막(36)을 0.02 ~ 0.08㎛ 범위로 상온~ 600℃범위의 공정온도에서 형성한다.

이어서 도3c에 도시된 바와 같이, N₂분위기에서 600 ~ 900℃ 열처리 공정을 실시하여 콘택플러그(33) 상부의 실리콘막과 티타늄막을 반응시켜 티타늄실리사이드막(37)을 형성한다. 이 때 캐패시터 형성용 홀(35)의 내부에 고온(500 ~ 900℃)의 티타늄막을 증착하여, 증착되면서 티타늄실리사이드막(37)이 바로 형성되도록 할 수 있다.

또한 캐패시터 형성용 홀을 형성할 때에 콘택플러그(33)의 상단에 일정부분을 제거하여 리세스영역을 형성하고, 리세스영역에 티타늄실리사이드막(37)이 형성되게 할 수 있다.

이어서 티타늄실리사이드막(37)을 반등되지 않은 티타늄막(36)을 습식 세정공정을 이용하여 제거한다.

이어서 도3d에 도시된 바와 같이, 원자층증착법을 이용하여 티타늄질화막을 250 ~ 650℃에서 0.05 ~ 1.0㎛의 두께로 캐패시터 형성용 홀(35)이 매립되도록 형성한 다음, 화학적기계적연마 또는 에치백 공정을 통해 캐패시터 형성용 홀(35)의 내부에만 티타늄질화막이 형성되도록 하여 하부전극(38)을 완성한다.

이어서 티타늄질화막의 막질향상 및 식각데미지를 제거하기 위해 N₂, Ar등의 비활성분위기에서 450 ~ 750℃의 온도로 0.5 ~ 60분동안 금속열처리 또는 로열처리 공정을 한다.

이어서 도3e에 도시된 바와 같이, 캐패시터 형성용 희생산화막(34)를 습식식각공정을 이용하여 제거한다.

이어서 도3f에 도시된 바와 같이, 하부전극(38) 상에 유전체 박막(39)를 80 ~ 200Å 범위로 형성하고, 그 상부에 도전성막으로 상부전극(39)를 형성한다.

여기서 유전체 박막(39)은 HfO₂막, TiO₂막, Ta₂O₅막, Al₂O₃막, HfO₂막, BST막, STO막등의 고유전체 물질이나, PZT막, PLZT막, SBT막, BLT막등 강유전체 물질을 사용한다. 또한 상부전극(39)은 이리듐, 이리듐옥사이드,루테늄, 루테늄옥사이드,텅스텐, 텅스텐질화막, 백금, 티타늄질화막등을 사용한다.

전술한 바와 같이 캐패시터를 제조하게 되면, 하부전극의 표면은 증착된 박막의 상부가 아닌 매우 부드러운 희생막과의 계면을 사용하게 됨으로서, 하부전극 표면의 거칠기로 인한 누설전류특성 열화를 방지할 수 있다.

이는 희생산화막을 제거한 면을 하부전극의 표면으로 사용하게 됨으로서, 하부전극의 분순물제거 공정 또는 결정화를 위한 후열처리 공정에서 발생하는 하부전극 표면의 거칠기 증가로 인해 유전체 박막 증착시 두께가 균일하게 형성되지 않음으로서 발생하는 누설전류특성 열화를 방지할 수 있기 때문이다.

또한, 캐패시터형성용 홀의 하단부는 실질적으로 캐패시터의 전극으로 사용하지 않기 때문에 콘택플러그(33)과 하부전극간의 구조적 취약성으로 인한 콘택저항이 저하와 누설전류 열화를 방지할 수 있고, 높은 캐패시턴서를 확보할 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명에 의해 누설전류특성이 향상되면서 구조적으로 안정한 캐패시터를 제조할 수 있다.

Claims (3)

1. 스토리지 노드 콘택플러그 상에 캐패시터 형성용 희생막을 형성하는 단계;

   상기 콘택플러그 상부의 일정영역이 리세스되도록 캐패시터 형성용 희생막을 선택적으로 제거하여 캐패시터 형성용 홀을 형성하는 단계;

   도전성막을 상기 캐패시터 형성용 홀에 매립하여 하부전극을 형성하는 단계;

   상기 캐패시터 형성용 희생막을 제거하는 단계;

   상기 하부전극 표면에 유전체박막을 형성하는 단계; 및

   상기 유전체 박막상에 도전성막으로 상부전극을 형성하는 단계

   를 포함하는 반도체 장치의 캐패시터 제조방법.
2. 제 1 항에 있어서,

   상기 리세스영역에 오믹콘택층으로 티타늄실리사이드막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
3. 제 2 항에 있어서,

   상기 햐부전극은 티타늄질화막을 사용하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.