KR20060077477A - 반도체 소자의 캐패시터 형성방법 - Google Patents
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Abstract
본 발명은 스토리지 전극간 브릿지 발생을 방지할 수 있는 반도체 소자의 캐패시터 형성방법에 관한 것이다. 본 발명의 방법은, 스토리지 노드 콘택이 형성된 반도체 기판을 제공하는 단계; 상기 기판 상에 캡산화막을 형성하는 단계; 상기 캡산화막을 식각하여 스토리지 노드 콘택을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 포함한 캡산화막 상에 알루미늄막과 폴리실리콘막을 차례로 증착하는 단계; 상기 캡산화막 상에 증착된 알루미늄막과 폴리실리콘막 부분을 제거하여 알루미늄막과 폴리실리콘막의 이중막으로된 스토리지 전극을 형성하는 단계; 상기 기판 결과물에 대해 MPS 공정을 진행해서 상기 폴리실리콘막 표면에 반구형 실리콘 입자들을 성장시킴과 아울러 상기 알루미늄막과 폴리실리콘막의 계면에 알루미늄 실리사이드를 형성하는 단계; 상기 캡산화막을 실린더형 스토리지 전극이 얻어지도록 제거하는 단계; 및 상기 스토리지 전극 상에 유전체 및 플레이트 전극을 차례로 형성하는 단계;를 포함한다.
Description
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
10: 층간절연막 11: 스토리지 노드 콘택
12: 캡산화막 13: 알루미늄막
14: 폴리실리콘막 15,15a: 스토리지 전극
16: 유전체 17: 플레이트 전극
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 스토리지 전극간 브릿지 발생을 방지할 수 있는 반도체 소자의 캐패시터 형성방법에 관한 것이다.
반도체 소자에서 캐패시터의 정전용량은 전극의 표면적과 스토리지 전극 사이의 유전체의 유전율에 비례하는 값을 갖는다. 따라서, 극단적으로 미세화 되어가는 반도체 소자의 제조공정에 있어, 반도체 소자가 적절히 작동하기 위한 일정량 이상의 정전용량을 확보하기 위하여 스토리지 전극의 모양을 3차원 구조로 형성하여 스토리지 전극의 표면적을 증가시키거나, 높은 유전율을 갖는 BST 등과 같은 고유전체 물질을 사용하여, 정전용량을 확보하는 방법이 연구되고 있다.
그러나 3차원 구조의 스토리지 전극을 형성하기에는 복잡한 공정이 요구되므로 제조 원가의 상승 및 공정 증가에 따른 수율 하락의 단점이 있으며, BST 등의 고유전체의 사용은 산소 화학량론을 엄격히 유지하기 어려워 누설전류 특성이 열화되는 문제를 안고있다. 또한, BST를 유전막으로 채용한 캐패시터(이하, BST 캐패시터라 칭함)의 경우 전극으로 산화저항성이 큰 Pt, Ru 과 같은 노블금속을 사용해야 하는데, 이런 물질이 매우 안정하여 식각공정이 매우 어려울 뿐만 아니라, 주로 스퍼터링에 의한 식각을 진행함으로 수직 프로파일을 얻기 어렵다는 등의 문제가 발생한다.
이에 따라, BST 캐패시터에 비해 공정이 성숙된 ONO 또는 NO를 유전막으로 채용한 MIS 또는 SIS 캐패시터 형성공정이 0.1um 테크까지 이용되고 있다.
한편, ONO 또는 NO 캐패시터는 유전율이 작아 적정 정전용량 확보가 어렵기 때문에 실린더 타입의 스토리지 전극의 필요성이 대두되고 있다. 실린더 타입의 스토리지 전극을 형성함에 있어, 소자의 고집적화에 따라 디자인룰이 감소하면서 면적을 줄이기 위해 스토리지 전극의 높이가 계속 증가하고 있다.
그러나, 실린더 타입의 스토리지 전극은 캡(Cap.)산화막을 제거하기 위한 딥-아웃(dip-out) 공정을 진행해야 하며, 이때, 스토리지 전극이 쓰러져서 인접 스토리지 전극간 브릿지가 발생하는 문제점이 있다.
따라서, 본 발명은 상기한 바와 같은 종래기술의 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 실린더형 스토리지 전극을 얻기 위한 습식식각시 인접 스토리지 전극간 브릿지 발생을 방지할 수 있는 반도체 소자의 캐패시터 형성방법을 제공함에 있다.
상기한 바와 같은 목적을 달성하기 위해, 본 발명의 일면에 따라, 스토리지 노드 콘택이 형성된 반도체 기판을 제공하는 단계; 상기 기판 상에 캡산화막을 형성하는 단계; 상기 캡산화막을 식각하여 스토리지 노드 콘택을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 포함한 캡산화막 상에 알루미늄막과 폴리실리콘막을 차례로 증착하는 단계; 상기 캡산화막 상에 증착된 알루미늄막과 폴리실리콘막 부분을 제거하여 알루미늄막과 폴리실리콘막의 이중막으로된 스토리지 전극을 형성하는 단계; 상기 기판 결과물에 대해 MPS 공정을 진행해서 상기 폴리실리콘막 표면에 반구형 실리콘 입자들을 성장시킴과 아울러 상기 알루미늄막과 폴리실리콘막의 계면에 알루미늄 실리사이드를 형성하는 단계; 상기 캡산화막을 실린더형 스토리지 전극이 얻어지도록 제거하는 단계; 및 상기 스토리지 전극 상에 유전체 및 플레이트 전극을 차례로 형성하는 단계;를 포함하는 반도체 소자의 캐패시터 형성방법이 제공된다.
상기 캡산화막 상에 증착된 알루미늄막과 폴리실리콘막 부분의 제거는 Cl2/Ar 가스를 이용한 에치백으로 수행한다.
상기 캡산화막의 제거는 HF 용액 또는 BOE 용액을 이용하여 수행한다.
상기 캡산화막의 제거시 알루미늄막을 함께 제거한다.
상기 유전체는 NO, ONO, Al2O3, HfO2 BST, PZT 및 SBT로 구성된 그룹으로부터 선택되는 어느 하나로 이루어진다.
(실시예)
이하, 첨부한 도면을 참고하여 본 발명의 바람직한 실시예를 상술하기로 한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정 단면도이다.
도 1a를 참조하면, 소정의 하지층이 형성되고, 이를 덮도록 층간절연막(10)이 형성된 반도체 기판(도시안됨)을 마련한다. 그런다음, 상기 층간절연막(10) 내에 공지의 공정에 따라 스토리지 노드 콘택(11)을 형성한다. 이어서, 상기 스토리지 노드 콘택(11)을 포함한 층간절연막(10) 상에 캡(Cap.)산화막(12)을 형성한 후 상기 캡산화막(12)을 식각하여 스토리지 노드 콘택(11)을 노출시키는 콘택홀을 형성한다. 그 다음, 상기 콘택홀을 포함한 캡산화막(12) 상에 알루미늄막(13)과 폴리실리콘막(14)을 차례로 증착한다.
도 1b를 참조하면, 공지의 공정에 따라 캡산화막(12) 상에 형성된 폴리실리콘막 부분과 알루미늄막 부분을 제거하고, 이를 통해, 알루미늄막(13)과 폴리실리콘막(14)의 이중막으로된 스토리지 전극(15)을 형성한다. 이때, 상기 캡산화막(12) 상에 증착된 폴리실리콘막 부분과 알루미늄막 부분의 제거는 Cl2/Ar 가스를 이용한 에치백으로 수행한다.
도 1c를 참조하면, 기판 결과물에 대해 MPS 공정을 진행해서, 폴리실리콘막(14)의 표면에 반구형의 실리콘 입자(14a)들을 성장시킴과 아울러 상기 알루미늄막(13)과 폴리실리콘막(14)의 계면에 알루미늄 실리사이드(13a)를 형성한다.
여기서, 본 발명은 상기 MPS 공정시 MIC(Metal induced crystallization) 특성을 이용함으로써 후속 공정에서 스토리지 전극 및 유전체의 결정화 온도를 낮출 수 있다. 즉, 교변자장을 인가함으로 유도 기전력에 의한 에디(eddy) 전류가 발생하여 옴의 법칙에 의한 줄 히팅이 알루미늄 실리사이드에 발생하므로 450℃ 이하에서의 결정화가 가능하다. 따라서, 본 발명은 셀 전압의 쉬프트를 방지할 수 있다.
도 1d를 참조하면, HF 용액 또는 BOE 용액을 이용하여 상기 기판 결과물에 대해 딥-아웃 공정을 진행하여 캡산화막을 제거한다. 상기 캡산화막의 제거시 알루미늄막을 함께 제거하고 알루미늄 실리사이드(13a)만 남긴다. 여기서, 알루미늄 실리사이드(13a)의 표면장력이 작기때문에 캡산화막(12)의 딥-아웃시 스토리지 전극의 기울어짐이 억제됨은 물론 인접 스토리지 전극들간 브릿지 또한 방지된다.
다음으로, 상기 스토리지 전극(15a) 상에 유전체(16) 및 플레이트 전극(17)을 차례로 형성하고, 이롤 통해 본 발명에 따른 캐패시터의 형성을 완성한다. 여기서, 상기 유전체는 NO, ONO, Al2O3, HfO2 BST, PZT 또는 SBT 중에서 어느하나로 형성한다.
이상, 여기에서는 본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니고 이하의 특허청구의 범위에 의 해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 스토리지 전극 물질인 폴리실리콘막의 형성 전에 알루미늄막을 추가로 형성하여 알루미늄막과 폴리실리콘막의 적층막 구조로 스토리지 전극을 형성해 줌으로써 후속하는 캡산화막의 딥-아웃 공정시 스토리지 전극의 쓰러짐 발생을 방지할 수 있으며, 이에 따라, 인접 스토리지 전극들간 브릿지 발생을 방지할 수 있고, 그래서, 캐패시터 자체는 물론 소자 신뢰성을 향상시킬 수 있다.
Claims (5)
- 스토리지 노드 콘택이 형성된 반도체 기판을 제공하는 단계;상기 기판 상에 캡(Cap.)산화막을 형성하는 단계;상기 캡산화막을 식각하여 스토리지 노드 콘택을 노출시키는 콘택홀을 형성하는 단계;상기 콘택홀을 포함한 캡산화막 상에 알루미늄막과 폴리실리콘막을 차례로 증착하는 단계;상기 캡산화막 상에 증착된 알루미늄막과 폴리실리콘막 부분을 제거하여 알루미늄막과 폴리실리콘막의 이중막으로된 스토리지 전극을 형성하는 단계;상기 기판 결과물에 대해 MPS 공정을 진행해서 상기 폴리실리콘막 표면에 반구형 실리콘 입자들을 성장시킴과 아울러 상기 알루미늄막과 폴리실리콘막의 계면에 알루미늄 실리사이드를 형성하는 단계;상기 캡산화막을 실린더형 스토리지 전극이 얻어지도록 제거하는 단계; 및상기 스토리지 전극 상에 유전체 및 플레이트 전극을 차례로 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서, 상기 캡산화막 상에 증착된 알루미늄막과 폴리실리콘막 부분의 제거는 Cl2/Ar 가스를 이용한 에치백으로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서, 상기 캡산화막은 HF 용액 또는 BOE 용액을 이용하여 제거하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항 또는 제 3 항에 있어서, 상기 캡산화막은 알루미늄막을 함께 제거하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서, 상기 유전체는 NO, ONO, Al2O3, HfO2 BST, PZT 및 SBT로 구성된 그룹으로부터 선택되는 어느 하나로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
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2004
- 2004-12-30 KR KR1020040116351A patent/KR20060077477A/ko not_active Application Discontinuation
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