CN108010913A - 半导体存储器结构及其制备方法 - Google Patents
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Classifications
-
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
本发明提供一种半导体存储器结构及其制备方法，半导体存储器结构包括半导体基底、电容触点、在电容触点侧面的侧壁隔离层及电容触点上方的电容器阵列；电容器阵列包括复数个电容器，电容器由内向外包括下电极层、电容介质及上电极层；其中，下电极层具有位于金属栓塞上的主体部及连接主体部且往半导体基底延伸的延伸部，延伸部延伸至侧壁隔离层内并与金属栓塞的侧壁接触。可利用金属与二氧化硅的刻蚀比不同和光刻工艺的对位不匹配，在半导体基底的例如二氧化硅材质的侧壁隔离层中形成凹槽，在凹槽中形成延伸部，增加了下电极层和金属栓塞的接触面积，降低了电容结构与金属栓塞的接触电阻，优化了动态随机存取存储器的元件特性。
Description
技术领域
本发明涉及一种集成电路制造领域，特别是涉及一种半导体存储器结构及其制备方法。
背景技术
动态随机存取存储器((Dynamic Random Access Memory，DRAM)是一种常用的存储器，其通过存储单元中的电容器存储电荷和释放电荷来记录信息，利用电容内存储电荷的多寡来代表0和1。随着制程工艺持续演进，DRAM集成度不断提高，元件尺寸不断地微缩，电容器储存电荷容量也面临考验。随着DRAM单元数组上的存储电容区域(StorageCapacitor Area)的微缩，DRAM的制备对光刻工艺的精度要求越来越高，光刻工艺对位不匹配对DRAM的影响也越来越大。
现有技术中的动态随机存取存储器单元一般包括半导体基底、位于所述半导体基底上表面的位线隔离层和电容触点以及位于所述位线隔离层和电容触点上表面的电容器阵列；所述电容器阵列之间设置有支撑层，所述支撑层设置有上下贯通其的若干电容孔，所述电容孔的底部显露出对应的所述电容触点的上表面；电容器阵列包含若干电容器，所述电容器处于所述电容孔内，位于所述电容触点的上表面。利用光刻工艺制备动态随机存取存储器单元数组的存储电容结构时，光刻工艺对位不匹配(Alignment Mismatch)的缺陷造成存储电容的下电极层与半导体基底的电容触点发生相对的移动，导致存储电容和电容触点的接触面积缩小，接触电阻变大，降低了动态随机存取存储器单元数组的传输效率。
因此，如何在不增加光刻工艺精度的情况下增大存储电容和金属栓塞的接触面积，使接触电阻变小，提高动态随机存取存储器单元数组的传输效率成为本领域技术人员亟需解决的一个重要技术问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体存储器结构及其制备方法，用于解决现有技术中光刻工艺对位不匹配的缺陷造成半导体存储器结构中存储电容下电极层与栓导电层之上的金属栓塞发生了相对的移动，导致存储电容下电极和金属栓塞的接触面积缩小，接触电阻变大，降低了动态随机存取存储器单元数组的传输效率的问题。
为实现上述目的及其他相关目的，本发明提供一种半导体存储器结构，所述半导体存储器结构至少包括：
半导体基底、位于所述半导体基底上表面的位线隔离层和电容触点以及位于所述位线隔离层和电容触点上表面的电容器阵列；
所述电容触点与所述位线隔离层之间设置有侧壁隔离层，所述侧壁隔离层中形成有凹槽，所述凹槽的一侧壁包含所述电容触点的侧壁；
所述第一下电极层具有主体部及由所述主体部的底部延伸的延伸部，所述主体部的底部接合于对应的所述电容触点的上表面，所述延伸部填入至所述凹槽内，且所述延伸部与所述电容触点的侧壁接合，增加了所述第一下电极和所述金属栓塞的接触面积，降低了所述第一下电极和所述金属栓塞的接触电阻；
所述第一电容介质位于所述第一下电极层的内表面及外表面；
所述第一上电极层位于所述第一电容介质的表面。
优选地，所述第一下电极层的所述主体部的中心轴相对偏移对应的所述电容触点的中心点，所述凹槽位于所述半导体基底上的所述第一下电极层的所述主体部未与所述电容触点迭合的偏移投射区域中；所述凹槽显露的所述电容触点的侧壁用以补偿所述电容触点顶面因电容偏移未与所述第一下电极层的所述主体部接合的面积。
优选地，所述电容触点包括在半导体基底有源区源漏极上的栓导电层以及位于所述栓导电层上的金属栓塞。
优选地，所述延伸部的深度不大于所述金属栓塞的厚度。
优选地，所述延伸部的深度介于5nm～90nm之间。
优选地，所述延伸部的宽度介于1nm～20nm之间。
优选地，所述半导体基底还包括位线结构，所述位线隔离层覆盖于所述位线结构的上表面和侧壁。
优选地，所述电容器阵列还包括顶部支撑层、中间支撑层及底部支撑层，形成于所述半导体基底上并连接所述主体部；所述顶部支撑层位于所述主体部的顶部外围，所述中间支撑层位于所述主体部的中间部位，所述底部支撑层位于所述主体部的底部外围。
优选地，所述电容器阵列还包括位于所述第一上电极层表面的上电极导电层，所述上电极导电层包括第一导电层和第二导电层；所述第一导电层位于所述第一上电极层表面；所述第二导电层覆盖于所述第一导电层的表面。
优选地，所述第一导电层及所述第二导电层的俯视图形的边缘呈帘幕波浪形。
优选地，所述电容器阵列还包括形成复数个第二电容器，所述第二电容器包括第二下电极层，第二电容介质及第二上电极层；所述第二下电极层接合对应的所述电容触点的上表面，所述第二下电极层的中心轴对准对应的所述电容触点的中心点，所述第二电容介质位于所述第二下电极层内表面及外表面；所述第二上电极层位于所述第二电容介质表面。
优选地，所述第一下电极层接合对应的所述电容触点的面积不小于所述第二下电极层接合对应的所述电容触点的面积的80％；利用所述第一下电极层的延伸部接合对应的所述电容触点的侧壁，以补偿偏移损失的对应的所述电容触点顶面接合面积。
优选地，所述第一电容器和所述第二电容器是位于不同行的间隔排列。
本发明还提供一种半导体存储器结构的制备方法，所述半导体存储器结构的制备方法至少包括以下步骤：
1)提供一半导体基底，所述半导体基底上表面设置有位线隔离层、电容触点以及形成于所述电容触点与所述位线隔离层之间的侧壁隔离层，所述电容触点与所述侧壁隔离层具有不同的刻蚀速率；
2)于所述电容触点的上表面所在平面上依次形成牺牲介质层及硬掩膜，于所述硬掩膜上形成图形化光阻层；
3)基于所述图形化光阻层刻蚀所述硬掩膜及所述介质层至所述半导体基底表面以形成复数个第一电容孔，所述第一电容孔显露对应的所述电容触点和所述侧壁隔离层的部分表面，所述第一电容孔的中心轴相对偏移对应的所述电容触点的中心点；并基于所述电容触点与所述侧壁隔离层刻蚀速率的不同，于显露的所述侧壁隔离层中形成凹槽，所述凹槽的一侧壁包含所述电容触点的侧壁，所述凹槽位于所述第一电容孔未与所述电容触点迭合的偏移投射区域中；去除所述硬掩膜；
4)于所述第一电容孔中形成第一下电极层，所述第一下电极层具有填入所述凹槽的延伸部以及位于所述第一电容孔的底部及侧壁的主体部，所述主体部的底部接合于对应的所述电容触点的上表面，所述延伸部与所述电容触点的侧壁接合；5)去所述牺牲介质层，以显露所述第一下电极层的所述主体部的外表面；
6)于所述第一下电极层的所述主体部的内表面及外表面形成第一电容介质，于所述第一电容介质的表面形成第一上电极层，以形成第一电容器。
优选地，所述电容触点包括位于所述半导体基底有源区源漏极上的栓导电层以及位于所述栓导电层上的金属栓塞，所述金属栓塞与所述侧壁隔离层具有不同刻蚀速率。
优选地，所述凹槽的深度不大于所述金属栓塞的厚度。
优选地，所述侧壁隔离层的材料包括氧化硅；所述硬掩膜的材料包括多晶硅。
优选地，步骤2)包括：于所述半导体基底上由下自上依次形成底部支撑层，第一牺牲层，中间支撑层，第二牺牲层和顶部支撑层；图形化所述顶部支撑层，在所述顶部支撑层上形成的多个开口；基于所述开口刻蚀所述第二牺牲层以形成沟槽，刻蚀厚度小于所述第二牺牲层的厚度；回填所述沟槽形成回填层；于所述顶部支撑层及所述回填层的表面形成硬掩膜，于所述硬掩膜上形成图形化光阻层。
优选地，所述开口为椭圆形；一个所述开口仅与一个所述第一电容孔交叠，或者一个所述开口同时与多个所述第一电容孔交叠。
优选地，所述第一牺牲层及所述第二牺牲层的材料包括二氧化硅；所述顶部支撑层，中间支撑层及底部支撑层的材料包括氮化硅。
优选地，所述顶部支撑层的厚度大于所述中间支撑层的厚度。
优选地，步骤5)包括：去除所述回填层及所述第二牺牲层，显露出所述中间支撑层；刻蚀所述开口正下方的所述中间支撑层，去除所述第一牺牲层，以显露所述第一下电极层的所述主体部的外表面。
优选地，图形化的所述顶部支撑层的边缘呈帘幕波浪形。
优选地，所述半导体存储器结构的制备方法还包括步骤7)，于所述第一上电极层的表面形成上电极导电层，所述上电极导电层包括第一导电层和第二导电层；所述第一导电层形成于所述第一上电极层表面；所述第二导电层形成于所述第一导电层的表面。
优选地，所述第一导电层的材料包括掺硼的硅锗合金，所述第二导电层的材料包括掺硼的多晶硅。
优选地，步骤3)中，所述电容孔阵列还包括复数个第二电容孔，所述第二电容孔显露对应的所述电容触点的上表面，所述第二电容孔的中心轴对准对应的所述电容触点的中心点；步骤4)～6)中，形成第一电容器的同时于所述第二电容孔中依次形成第二下电极层、第二电容介质及第二上电极层，以形成第二电容器，所述第二下电极层位于所述电容触点上表面。优选地，所述第一电容孔显露对应的所述电容触点的面积不小于所述第二下电极层显露对应的所述电容触点的面积的80％。
优选地，所述第一电容孔和所述第二电容孔是位于不同行的间隔排列。
优选地，所述第一电容孔和所述第二电容孔呈六方阵列排布，所述第一电容孔和所述第二电容孔的形状呈圆柱状。
优选地，所述第一下电极层和所述第二下电极层的材料包括氮化钛，所述第一电容介质和所述第二电容介质的材料包括氧化铬，所述第一上电极层和所述第二上电极层的材料包括氮化钛。
如上所述，本发明的半导体存储器结构及其制备方法，具有以下有益效果：
本发明利用金属与二氧化硅的刻蚀比不同和光刻工艺的对位不匹配，在半导体存储器结构的半导体基底的二氧化硅侧壁隔离层中形成凹槽，在沉积下电极的过程中，在凹槽中形成下电极延伸部，增加了下电极层和半导体基底金属栓塞的接触面积，降低了电容结构与金属栓塞的接触电阻，增加了半导体存储器单元数组的传输效率。
附图说明
图1显示为本发明的半导体基底及其上表面结构的示意图。
图2显示为本发明中于半导体基底上表面依次形成底部支撑层，第一牺牲层，中间支撑层，第二牺牲层以及顶部支撑层；图形化所述顶部支撑层，在所述顶部支撑层上形成的多个开口；基于所述开口刻蚀部分所述第二牺牲层以形成沟槽的俯视示意图。
图3显示为本发明中沿图2所示虚线位置的垂直截面示意图。
图4显示为本发明中于所述沟槽中回填层；于所述顶部支撑层及所述回填层的表面形成硬掩膜，于所述硬掩膜上形成图形化光阻层的俯视示意图。
图5显示为本发明中沿图4所示虚线位置的垂直截面示意图。
图6显示为本发明中基于所述图形化光阻层刻蚀所述顶部支撑层，所述第二牺牲层(包括所述回填层)，所述中间支撑层，所述第一牺牲层以及所述底部支撑层至所述半导体基底表面以形成电容孔阵列的俯视示意图。
图7显示为本发明中沿图6所示虚线位置的垂直截面示意图。
图8显示为本发明中于所述电容孔中形成下电极层的俯视示意图。
图9显示为本发明中沿图8所示虚线位置的垂直截面示意图。
图10显示为本发明中移除所述回填层和剩余的所述第二牺牲层，显露出所述中间支撑层的俯视示意图。
图11显示为本发明中沿图10所示虚线位置的垂直截面示意图。
图12显示为本发明中刻蚀所述顶部支撑层的开口正下方的所述中间支撑层的俯视示意图。
图13显示为本发明中沿图12所示虚线位置的垂直截面示意图。
图14显示为本发明中于所述下电极层的内表面及外表面形成电容介质；以及于所述电容介质的表面形成上电极层的示意图。
图15显示为本发明中沿图14所示虚线位置的水平截面示意图。
图16显示为本发明中图15中所示矩形虚线框内第一电容器截面的放大示意图。
图17显示为本发明中的半导体存储器结构的示意图。
图18显示为本发明中沿图17所示虚线位置的水平截面示意图。
图19显示为本发明中图18中所示矩形虚线框内第一电容器截面的放大示意图。元件标号说明
10 半导体基底
111 位线结构
112 位线隔离层
12 电容触点
121 栓导电层
122 金属栓塞
13 侧壁隔离层
14 凹槽
15 中间层
2 介质层
21 底部支撑层
22 中间支撑层
23 顶部支撑层
31 第一牺牲层
32 第二牺牲层
33 回填层
330 沟槽
4 硬掩膜
5 图形化光阻层
6 开口
70 电容孔
70a 第一电容孔
70b 第二电容孔
7 电容器阵列
7a 第一电容器
7b 第二电容器
71 下电极层
71a 第一下电极层
711 主体部
712 延伸部
71b 第二下电极层
72 电容介质
72a 第一电容介质
72b 第二电容介质
73 上电极层
73a 第一上电极层
73b 第二上电极层
74 上电极导电层
741 第一导电层
742 第二导电层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图19。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
如图1至图19所示，本发明提供一种半导体存储器结构的制备方法，所述半导体存储器结构的制备方法至少包括以下步骤：
执行步骤S1，如图1所示，提供一半导体基底10，所述半导体基底10上表面设置有位线隔离层112、电容触点12，以及形成于所述电容触点12与所述位线隔离层112之间的侧壁隔离层13。所述电容触点12包括在有源区源漏极上的栓导电层121及位于所述栓导电层121上的金属栓塞122；所述金属栓塞122与所述侧壁隔离层13具有不同的刻蚀速率。
具体地，如图1所示，所述位线隔离层112的内还埋有位线结构111，所述位线隔离层112覆盖于所述位线结构111上表面和侧壁；所述电容触点12位于所述位线隔离层112的两侧，所述位线隔离层112与所述栓导电层121之间通过所述侧壁隔离层13隔绝；所述半导体基底10的上表面设置有由若干重复单元组成，单个重复单元由左向右依次包括所述位线隔离层112，所述侧壁隔离层13，所述电容触点12，所述侧壁隔离层13，中间层15，所述侧壁隔离层13，所述电容触点12及所述侧壁隔离层13。需要说明的是，任何截面包括位线隔离层112、电容触点12，以及形成于所述电容触点12与所述位线隔离层112之间的侧壁隔离层13的半导体基底都适于本发明，不以本实施例为限。所述侧壁隔离层13的材料包括但不限于氧化硅，所述位线隔离层112的材料包括但不限于氮化硅，所述中间层15的材料包括但不限于氮化硅，不以本实施例为限。重要的一形态是，所述侧壁隔离层13的材料和所述位线隔离层112的材料应具有不同蚀刻选择比，且在本实施例中所述侧壁隔离层13直接贴附于所述电容触点12的侧壁。
所述半导体基底10的制作，此为本领域技术人员所熟知，此处不再赘述。
执行步骤S2，如图2至图5所示，于所述电容触点12的上表面所在平面上依次形成牺牲介质层2及硬掩膜4，于所述硬掩膜4上形成图形化光阻层5，步骤S2进一步包括：
步骤S21，如图3所示，在本实施例中，于所述电容触点12的上表面所在平面上由下自上依次形成底部支撑层21，第一牺牲层31，中间支撑层22，第二牺牲层32和顶部支撑层23，作为牺牲介质层2；所述底部支撑层21、所述中间支撑层22和所述顶部支撑层23用于在后续工艺过程中所述第一牺牲层31和所述第二牺牲层32被去除后做为下电极层的支撑框架。在本实施例中，所述第一牺牲层31，所述第二牺牲层32的材料采用二氧化硅；所述顶部支撑层23，所述中间支撑层22及所述底部支撑层21的材料采用氮化硅。需要说明的是，所述顶部支撑层23的厚度大于所述中间支撑层22的厚度，这样可以避免后续刻蚀所述中间支撑层22时所述顶部支撑层23被刻蚀掉。
步骤S22，如图2、图3所示，图形化所述顶部支撑层23，在所述顶部支撑层23上形成多个开口6；更具体地，如图2所示，在本实施例中，图形化的所述顶部支撑层23的边缘呈帘幕波浪形，所述开口6可呈六方排布，所述开口6的形狀可为圆形，所述开口6的设置为后续去除第一牺牲层31和第二牺牲层32提供了路径，在实际使用中，所述开口6可以呈六方排布或仅为单个开口，不以本实施例为限。图形化所述顶部支撑层23可以采用光刻和刻蚀的方法来完成，此为本领域技术人员习知的技术，故在此不再赘述。
步骤S23，如图3所示，基于所述开口6刻蚀部分所述第二牺牲层32以形成沟槽330，刻蚀厚度小于所述第二牺牲层32的厚度，以避免触及或刻蚀至所述中间支撑层22，保持所述中间支撑层22的完整性。
步骤S24，如图5所示，回填所述沟槽330形成回填层33。具体地，回填方法可以包括但不限于采用旋涂介电材料(Spin On Dielectric，SOD)，回填层33的材料包括但不限于氧化硅、硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)或其他类似物，举凡回填沟槽330能力佳且不会形成空洞的材料均可。需要说明的是，回填所述沟槽330后，回填层33的表面可稍低于所述顶部支撑层23的表面。具体地，如图5所示，可以在回填后，采用化学机械研磨(CMP)或干法刻蚀的方法，使回填层33的表面低于所述顶部支撑层23的表面，确保顶部支撑层23上方不能有回填材料的残留。
步骤S25，如图4～图5所示，于所述顶部支撑层23及所述回填层33的表面形成硬掩膜4，于所述硬掩膜4上形成图形化光阻层5。
执行步骤S3，如图6～图7所示，基于所述图形化光阻层5刻蚀所述硬掩膜4及所述牺牲介质层2至所述半导体基底10表面以形成电容孔阵列70，所述电容孔阵列70包括复数个第一电容孔70a及复数个第二电容孔70b，所述第一电容孔70a显露对应的所述金属栓塞122和所述侧壁隔离层13的部分表面，所述第一电容孔70a的中心轴相对偏移对应的所述金属栓塞122的中心点，所述第二电容孔70b显露对应的所述金属栓塞122的上表面，所述第二电容孔70b的中心轴对准对应的所述金属栓塞122的中心点；所述第一电容孔70a显露对应的所述金属栓塞122的面积不小于所述第二下电极层71b显露对应的所述金属栓塞122的面积的80％。并基于所述金属栓塞122与所述侧壁隔离层13刻蚀速率的不同，于所述第一电容孔70a所显露的侧壁隔离层13中形成凹槽14，所述凹槽14的一侧壁包含所述金属栓塞122的侧壁，所述凹槽14位于所述第一电容孔70a未与所述电容触点12迭合的偏移投射区域中；去除所述硬掩膜4。需要说明的是，在本发明的一个实施例中，所述电容孔阵列70可以只包括所述第一电容孔70a。
具体地，所述凹槽14的深度不大于所述金属栓塞122的厚度。在本实施例中，所述凹槽14的深度介于5nm～90nm之间，所述延伸部的宽度介于1nm～20nm之间。
具体地，如图6所示，所述电容孔阵列70中位于同一行的所述第一电容孔70a和所述第二电容孔70b相间排列。所述第一电容孔70a和所述第二电容孔70b呈六方阵列排布，所述第一电容孔70a和所述第二电容孔70b的形状为圆柱状。
需要说明的是，如图6所示，所述开口6同时与一个或多个所述第一电容孔70a交叠，所述第一电容孔70a水平面投影仅有一部分与所述开口6的水平面投影交叠；所述开口6同时与一个或多个所述第二电容孔70b交叠，所述第二电容孔70b水平面投影仅有一部分与所述开口6的水平面投影交叠；从而所述第一电容孔70a和所述第二电容孔70b的周围均会保留一部分支撑结构，以保证后续湿法刻蚀过程中第一下电极层71a和第二下电极层71b结构的稳定性。具体地，如图6所示，在本实施例中，一部分所述开口6与一个所述第一电容孔70a和两个所述第二电容孔70b交叠；另一部分所述开口6与两个所述第一电容孔70a和一个所述第二电容孔70b交叠。
执行步骤S4，如图8和图9所示，于所述电容孔阵列70中形成所述下电极层71，所述下电极层71包括形成于所述第一电容孔70a的侧壁、底部及所述凹槽14中第一下电极层71a，于所述第二电容孔70b的侧壁及底部形成第二下电极层71b。具体的，可以在步骤S3中形成的结构表面沉积下电极材料，然后利用干法刻蚀除去多余的下电极材料，只留下所述第一电容孔70a的侧壁、所述第一电容孔70a的底部、所述凹槽14、所述第二电容孔70b的侧壁及所述第二电容孔70b的底部的下电极材料，以形成不相互连接的所述第一下电极层71a及所述第二下电极层71b，实现每个单一电容器间彼此电学绝缘；所述第一下电极层71a具有填入所述凹槽14的延伸部712以及位于所述第一电容孔70a的底部及侧壁的主体部711，所述主体部711的底部接合于对应的所述金属栓塞122的上表面，所述延伸部712与所述金属栓塞122的侧壁接合；
所述下电极材料包括但不限于氮化钛，不以本实施例为限。
执行步骤S5，去所述牺牲介质层2，以显露所述第一下电极层的所述主体部的外表面，包括：
步骤S51，如图10～图11所示，去除所述回填层33及所述第二牺牲层32，显露出所述中间支撑层22。具体地，可以采用湿法刻蚀去除第二牺牲层32和回填层33。
步骤S52，如图12～图13所示，刻蚀所述开口6正下方的所述中间支撑层22，去除所述第一牺牲层31。具体的，干法刻蚀去除所述开口6正下方的中间支撑层22和所述顶部支撑层23边缘外的中间支撑层22，显露出所述第一牺牲层31的一部分，可以获得路径以湿法刻蚀去除第一牺牲层31。
执行步骤S6，如图14～图16所示于所述第一下电极层的所述主体部的内表面及外表面形成第一电容介质，于所述第一电容介质的表面形成第一上电极层，以形成第一电容器。
具体地，在本实施例中，于下电极层71的内表面及外表面形成电容介质72(所述第一电容介质72a和所述第二电容介质72b)；同时，所述电容介质72覆盖于所述底部支撑层21、所述中间支撑层22和所述顶部支撑层23的表面；于所述电容介质72的表面形成上电极层73(所述第一上电极层73a和所述第二上电极层73b)，从而形成双面电容器结构的第一电容器7a及第二电容器7b。所述电容介质72的材料包括但不限于氧化铬，不以本实施例为限；所述上电极层73的材料包括但不限于氮化钛，不以本实施例为限。
具体地，形成所述下电极层71、所述电容介质72和所述上电极层73的方法包括但不限于原子层沉积法，不以本实施例为限。
需要说明的是，这种双面电容器结构增加了电容电极板面积，提高了储存电荷的容量。
执行步骤S7，于所述上电极层73的表面形成上电极导电层74，所述上电极导电层74包括第一导电层741和第二导电层742；所述第一导电层741形成于所述上电极层73表面；所述第二导电层742形成于所述第一导电层741的表面。最后得到如图17所示的半导体存储器结构，图18显示为沿图17虚线位置的水平截面示意图，图19显示为图18中矩形虚线框内所述第一电容器7a的截面放大示意图，所述第一电容器7a和所述第二电容器7b的截面相似，参阅图19，可见，在本实施例中，所述第一导电层741还填充于所述第一电容孔70a和所述第二电容孔70b内的剩余空隙以及所述电容器阵列7之间的空隙中。
具体地，所述第一导电层741的材料包括掺硼的硅锗合金，所述第二导电层742的材料包括掺硼的多晶硅。
实施例二
本发明还提供一种半导体存储器结构，所述半导体存储器结构至少包括半导体基底10、位于所述半导体基底10上表面的位线隔离层112和电容触点12以及位于所述位线隔离层112和电容触点12上表面的电容器阵列7。其中，图17显示为所述半导体存储器结构的示意图。为了清楚的显示所述半导体存储器结构的详情，图1显示为所述半导体基底10及其上表面结构的示意图，图18显示为沿图17虚线位置的水平截面示意图，图19显示为图18中矩形虚线框内第一电容器7a截面的放大示意图。
如图1所示，所述电容触点12与所述位线隔离层112之间设置有侧壁隔离层13，所述侧壁隔离层13中形成有凹槽14，所述凹槽14的一侧壁包含所述电容触点12的侧壁。所述电容触点12包括在有源区源漏极上的栓导电层121及位于所述栓导电层121上的金属栓塞122；所述金属栓塞122与所述侧壁隔离层13具有不同的刻蚀速率。具体地，所述半导体基底10与实施例一中的半导体基底10结构相似，请参阅实施例一中相关部分的描述，在此不做赘述。
如图17至图19所示，所述电容器阵列7包括复数个第一电容器7a、复数个第二电容器7b、顶部支撑层23、中间支撑层22、底部支撑层21及上电极导电层74。所述第一电容器7a和所述第二电容器7b是位于不同行的间隔排列。
具体地，在本实施例中，所述第一电容器7a和所述第二电容器7b为双面电容器结构。
更具体地，所述第一电容器7a包括第一下电极层71a、第一电容介质72a及第一上电极层73a；其中，所述第一下电极层71a具有主体部711及由所述主体部711的底部延伸的延伸部712，所述主体部711的底部接合于对应的所述金属栓塞122的上表面，所述延伸部712填入至所述凹槽14内，且所述延伸部712与所述金属栓塞122的侧壁接合；所述第一电容介质72a位于所述第一下电极层71a的内表面和外表面；所述第一上电极层73a位于所述第一电容介质72a的内表面和外表面。所述第一下电极层71a的所述主体部711的中心轴相对偏移对应的所述金属栓塞122的中心点，所述凹槽14位于所述半导体基底10上的所述第一下电极层71a的所述主体部711未与所述金属栓塞122迭合的偏移投射区域中；所述凹槽14显露的所述金属栓塞122的侧壁用以补偿所述金属栓塞122顶面因偏移未与所述第一下电极层71a的所述主体部711接合的面积；所述延伸部712可以增加所述第一下电极71和所述第一电容器7a底部的所述金属栓塞122的接触面积，降低所述第一电容器7a与金属栓塞122的接触电阻，增加半导体存储器结构的传输效率。所述延伸部712的深度不大于所述金属栓塞122的厚度。在本实施例中，所述延伸部712的深度介于5nm～90nm之间。所述第一电容器7a的延伸部712的宽度介于1nm～20nm之间。
更具体地，如图17至图19所示，在本实施例中，所述第二电容器7b包括第二下电极层71b，第二电容介质72b及第二上电极层73b；所述第二下电极层71b接合对应的所述金属栓塞122的上表面，所述第二下电极层71b的中心轴对准对应的所述金属栓塞122的中心点，所述第二电容介质72b位于所述第二下电极层71b表面；所述第二上电极层73b位于所述第二电容介质72b表面。相比于所述第一电容器7a而言，所述第二电容器7b的所述第二下电极71b没有延伸部712，其它结构基本相同，故在此不做赘述。具体地，如图17所示，在本实施例中，所述顶部支撑层23、所述中间支撑层22及所述底部支撑层21，形成于所述半导体基底10上并连接所述第一下电极层71a和第二下电极层71b；所述顶部支撑层23位于所述第一电容器7a和所述第二电容器7b的下电极层71的顶部外围，所述中间支撑层22位于所述第一下电极层71a和第二下电极层71b的中间部位，所述底部支撑层21位于所述第一下电极层71a和第二下电极层71b的底部外围。
需要说明的是，所述第一下电极层71a接合对应的所述电容触点12的面积不小于所述第二下电极层71b接合对应的所述金属栓塞122的面积的80％，利用所述第一下电极层71a的延伸部712接合对应的所述金属栓塞122的侧壁，以补偿偏移损失的金属栓塞122顶面接合面积。
需要说明的是，如图17所示，所述电容介质72所述第一电容介质72a和所述第二电容介质72b形成于所述底部支撑层21、所述中间支撑层22和所述顶部支撑层23的内表面和外表面。
具体地，如图17所示，在本实施例中，所述上电极导电层74位于所述第一上电极层73a和所述第二上电极层73b表面，所述上电极导电层74包括第一导电层741和第二导电层742；所述第一导电层741填充于所述第一上电极层73a和所述第二上电极层73b内表面和外表面、所述第一电容器7a和所述第二电容器7b的内部空隙以及所述电容器阵列7之间的空隙；所述第二导电层742覆盖于所述第一导电层741的表面。需要说明的是，在本实施例中，所述第一导电层741及所述第二导电层742的俯视图形的边缘呈帘幕波浪形。
需要说明的是，在本发明的一个实施例中，所述电容器阵列7可以只包括所述第一电容器7a。
综上所述，本发明利用金属与二氧化硅的刻蚀比不同和光刻工艺的对位不匹配，在半导体基底的例如二氧化硅材料的侧壁隔离层中形成凹槽，进而将电容器的下电极材料沉积到所述凹槽中，增加了下电极层和金属栓塞的接触面积增加，接触电阻变小，增加了动态随机存取存储器单元数组的传输效率。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (29)
1.一种半导体存储器结构，其特征在于，所述半导体存储器结构至少包括：半导体基底、位于所述半导体基底上表面的位线隔离层和电容触点，以及位于所述位线隔离层和电容触点上表面的电容器阵列；
所述电容触点与所述位线隔离层之间设置有侧壁隔离层，所述侧壁隔离层中形成有凹槽，所述凹槽的一侧壁包含所述电容触点的侧壁；
所述电容器阵列包括复数个第一电容器，所述第一电容器包括第一下电极层、第一电容介质及第一上电极层；其中，
所述第一下电极层具有主体部及由所述主体部的底部延伸的延伸部，所述主体部的底部接合于对应的所述电容触点的上表面，所述延伸部填入至所述凹槽内，且所述延伸部与所述电容触点的侧壁接合；
所述第一电容介质位于所述第一下电极层的内表面及外表面；
所述第一上电极层位于所述第一电容介质的表面。
2.根据权利要求1所述的半导体存储器结构，其特征在于：所述第一下电极层的所述主体部的中心轴相对偏移所述电容触点的中心点，所述凹槽位于所述半导体基底上的所述第一下电极层的所述主体部未与所述电容触点迭合的偏移投射区域中。
3.根据权利要求1所述的半导体存储器结构，其特征在于：所述电容触点包括在所述半导体基底中有源区源漏极上的栓导电层以及位于所述栓导电层上的金属栓塞。
4.根据权利要求3所述的半导体存储器结构，其特征在于：所述延伸部的深度不大于所述金属栓塞的厚度。
5.根据权利要求4所述的半导体存储器结构，其特征在于：所述延伸部的深度介于5nm～90nm之间。
6.根据权利要求1所述的半导体存储器结构，其特征在于：所述半导体基底还包括复数个位线结构，所述位线隔离层覆盖于所述位线结构的上表面和侧壁。
7.根据权利要求1所述的半导体存储器结构，其特征在于：所述电容器阵列还包括顶部支撑层、中间支撑层及底部支撑层，所述顶部支撑层位于所述主体部的顶部外围，所述中间支撑层位于所述主体部的中间部位，所述底部支撑层位于所述主体部的底部外围。
8.根据权利要求1所述的半导体存储器结构，其特征在于：所述电容器阵列还包括位于所述第一上电极层表面的上电极导电层，所述上电极导电层包括第一导电层和第二导电层；所述第一导电层位于所述第一上电极层表面；所述第二导电层覆盖于所述第一导电层的表面。
9.根据权利要求8所述的半导体存储器结构，其特征在于：所述第一导电层及所述第二导电层的俯视图形的边缘呈帘幕波浪形。
10.根据权利要求1～9任意一项所述的半导体存储器结构，其特征在于：所述电容器阵列还包括复数个第二电容器，所述第二电容器包括第二下电极层、第二电容介质及第二上电极层；所述第二下电极层接合对应的所述电容触点的上表面，所述第二下电极层的中心轴对准对应的所述电容触点的中心点，所述第二电容介质位于所述第二下电极层内表面及外表面；所述第二上电极层位于所述第二电容介质表面。
11.根据权利要求10所述的半导体存储器结构，其特征在于：所述第一下电极层接合对应的所述电容触点的面积不小于所述第二下电极层接合对应的所述电容触点的面积的80％。
12.根据权利要求10所述的半导体存储器结构，其特征在于：所述第一电容器和所述第二电容器是位于不同行的间隔排列。
13.一种半导体存储器结构的制备方法，其特征在于：所述制备方法至少包括以下步骤：
1)提供一半导体基底，所述半导体基底的上表面设置有位线隔离层、电容触点以及形成于所述电容触点与所述位线隔离层之间的侧壁隔离层，所述电容触点与所述侧壁隔离层具有不同的刻蚀速率；
2)于所述电容触点的上表面所在平面上依次形成牺牲介质层及硬掩膜，于所述硬掩膜上形成图形化光阻层；
3)基于所述图形化光阻层刻蚀所述硬掩膜及所述介质层至所述半导体基底表面以形成复数个第一电容孔，所述第一电容孔显露对应的所述电容触点和所述侧壁隔离层的部分表面，所述第一电容孔的中心轴相对偏移对应的所述电容触点的中心点；并基于所述电容触点与所述侧壁隔离层刻蚀速率的不同，于显露的所述侧壁隔离层中形成凹槽，所述凹槽的一侧壁包含所述电容触点的侧壁，所述凹槽位于所述第一电容孔未与所述电容触点迭合的偏移投射区域中；去除所述硬掩膜；
4)于所述第一电容孔中形成第一下电极层，所述第一下电极层具有填入所述凹槽的延伸部以及位于所述第一电容孔的底部及侧壁的主体部，所述主体部的底部接合于对应的所述电容触点的上表面，所述延伸部与对应的所述电容触点的侧壁接合；
5)去所述牺牲介质层，以显露所述第一下电极层的所述主体部的外表面；
6)于所述第一下电极层的所述主体部的内表面及外表面形成第一电容介质，于所述第一电容介质的表面形成第一上电极层，以形成第一电容器。
14.根据权利要求13所述的制备方法，其特征在于：所述电容触点包括位于所述半导体基底有源区源漏极上的栓导电层以及位于所述栓导电层上的金属栓塞，所述金属栓塞与所述侧壁隔离层具有不同刻蚀速率。
15.根据权利要求14所述的制备方法，其特征在于：所述凹槽的深度不大于所述金属栓塞的厚度。
16.根据权利要求13所述的制备方法，其特征在于：所述侧壁隔离层的材料包括氧化硅；所述硬掩膜的材料包括多晶硅。
17.根据权利要求13所述的制备方法，其特征在于：步骤2)包括：于所述半导体基底上由下自上依次形成底部支撑层，第一牺牲层，中间支撑层，第二牺牲层和顶部支撑层；图形化所述顶部支撑层，在所述顶部支撑层上形成的多个开口；基于所述开口刻蚀所述第二牺牲层以形成沟槽，刻蚀厚度小于所述第二牺牲层的厚度；回填所述沟槽形成回填层；于所述顶部支撑层及所述回填层的表面形成硬掩膜，于所述硬掩膜上形成图形化光阻层。
18.根据权利要求17所述的制备方法，其特征在于：一个所述开口仅与一个所述第一电容孔交叠，或者一个所述开口同时与多个所述第一电容孔交叠。
19.根据权利要求17所述的制备方法，其特征在于：所述第一牺牲层及所述第二牺牲层的材料包括二氧化硅；所述顶部支撑层，中间支撑层及底部支撑层的材料包括氮化硅。
20.根据权利要求17所述的制备方法，其特征在于：所述顶部支撑层的厚度大于所述中间支撑层的厚度。
21.根据权利要求17所述的制备方法，其特征在于：步骤5)包括：去除所述回填层及所述第二牺牲层，显露出所述中间支撑层；刻蚀所述开口正下方的所述中间支撑层，去除所述第一牺牲层，以显露所述第一下电极层的所述主体部的外表面。
22.根据权利要求17所述的制备方法，其特征在于：图形化的所述顶部支撑层的边缘呈帘幕波浪形。
23.根据权利要求13所述的制备方法，其特征在于：所述制备方法还包括步骤7)，于所述第一上电极层的表面形成上电极导电层，所述上电极导电层包括第一导电层和第二导电层；所述第一导电层形成于所述第一上电极层表面；所述第二导电层形成于所述第一导电层的表面。
24.根据权利要求23所述的制备方法，其特征在于：所述第一导电层的材料包括掺硼的硅锗合金，所述第二导电层的材料包括掺硼的多晶硅。
25.根据权利要求13～24任意一项所述的制备方法，其特征在于：步骤3)中还包括形成复数个第二电容孔，所述第二电容孔显露对应的所述电容触点的上表面，所述第二电容孔的中心轴对准对应的所述电容触点的中心点；步骤4)～6)中，形成第一电容器的同时于所述第二电容孔中依次形成第二下电极层、第二电容介质及第二上电极层，以形成第二电容器，所述第二下电极层接合对应的所述电容触点上表面。
26.根据权利要求25所述的制备方法，其特征在于：所述第一电容孔显露对应的所述电容触点的面积不小于所述第二下电极层显露对应的所述电容触点的面积的80％。
27.根据权利要求25所述的制备方法，其特征在于：所述第一电容孔和所述第二电容孔是位于不同行的间隔排列。
28.根据权利要求25所述的制备方法，其特征在于：所述第一电容孔和所述第二电容孔呈六方阵列排布，所述第一电容孔和所述第二电容孔的形状呈圆柱状。
29.根据权利要求25所述的制备方法，其特征在于：所述第一下电极层和所述第二下电极层的材料包括氮化钛，所述第一电容介质和所述第二电容介质的材料包括氧化铬，所述第一上电极层和所述第二上电极层的材料包括氮化钛。
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| CN201711474122.4A CN108010913B (zh) | 2017-12-29 | 2017-12-29 | 半导体存储器结构及其制备方法 |
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