TW201523893A - 具有高結構強度之堆疊型電容器之製造方法 - Google Patents

具有高結構強度之堆疊型電容器之製造方法 Download PDF

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Abstract

本發明揭示一種具有高結構強度之堆疊型電容器之製造方法，其特點是在完全移除犧牲層的步驟之前，先形成一下電極以及位於該下電極之外側表面的上電極，並且在完全移除犧牲層的步驟之後，再進一步形成該下電極之內側表面的上電極。藉此，電容器的電極結構於所有製程步驟中，均能維持相當優異的結構強度，達到提升良率的目的。

Description

具有高結構強度之堆疊型電容器之製造方法
本發明是有關於一種半導體製造技術，且特別是有關於一種具有高結構強度之堆疊型電容器之製造方法。
動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)是一種被廣泛應用的積體電路元件，隨著半導體產業的大力發展，如今積體電路元件的尺度已從微米進入深次微米(deep sub-micron)的製程領域，對DRAM來說，此代表著每單位電容截面積及電容間的距越來越小；但是，由於電腦應用軟體的運算能力越趨強大，故相對於記憶體容量的需求也就越來越大，針對電容器尺寸縮小而記憶體容量卻必須增加的情形，傳統DRAM之電容器製程必須要有所變革，始能往高階深次微米製程邁進。
一般為了提高電容器的單位面積電容值以增加電荷儲存能力，常使用的方法有以下幾種：增加介電材料的介電係數、減少介電層的厚度、增加電容器的電極接觸面積等等。但是，在微影製程技術的範疇內，因為曝光解析度(resolution)的緣故或者是光阻材質自身的特性，會使光阻的圖案線寬(line width)受到限制，此限制會連帶影響到上述之增加電容器的電極接觸面積之方式的發展。
雖然，我國第I399831號專利案揭露了一種雙面電容結構，此雙面電容結構可以增加電極之間的接觸面積，此雙面電容結構因為下電極的頂端附近還設置有分離的支撐結構，故可進一步防止電容結構於製程步驟中發生傾倒。惟，為了進一步提高DRAM的積集度(integration)，電容器必須提供足夠的電容量以維持訊號強度，因此在DRAM設計中特別會強調電容器的高度及電極厚度與電容量之關聯性；必須要說明的是，無論是增加電容器的高度還是使電極薄化，均會造成電容結構強度變弱而發生傾倒接觸短路而失效(Twin Bit Failure)。
因此，本發明人有鑑於傳統DRAM之電容器製程實在有其改良之必要性，遂以其多年從事相關領域的設計及專業製造經驗，積極地針對增加電容器的電極接觸面的方式進行改良研究，在各方條件的審慎考慮下，終於開發出本發明。
本發明之主要目的，在於提供一種具有高結構強度之堆疊型電容器之製造方法，其能夠克服傳統製程技術的限制，在增加電容器的電極接觸面積以提高單位面積電容值的同時，更能確保電極之結構強度，以避免電容發生傾倒失效的情形。
為了達到上述之目的及功效，本發明採用以下技術方案：一種具有高結構強度之堆疊型電容器之製造方法，包括以下之步驟：首先，形成一堆疊結構於一基板上，該堆疊結構具有一犧牲層；接著，形成多個深溝槽於該堆疊結構中，該些深溝槽的底端暴露出該基板的部分表面；然後，形成一下電極層於該些深溝槽的內壁面及該基板的暴露表面上；之後，連續形成一第一介電層及一第一上電極層於該堆疊結構上，其中該第一介電層進一步沉積於該些深溝槽中以覆蓋該下電極層的一外表面，且該第一上電極層進一步沉積於該些深溝槽中以覆蓋該第一介電層；之後，選 擇性地蝕刻該第一上電極層、該第一介電層及該下電極層，以形成多個暴露出該犧牲層的開口；最後，完全移除該堆疊結構之犧牲層，以暴露出該下電極層的一內表面，且該下電極層之間還形成有多個蝕刻空間。
綜上所述，本發明具有高結構強度之堆疊型電容器之製造方法主要係在移除電容器電極之間的介電物質的步驟前後，分別利用兩個步驟於下電極層的內、外側形成單面上電極層，以完成雙面電極的製作，因此本發明的電極結構可在所有的製程步驟中維持相當的結構強度，達到提升良率的目的。
以上關於本發明內容的說明以及以下實施方式的說明係用以舉例並解釋本發明的原理，並且提供本發明之專利申請範圍進一步的解釋。
100‧‧‧基板
102‧‧‧導電插塞
110‧‧‧堆疊結構
112‧‧‧墊層
114‧‧‧犧牲層
116‧‧‧深溝槽
120‧‧‧下電極層
122‧‧‧外表面
124‧‧‧內表面
126‧‧‧蝕刻空間
130‧‧‧第一介電層
140‧‧‧第一上電極層
142‧‧‧孔隙
144‧‧‧開口
150‧‧‧第一蝕刻終止層
160‧‧‧第二介電層
170‧‧‧第二上電極層
180‧‧‧第二蝕刻終止層
190‧‧‧保護層
192‧‧‧孔隙
200‧‧‧氧化層
202‧‧‧導電接觸窗
圖1A為本發明之具有高結構強度之堆疊型電容器之製造方法之流程示意圖。
圖1B為本發明之導電接觸窗之製造方法之流程示意圖。
圖2至7為本發明之具有高結構強度之堆疊型電容器之製造方法之製程示意圖。
圖8及9為本發明之導電接觸窗之製造方法之製造方法之製程示意圖。
本發明提出一種新穎的DRAM之電容器製程，其特徵在於，利用兩個步驟分別在移除電容器電極之間的介電物質的步驟前後形成上電極，以完成雙面電極之製作；如此一來，本發明的製程可以突破傳統製程技術的限制，透過增加電容器高度及減少電容器之電極厚度的方式使電極接觸面積能更進一步增大，進而提高 電容器的單位面積電容值，並有助於整體元件之微型化。
雖然，所提出之電容器製程也係利用濕式蝕刻(wet etching)方式以移除電容器電極之間的介電物質，但是在濕蝕刻進行前，預先填入電容溝槽(或孔隙)內的介電材料與上電極材料能提供下電極良好的支撐效果，避免單獨站立之下電極因為蝕刻液的表面張力影響而發生傾倒。
以下將詳細說明本發明的特點以及本發明所採用的技術手段，熟習此項技藝者可由實施方式所揭露之內容而輕易了解本發明的優點和功效，並在不悖離本發明的精神下進行各種修飾與變更，以施行或應用本發明的方法。
請參考圖1A，為本發明具有高結構強度之堆疊型電容器之製造方法之流程示意圖；請一併參考圖2至7，係分別對應圖1所示之各製程步驟之剖面示意圖。本發明具有高結構強度之堆疊型電容器之製造方法包括以下步驟：
步驟S10：提供基板100，然後在基板100上形成具有犧牲層114之堆疊結構110。請參考圖2，具體地說，基板100可以是矽基板或其他合適的半導體基板，基板100中還形成有複數個導電插塞102，其材質例如為摻雜多晶矽、金屬(如鎢)等導體材料，所述導電插塞102外露於基板100的表面，可以達成後續成型於基板100上的堆疊式電容結構與其下方的元件(如電晶體)之間的電性連結。
堆疊結構110包含一位在基板100上方的墊層112及一位在墊層112上方的犧牲層114。具體地說，墊層112的材質例如為氮化矽(SiN)，形成墊層112的方式可以是化學氣相沉積(CVD)；而犧牲層114的材質例如為硼磷矽玻璃(BPSG)、磷矽玻璃(PSG)、旋塗式玻璃(SOG)、未摻雜矽玻璃(USG)或四乙氧基矽酸塩(TEOS)氧化矽，形成犧牲層114的方式可以是高密度電漿化學氣相沈積(HDP CVD)、電漿增強型化學氣相沈積(PECVD) 或其他類型的氣相沈積法。需說明的是，犧牲層114的材質也可以根據後續步驟中使用的蝕刻液種類而選擇為其他氧化物(oxide)或矽材料(silicon)。
步驟S11：在堆疊結構110中形成深溝槽116。請復參考圖2，在本實施例中，形成深溝槽116的方法包括但不限於以下步驟：首先在犧牲層114上旋轉塗佈(spin coating)一光阻材料，所述光阻材料於曝光後進行圖案化的顯影而成型為一圖案化光阻層(未繪示)；接著以圖案化光阻層為罩幕，蝕刻貫穿下方的犧牲層114與墊層112以形成複數個深溝槽116(電容溝槽)，其中深溝槽116的底端裸露出基板100中的導電插塞102；然後利用乾式或濕式去光阻方式移除圖案化光阻層。
步驟S12：在深溝槽116的內壁面形成下電極。請參考圖3，在本實施例中，形成深溝槽116的方法包括但不限於以下步驟：首先在堆疊結構110上形成一層共形的電極材料，例如鈦、氮化鈦、銅等，所述電極材料係連續地覆蓋犧牲層114之外露表面、深溝槽116之內壁面及基板100之裸露表面；接著填入光阻材料於深溝槽116中以遮蔽部分電極材料；然後利用化學機械研磨(CMP)方式移除犧牲層114上方之電極材料，並去除光阻材料。據此，留下來的電極材料即成型為下電極層120，而所述下電極層120可為但不限於中空圓柱狀。
步驟S13：連續形成第一介電層130及第一上電極層140於堆疊結構110上，並沉積於深溝槽116以覆蓋下電極層120之外表面122。請參考圖4，具體地說，第一介電層130的材質例如為高介電常數介電材料(high-k dielectrics)，且第一介電層130可以利用原子層沉積(ALD)方式並沿著堆疊結構110之表面輪廓而成型，以共形地覆蓋下電極層120之外表面122。
第一上電極層140的材質例如為鈦(Ti)、氮化鈦(TiN)、銅(Cu)等導電材料，且第一上電極層140可利用原子層沉積或循 環式化學氣相沉積(CCVD)方式形成於堆疊結構110上方，其中第一上電極層140於沉積過程中可進一步填入深溝槽116而覆蓋第一上電極層140。值得注意的是，隨著關鍵尺寸(critical dimension)逐漸縮小，第一上電極層140未填滿下電極層120內之空隙142，但在一變化實施例中，第一上電極層140亦可填滿下電極層120內之空隙142。
步驟S14：形成第一蝕刻終止層150(etch stop layer)於第一上電極層140上。請參考圖5，具體地說，第一蝕刻終止層150可以利用化學氣相沉積方式形成於第一上電極層140上，第一蝕刻終止層150在此係作為底部的蝕刻終止層，其材質例如為鎢(W)、氮化鎢(WN)或氮化矽(SiN)，可以避免後續之蝕刻步驟因為過度蝕刻(over etch)而對下層之材料造成嚴重的破壞。
步驟S15：選擇性地蝕刻第一蝕刻終止層150、第一上電極層140、第一介電層130及下電極層120以形成開口144。請復參考圖5，在本實施例中，形成開口144的方法包括但不限於以下步驟：首先形成一圖案化光阻層(未繪示)於第一蝕刻終止層150上，其中圖案化光阻層的成型方式已說明於步驟S11，故在此不予贅述；然後依序對未被圖案化光阻層遮蔽的第一蝕刻終止層150、第一上電極層140、第一介電層130及下電極層120進行蝕刻直到裸露出部分犧牲層114，從而形成該些開口144。
步驟S16：移除堆疊結構110中之犧牲層114以暴露出下電極層120之內表面124，並形成蝕刻空間126。請參考圖6，具體地說，此步驟係利用濕式蝕刻方式以完全移除堆疊結構110中之犧牲層114，其中蝕刻液可以沿著該些開口144對犧牲層114進行蝕刻；當移除犧牲層114後即裸露出下電極層120之內表面124，且下電極層120的內表面124之間還形成有複數個蝕刻空間126。
更詳細而言，蝕刻液的種類係可根據犧牲層114的材質而有所改變，舉例來說，根據之前對犧牲層114的描述，此步驟可以 使用對矽材料有高選擇性(high selectivity)的蝕刻液，例如氨水(NH4OH)、氫氧化四甲基銨(TMAH)或氫氧化鉀(KOH)等，但本發明非限制於此；在一變化實施例中亦可使用對氧化物材料有高選擇性的蝕刻液。值得說明的是，當進行濕蝕刻時，在前一步驟中填入於深溝槽116的第一介電層130與第一上電極層140可以提供下電極良好的支撐效果，以防止單獨站立之下電極層120因為蝕刻液的表面張力影響而發生傾倒的問題；並且在濕蝕刻完成後，所述墊層112仍抵接於相鄰的兩下電極層120之間，可進一步為下電極層120提供穩固支撐。
步驟S17：連續形成第二介電層160及第二上電極層170於第一蝕刻終止層150上，並沉積於蝕刻空間126以覆蓋下電極層120之內表面124。請參考圖7，具體地說，第二介電層160可以利用原子層沉積方式並沿著第一蝕刻終止層150與下電極層120之表面輪廓而形成，以共形地覆蓋下電極層120之內表面124；第二上電極層170則係利用原子層沉積或循環式化學氣相沉積方式並沿著第二介電層160之表面輪廓而形成，以共形地覆蓋第二介電層160。
如上所述，透過執行上述步驟S11至S18，確實能完成電容器之雙面電極的製作，其中下電極與其內、外側的上電極之間的表面積可以提供足夠的電容量，以因應積體電路元件的微縮。進一步值得說明的是，本發明之製造方法因為係採用二階段方式以製成雙面電極，所以位在下電極之內、外側的介電材料、導電材料可以選擇為相同或不同，從而可擴大製程裕度。
請參考圖1B，為使熟悉本領域技術之人能在了解本發明的特點之後將其據以實施，下文特進一步說明製作電性連接至所述電容器的雙面電極的導電接觸窗的方法，至少包括以下步驟：
步驟S20：形成圖案化之第二蝕刻終止層180於第二上電極層170上。請參考圖8，具體地說，第二蝕刻終止層180的材質例如 為鎢、氮化鎢或氮化矽，形成第二蝕刻終止層180的方式可以是化學氣相沉積，第二蝕刻終止層180在此主要係作為中間的蝕刻終止層，以使後續形成之導電接觸窗的蝕刻深度得以精確控制與一致化。
步驟S22：形成保護層190於第二蝕刻終止層180上，並填入蝕刻空間126以覆蓋第二上電極層170。請復參考圖8，具體地說，保護層190的材質例如為矽材料，且保護層190可以利用化學氣相沉積方式形成於堆第二蝕刻終止層180上方，其中保護層190於沉積過程中可進一步填入蝕刻空間126而覆蓋第二上電極層170，可提供第二蝕刻終止層180及第二上電極層170良好的保護效果。同樣地，隨著元件逐漸微縮，保護層190中也會形成有空隙192，但在一變化實施例中，保護層190也可未形成有空隙192。
步驟S24：形成氧化層200於保護層190上。請參考圖9，具體地說，氧化層200的材質例如為BPSG、PSG或TEOS，形成氧化層200的方式可以是化學氣相沉積。步驟S26：進行一蝕刻步驟，以形成從氧化層200貫穿至第一蝕刻終止層150的導電接觸窗202。
在本實施例中，形成導電接觸窗202的方法包括但不限於以下步驟：首先形成一圖案化光阻層(未繪示)於氧化層200上，所述圖案化光阻層可定義出導電接觸窗202的關鍵尺寸(CD)；然後依序蝕刻貫穿未被圖案化光阻層遮蔽的氧化層200、保護層190、第二蝕刻終止層180、第二上電極層170、第二介電層160到第一蝕刻終止層150(僅蝕刻部分)，以形成該些導電接觸窗202。
綜上所述，相較於傳統電容器的製程，本發明具有下列諸項優點：
1.本發明具有高結構強度之堆疊型電容器之製造方法主要係在移除電容器電極之間的介電物質的步驟前後，分別利用兩個步驟 於下電極層的內、外側形成單面上電極層，以完成雙面電極的製作，因此本發明的電極結構可在所有的製程步驟中維持相當的結構強度，達到提升良率的目的。
2.進一步地，本發明的製程於進行濕蝕刻時預先填入於電容溝槽內的第一介電層與第一上電極層可以提供下電極良好的支撐效果，以避免單獨站立之下電極層因為蝕刻液的表面張力影響而發生傾倒的問題。
3.承上，本發明的製程可突破傳統製程技術的限制，透過增加電容器高度或減少電容器電極厚度的方式使電極接觸面積能更進一步增大，進而提高電容器的單位面積電容值，並有助於整體元件之微型化。
4.本發明之製造方法因為係採用二階段方式以製成雙面電極，所以位在下電極之內、外側的介電材料、導電材料可以選擇為相同或不同，從而可擴大製程裕度。
綜上所述，本發明實已符合新型專利之要件，依法提出申請。惟以上所揭露者，僅為本發明較佳實施例而已，自不能以此限定本案的權利範圍，因此依本案申請範圍所做的均等變化或修飾，仍屬本案所涵蓋的範圍。
S10-S17‧‧‧製程步驟

Claims (10)

  1. 一種具有高結構強度之堆疊型電容器之製造方法，包括以下之步驟：形成一堆疊結構於一基板上，該堆疊結構具有一位於該基板之上方的犧牲層；形成多個深溝槽於該堆疊結構中，該些深溝槽的底端暴露出該基板的部分表面；形成一下電極層於該些深溝槽的內壁面及該基板的暴露表面上；連續形成一第一介電層及一第一上電極層於該堆疊結構上，其中該第一介電層進一步沉積於該些深溝槽中以覆蓋該下電極層的一外表面，且該第一上電極層進一步沉積於該些深溝槽中以覆蓋該第一介電層；選擇性地蝕刻該第一上電極層、該第一介電層及該下電極層，以形成多個暴露出該犧牲層的開口；及完全移除該堆疊結構之犧牲層，以暴露出該下電極層的一內表面，且該下電極層之間還形成有多個蝕刻空間。
  2. 如請求項1所述的具有高結構強度之堆疊型電容器之製造方法，其中在該連續形成一第一介電層及一第一上電極層於該堆疊結構上的步驟與該選擇性地蝕刻該第一上電極層、該第一介電層及該下電極層的步驟之間，更進一步包括步驟形成一第一蝕刻終止層於該第一上電極層上，且在該選擇性地蝕刻該第一上電極層、該第一介電層及該下電極層的步驟中，更進一步部分蝕刻該第一蝕刻終止層至暴露出該犧牲層。
  3. 如請求項2所述的具有高結構強度之堆疊型電容器之製造方法，其中在該完全移除該堆疊結構之犧牲層的步驟之後，更進一步包括步驟連續形成一第二介電層及一第二上電極層於該第一蝕刻終止層上，其中該第二介電層進一步沉積於該些蝕刻空 間以覆蓋該下電極層的內表面，且該第二上電極層進一步沉積於該些蝕刻空間以覆蓋該第二介電層。
  4. 如請求項3所述的具有高結構強度之堆疊型電容器之製造方法，其中在該連續形成一第二介電層及一第二上電極層於該第一蝕刻終止層上的步驟之後，更進一步包括步驟形成一圖案化之第二蝕刻終止層於該第二上電極層上，其中該些開口外露於該圖案化之蝕刻終止層。
  5. 如請求項4所述的具有高結構強度之堆疊型電容器之製造方法，其中在該形成一圖案化之第二蝕刻終止層於該第二上電極層上的步驟之後，更進一步包括步驟形成一保護層於該第二蝕刻終止層上，且該保護層進一步沉積於該些蝕刻空間以覆蓋該該第二上電極層。
  6. 如請求項5所述的具有高結構強度之堆疊型電容器之製造方法，其中在該形成一保護層於該第二蝕刻終止層上的步驟之後，更進一步包括步驟形成一氧化層於該保護層上；及進行一蝕刻步驟以形成多個導電接觸窗，其中該些導電接觸窗貫穿該氧化層、該保護層、該第二蝕刻終止層、第二上電極層、第二介電層及部分該第一蝕刻終止層。
  7. 如請求項1所述的具有高結構強度之堆疊型電容器之製造方法，其中該基板更包括複數個導電插塞，且在該形成多個深溝槽於該堆疊結構中，該些深溝槽的底端分別暴露出該些導電插塞。
  8. 如請求項1所述的具有高結構強度之堆疊型電容器之製造方法，其中該堆疊結構更包括一位於該基板上的墊層，該犧牲層係位於該墊層上，且在完全移除該堆疊結構之犧牲層的步驟之後，該墊層仍抵接於相鄰的兩下電極層之間。
  9. 如請求項1所述的具有高結構強度之堆疊型電容器之製造方 法，其中該下電極層、該第一上電極層及該第二上電極層係以原子層沉積或循環式化學氣相沉積方式所形成，該下電極層的材質為銅、鈦或氮化鈦，該第一上電極層的材質為銅、鈦或氮化鈦，該第二上電極層的材質為銅、鈦或氮化鈦。
  10. 如請求項1所述的具有高結構強度之堆疊型電容器之製造方法，其中該第一蝕刻終止層及該第二蝕刻終止層係以化學氣相沉積方式，該第一蝕刻終止層的材質為鎢、氮化鎢或氮化矽，該第二蝕刻終止層的材質為鎢、氮化鎢或氮化矽。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108538822A (zh) * 2018-06-07 2018-09-14 睿力集成电路有限公司 半导体电容装置及其制作方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102335280B1 (ko) * 2015-10-02 2021-12-03 삼성전자주식회사 커패시터를 갖는 반도체 장치 및 이의 제조 방법
CN109148427B (zh) * 2018-09-29 2024-02-09 长鑫存储技术有限公司 电容结构及其形成方法
US11063157B1 (en) * 2019-12-27 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Trench capacitor profile to decrease substrate warpage
CN113394162B (zh) * 2020-03-12 2022-03-18 长鑫存储技术有限公司 电容阵列结构及其形成方法
CN113764579B (zh) * 2020-06-04 2023-06-30 长鑫存储技术有限公司 电容器结构及其制作方法、存储器
CN114373756A (zh) * 2020-10-15 2022-04-19 长鑫存储技术有限公司 电容结构及其制作方法
KR20220059846A (ko) 2020-11-03 2022-05-10 삼성전자주식회사 배선 콘택 플러그들을 포함하는 반도체 메모리 소자
US11437383B1 (en) * 2021-06-02 2022-09-06 Nanya Technology Corporation Method for fabricating dynamic random access memory devices
CN115568208A (zh) * 2021-07-02 2023-01-03 长鑫存储技术有限公司 一种半导体结构的制作方法及半导体结构

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100359246B1 (ko) * 1999-09-29 2002-11-04 동부전자 주식회사 적층형 캐패시터를 갖는 반도체 장치 제조 방법
KR20010057669A (ko) * 1999-12-23 2001-07-05 한신혁 적층형 캐패시터를 갖는 반도체 장치의 제조 방법
KR100665848B1 (ko) * 2005-03-21 2007-01-09 삼성전자주식회사 적층 타입 디커플링 커패시터를 갖는 반도체 장치
KR100763506B1 (ko) * 2005-06-27 2007-10-05 삼성전자주식회사 커패시터 제조 방법
TWI399831B (zh) 2009-10-02 2013-06-21 Inotera Memories Inc 堆疊式隨機動態存取記憶體之電容結構之製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108538822A (zh) * 2018-06-07 2018-09-14 睿力集成电路有限公司 半导体电容装置及其制作方法

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