CN115568208A - 一种半导体结构的制作方法及半导体结构 - Google Patents

一种半导体结构的制作方法及半导体结构 Download PDF

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CN115568208A CN202110753737.0A CN202110753737A CN115568208A CN 115568208 A CN115568208 A CN 115568208A CN 202110753737 A CN202110753737 A CN 202110753737A CN 115568208 A CN115568208 A CN 115568208A
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Abstract

本公开是提供一种半导体结构的制作方法及半导体结构，包括：在基板上形成多个电容孔，电容孔的底端暴露出部分基板；在电容孔表面上形成下电极层；在下电极层表面上形成连续覆盖下电极层表面的介电层；通过第一成膜工艺在介电层表面连续覆盖第一上电极层；通过第二成膜工艺在电容孔的周向上形成连续覆盖第一上电极层表面的第二上电极层，同时在电容孔的轴向上形成不连续覆盖第一上电极层表面的第二上电极层。本公开中，在电容孔内所形成的第二上电极层的横截面和纵截面均为不连续的截面，降低电容漏电，提高半导体结构的可靠性。

Description

一种半导体结构的制作方法及半导体结构
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体结构的制作方法及半导体结构。
背景技术
DRAM(动态随机存取存储器)体积小、集成度高、功耗低，同时速度比所有ROM(只读存储器)快，随着集成度提高，电容的特征尺寸和极板面积持续下降，所以必须使用更薄或/和更高介电常数的介电材料以提高电容密度。随着DRAM尺寸逐渐减小，需要在保证足够大的电容值的要求下，需要进一步保证电容能有足够低的漏电流。
发明内容
本公开实施例提供了一种半导体结构的制作方法及半导体结构，以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
根据本公开实施例的第一方面，提供一种半导体结构的制作方法，包括：
在基板上形成多个电容孔，所述电容孔的底端暴露出部分所述基板；
在所述电容孔表面上形成下电极层；
在所述下电极层表面上形成连续覆盖所述下电极层表面的介电层；
通过第一成膜工艺在所述介电层表面连续覆盖第一上电极层；
通过第二成膜工艺在所述电容孔的周向上形成连续覆盖所述第一上电极层表面的第二上电极层，同时在所述电容孔的轴向上形成不连续覆盖所述第一上电极层表面的所述第二上电极层。
在一些实施例中，所述基板上具有堆叠结构，所述堆叠结构包括牺牲层，所述电容孔形成在所述堆叠结构中。
在一些实施例中，所述在所述电容孔表面上形成下电极层后，在形成所述介电层之前，还包括：
选择性蚀刻所述堆叠结构，以形成多个暴露出所述牺牲层的开口；
沿所述开口移除所述堆叠结构中的所述牺牲层，在所述电容孔之间形成第一空隙，所述第一空隙暴露出所述下电极层的另一表面。
在一些实施例中，通过所述第二成膜工艺在所述第一空隙的周向上形成连续覆盖所述第一上电极层表面的所述第二上电极层，同时在所述第一空隙的轴向上形成不连续覆盖所述第一上电极层表面的所述第二上电极层。
在一些实施例中，所述堆叠结构还包括支撑层，所述支撑层和所述牺牲层交替堆叠。
在一些实施例中，所述第一成膜工艺包括第一沉积速率，所述第二成膜工艺包括第二沉积速率，所述第一沉积速率小于所述第二沉积速率。
在一些实施例中，在形成所述第二上电极层后，还包括在所述第二上电极层表面形成第三上电极层，所述第三上电极层与所述的第二上电极层的材质相同或不同。
在一些实施例中，在形成所述第二上电极层之后，还包括进行退火处理。
根据本公开实施例的第二方面，提供一种半导体结构，所述半导体结构包括：
基板；
多个电容孔，位于所述基板上；
下电极层，覆盖在所述电容孔表面；
介电层，连续覆盖在所述下电极层表面；
第一上电极层，连续覆盖在所述介电层表面；
第二上电极层，在所述电容孔的周向上连续覆盖所述第一上电极层表面，同时在所述电容孔的轴向上不连续覆盖所述第一上电极层表面。
在一些实施例中，所述半导体结构还包括第一空隙，所述第一空隙位于所述电容孔之间。
在一些实施例中，所述第二上电极层在所述第一空隙的周向上连续覆盖所述第一上电极层表面，在所述第一空隙的轴向上不连续覆盖所述第一上电极层表面。
在一些实施例中，所述半导体结构还包括位于基板上的堆叠结构，所述堆叠结构包括支撑层，所述支撑层与所述电容孔接触连接。
在一些实施例中，所述半导体结构还包括：第三上电极层，所述第三上电极层覆盖在所述第二上电极层表面，所述第三上电极层与所述第二上电极层的材质相同或不同。
本公开的实施例提供的技术方案可以包括以下有益效果：通过将电容孔内所形成的第二上电极层的横截面和纵截面分割为不连续的截面，以降低了第二上电极层的连续性，减少了半导体结构电容漏电。
上述概述仅仅是为了说明的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本公开进一步的方面、实施方式和特征将会是容易明白的。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。
图1是根据一示例性实施例示出的一种半导体结构的制作方法的流程图；
图2是根据一示例性实施例示出的基板上形成堆叠结构后半导体结构的结构示意图；
图3是根据一示例性实施例示出半导体结构的制造方法在完成步骤S100后的结构示意图；
图4是根据一示例性实施例示出半导体结构的制造方法在完成步骤S102后结构示意图；
图5是根据一示例性实施例示出半导体结构的制造方法在完成步骤S102后形成阻挡层的结构示意图；
图6根据一示例性实施例示出半导体结构制造方法在完成步骤S102后选择性蚀刻堆叠结构后的结构示意图；
图7是根据一示例性实施例示出半导体结构的制造方法在完成步骤S102后去除堆叠结构中的牺牲层后的结构示意图；
图8是根据一示例性实施例示出半导体结构的制造方法在完成步骤S104后的结构示意图；
图9是根据一示例性实施例示出半导体结构的制造方法在完成步骤S106后的结构示意图；
图10是根据一示例性实施例示出半导体结构的制造方法在完成步骤S108后的结构示意图；
图11是根据一示例性实施例示出半导体结构的制造方法在完成步骤S108后形成第三上电极层后的结构示意图；
图12是根据一示例性实施例示出的基板上形成堆叠结构后的结构示意图；
图13是根据一示例性实施例示出半导体的制造方法在完成步骤S100后的结构示意图；
图14是根据一示例性实施例示出半导体结构制造方法在完成步骤S102后选择性蚀刻堆叠结构后的结构示意图；
图15是根据一示例性实施例示出半导体结构的制造方法在完成步骤S102后去除堆叠结构中的牺牲层后的结构示意图；
图16是根据一示例性实施例示出半导体结构的制造方法在完成步骤S108后形成第三上电极层后的结构示意图。
具体实施方式
在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可以认识到的那样，在不脱离本公开的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。
在本公开的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
可以理解的是，本公开所使用的术语“第一”、“第二”等可在本公开中用于描述各种结构，但这些结构不受这些术语的限制。这些术语仅用于将第一个结构与另一个结构区分。
在一个或多个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的多个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本公开的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本公开。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本公开。
下面结合图1至图16对本公开提供的半导体结构的制作方法及半导体结构进行详细描述。
本公开实施例提供的半导体结构的制造方法，如图1所示，包括以下步骤。
步骤S100，在基板上形成多个电容孔，电容孔的底端暴露出部分基板。
本实施例中，如图2所示，提供基板1，基板1的材质可以为单晶硅、多晶硅、无定型硅、硅锗化合物或绝缘体上硅等。本实施例中，基板1的材料为氮化硅。另外，基板1内还可以包括晶体管字符线(Wordline)及位线(Bitline)等。在基板1中还可以形成有浅沟槽隔离结构、掺杂区等半导体结构(未示出)，本公开对此不做限定。
本实施例中，基板1中嵌有多个金属结构3，多个金属结构3间隔排布在基板1内，金属结构3与电容孔4对应设置，即金属结构3与电容孔4的数量一致，如图3所示，电容孔4正对金属结构3的位置设置，电容孔4的纵截面宽度与金属结构3的纵截面宽度一致。例如，可在基板1上形成图形化的第一掩膜层(未示出)，图形化的第一掩膜层具有多个第一开口图案，每个第一开口正对一个金属结构3，且每个第一开口的纵截面宽度与金属结构3的纵截面宽度相同，利用图形化的第一掩膜层作为掩膜刻蚀基板1暴露出金属结构3的顶面。每个电容孔4穿过堆叠结构2延伸至基板1内，暴露出金属结构3的全部顶面以及位于金属结构3周边的部分基板1的表面。
第一掩膜层可以为多晶硅掩膜层，利用光刻刻蚀工艺形成图形化的第一掩膜层。
本实施例中，如图2所示，金属结构3的顶面与基板1的顶面处于非同一平面，例如，金属结构3的顶面低于基板1的主体部的部分顶面，或者金属结构3的顶面低于靠近金属结构3的外周的基板1的部分顶面。金属结构3的纵截面形状包括但不限于矩形结构。
本实施例中，如图3所示，基板1上具有堆叠结构2，可以采用化学气相沉积法(CVD，Chemical Vapor Deposition)或原子层沉积法(ALD，Atomic layer deposition)等工艺在基板1和金属结构3顶面上依次形成堆叠结构2，堆叠结构2可以为只包括用于实现辅助功能的功能层，即牺牲层；或者为用于实现辅助功能的牺牲层和用于实现支撑的支撑层依次层叠的结构，即支撑层和牺牲层交替堆叠。牺牲层可以选用氧化硅等材质，在牺牲层的上表面涂覆光刻胶并形成光刻胶图形(图中未示出)，光刻胶图形用于刻蚀堆叠结构2形成多个电容孔4。
步骤S102，在电容孔表面上形成下电极层。
本实施例中，如图4所示，可采用化学气相沉积、物理气相沉积或原子层沉积等工艺于电容孔4表面形成下电极层5，下电极层5覆盖堆叠结构2的上表面，同时覆盖电容孔的内壁面以及金属结构3的顶面，下电极层5的底面与金属结构3的顶面接触，在下电极层5与金属结构3之间形成电性连接，同时下电极层5底部的外侧壁面与基板1的部分表面连接接触，基板1对下电极层5起到支撑的作用，提高了下电极层5的稳定性。
本实施例中，在步骤S102中的在电容孔表面上形成下电极层之后，在形成介电层之前，还包括：
选择性蚀刻堆叠结构，以形成多个暴露出牺牲层的开口；
沿开口移除堆叠结构中的牺牲层，在电容孔之间形成第一空隙，第一空隙暴露出下电极层的另一表面。
如图5-6所示，在堆叠结构2的上方形成阻挡层6，阻挡层6可以包括阻挡层6可以包括多层的介电材料，示例性地，阻挡层6包括氮化硅层61、氧化硅层62、碳层63和氮氧化硅层64，可在阻挡层6上利用光刻刻蚀工艺形成图像化的第二掩膜层7，图形化的第二掩膜层7具有开口图案，基于开口图案刻蚀阻挡层6形成多个开口8，每个开口8暴露出牺牲层上表面的部分下电极层5的表面，去除所暴露出的部分下电极层5，以暴露出牺牲层的部分表面，移除牺牲层。如图7所示，下电极层5位于电容孔4的表面，去除牺牲层后暴露出基板1的部分上表面，同时在基板1上形成杯状结构的下电极层5，同时暴露出下电极层5的另一表面，即下电极层5的外壁面。在相邻的两个电容孔4之间形成有第一空隙10，即相邻的两个电容孔中的下电极层5的外壁面之间形成第一空隙10。
本实施例中，可以利用湿法刻蚀工艺去除牺牲层，利用干法刻蚀工艺刻蚀下电极层5。
步骤S104，在下电极层表面上形成连续覆盖下电极层表面的介电层。
本实施例中，如图8所示，介电层9连续覆盖在下电极层5暴露在外的所有表面，即介电层9形成在电容孔4的下电极层5的内外表面，同时介电层9还覆盖在基板1上的部分上表面。连续覆盖可以理解为覆盖在下电极层5上的介电层9具有连续性，例如位于电容孔4中介电质是连在一起的，或者多个电容孔4中的介电层9与位于电容孔4之间的介电层9是互相连在一起的。
其中，介电层9的材质可以为高K介电材料，以提高半导体结构的电容值，比如ZrOx、HfOx、ZrTiOx、RuOx、SbOx、AlOx中的一种或上述材料所组成群组中的两种以上所形成的叠层。
步骤S106，通过第一成膜工艺在介电层表面连续覆盖第一上电极层。
本实施例中，如图9所示，采用第一成膜工艺形成覆盖在介电层9外表面的第一上电极层11。
如图9所示，可以采用原子层化学气相气相沉积法(Atomic layer CVD，ALCVD)在介电层9的表面沉积第一上电极层11，还可以在第一上电极层11中加入导电材料，例如TiN(氮化钛)。具体地，可将第一上电极层11中的硼掺杂的SiGe(锗硅)替换成TiN，从而能够减少硼渗透进高介电材料(介电层9)中，防止漏电的产生。TiN层生长使用的前驱体一般为TiCl4等金属化合物与氨气反应，生长温度需控制在500摄氏度以内。
本实施例中，第一成膜工艺可以包括第一沉积速率，示例性地，可以控制第一沉积速率在1nm/min以内，从而通过慢速生长工艺在介电层9上形成第一上电极层11，有效减少介电层9与第一上电极层11之间的缺陷态，减少漏电，提高半导体结构的可靠性。还利用第一成膜工艺控制第一上电极层11的厚度在一定范围内，例如控制第一上电极层11的厚度约5nm。
步骤S108，通过第二成膜工艺在电容孔的周向上形成连续覆盖第一上电极层表面的第二上电极层，同时在电容孔的轴向上形成不连续覆盖第一上电极层表面的第二上电极层。
本实施例中，如图9-10所示，采用第二成膜工艺对第一上电极层11的表面进行连续覆盖，形成第二上电极层12，即第二上电极层12位于电容孔4内壁面的第一上电极层11的表面，以及还位于与电容孔4内壁面相反的外壁面上的第一上电极层11的表面，同时位于电容孔4内的部分第二上电极层12在第一方向上的截面(横截面)以及在第二方向上的截面(纵截面)均不连续，即第二上电极层12在电容孔4内形成第一空气隙20，第一空气隙20将部分第二上电极层12断开，以降低半导体结构电容漏电的可能性。如图9所示。其中，箭头X所示方向为电容孔内的第二上电极层12截面的第一方向(即垂直于电容孔纵中心轴的方向)，箭头Y所示方向为电容孔4内的第二上电极层12截面的第二方向(即平行于电容孔纵中心轴的方向)。
本实施例中，可以使用物理气相沉积(Physical Vapour Deposition，PVD)工艺或者使用化学气相沉积(CVD)来沉积第二上电极层12，当采用PVD生长时使用TiN靶材，采用Ar轰击沉积，当CVD时采用TiCl4等金属有机化合物作为前驱体与NH3反应。
本实施例中，第二成膜工艺可以包括第二沉积速率，当采用PVD或者CVD沉积第二上电极层12时，第二沉积速率需大于第一沉积速率，示例性地，可以控制第二沉积速度约为5-10nm/min。其中，第一空气隙20由第二上电极层12定义，可以通过调整第二沉积速率来调整电容孔4内形成的第一空气隙20的大小和形状。
本实施例中，半导体结构的制作方法包括通过第二成膜工艺第一空隙的周向上形成连续覆盖第一上电极层表面的第二上电极层，同时在第一空隙的轴向上形成不连续覆盖第一上电极层表面的第二上电极层。
如图9-10所示，可以利用第二成膜工艺，将第二上电极层12连续覆盖在位于电容孔4之间的第一空隙10内壁面的第一上电极层11的表面。其中，位于第一空隙10内壁面的第二上电极层12是连在一起的，同时位于第一空隙10内壁面的第二上电极层12与电容孔4的内壁面的第二上电极层12相互连接，即位于第一空隙10内壁面的第二上电极层12与第二上电极层12的外壁面相互连接。位于第一空隙10内形成的第二上电极层12，在第一方向上的横截面以及在第二方向上的纵截面均不连续，即第二上电极层12在第一空隙10内形成第二空气隙30，第二空气隙30将部分第二上电极层12断开，从而改善半导体结构的漏电情况。
本实施例中，在步骤S108中的在形成第二上电极层之后，还包括进行退火处理。
通过快速退火工艺去除第一上电极层11以及第二上电极层12中残留的杂质，通过快速退火工艺改善电容器介电层8和第一上电极层11之间的粘附性。
本实施例中，在形成第二上电极层后，还包括在第二上电极层表面形成第三上电极层，第三上电极层与第二上电极层的材质相同或不同。
如图11所示，对半导体结构进行快速退火工艺后，为了增加半导体结构中的电容的导电性，可采用化学气相沉积、物理气相沉积或原子层沉积工艺形成覆盖第二上电极层12的外表面的第三上电极层13，其中，用于制备第三上电极层13的材料包括多晶硅或金属等导电材料，如金属钨等。
本实施例中，堆叠结构还包括支撑层，即堆叠结构为支撑层和牺牲层交替堆叠的层叠结构。叠层结构中的支撑层的层数M(大于或等于后期需要去除的牺牲层的层数N，即M大于N。并且，叠层结构中的牺牲层的上方或者下方均为支撑层。支撑层与牺牲层的数量可以根据需要设定，不以本具体实施例为限。
如图12所示，堆叠结构2为由下到上依次层叠的第一牺牲层21、第一支撑层22、第二牺牲层23和第二支撑层24，其中，第一牺牲层21和第二牺牲层23的材质可以选用氧化硅等材质，第一支撑层22和第二支撑层24的材质可以选用氮化硅或碳氮化硅等材质。在相同的刻蚀条件下，第一牺牲层21、第二牺牲层23和第一支撑层22、第二支撑层24的去除速率可以不相同。
本实施例中，如图12所示，在堆叠结构形成的电容孔4依次穿过第二支撑层24、第二牺牲层23、第一支撑层22和第一牺牲层21延伸基板1内的金属结构3的顶面。
如图13-14所示，在步骤S102中的电容孔4的表面形成下电极层5的过程中，部分下电极层5还覆盖在第二支撑层24的上表面，为了去除堆叠结构2中的所有的牺牲层(即第一牺牲层21和第二牺牲层23)，需要先选择性刻蚀部分位于第二支撑层24上的下电极层5以及部分第二支撑层24，以暴露堆叠结构2中的牺牲层(即第二牺牲层23)。例如，可在下电极层5的上方形成阻挡层6，利用形成具有开口图案的第三掩膜层(图中未示出)，基于开口图案刻蚀阻挡层6形成开口8，开口8暴露出位于第二支撑层24上的下电极层5的部分上表面，基于开口8刻蚀下位于第二支撑层24上的电极层5以及堆叠结构2中的部分第二支撑层24，以暴露第二牺牲层23的部分表面，去除全部第二牺牲层23，暴露出第一支撑层22的部分表面，刻蚀部分第一支撑层22，暴露出第一牺牲层21的部分表面，去除全部第一牺牲层21，如图14所示，形成位于电容孔表面上的下电极层5，下电极层5的结构包括但不限于杯状结构，其中，剩余的部分第二支撑层24与下电极层5外壁面的上部接触连接，剩余的部分第一支撑层22与下电极层5外壁面的中部接触连接，第二支撑层24以及第一支撑层22分别在下电极层5的上部以及中部起到支撑的作用，进一步提高了下电极层5的稳定性。
本实施例中，可以利用湿法刻蚀工艺去除第一牺牲层21以及第二牺牲层23，利用干法刻蚀工艺刻蚀第一支撑层22、第二支撑层24。
本实施例中，如图15所示，去除堆叠结构2中的全部的牺牲层(即第一牺牲层和第二牺牲层)后，暴露出基板1的部分上表面以及下电极层5的另一表面，即下电极层5的外壁面，同时在相邻的两个电容孔4之间形成有第一空隙10，其中，部分第一空隙10被第一支撑层22分割为上部空隙101和下部空隙102。
本实施例中，如图15-16所示，在步骤S104中的上电极层5的表面上形成连续覆盖下电极层5表面的介电层9时，介电层9还同时覆盖第二支撑层24、第一支撑层22的表面以及基板1的部分表面。
如图16所示，在步骤108中的通过第二成膜工艺在第一上电极层11的表面形成连续覆盖第一上电极层11表面的第二上电极层12时，由于部分第一空隙10被第一支撑层22分割为上部空隙101和下部空隙102，因此，位于第一空隙10内的第二上电极层12所形成的第二空气隙30也被分割为上部空气隙301和下部空气隙302，其中，上部空气隙301形成于位于上部空隙101内的第二上电极层12内，下部空气隙302形成于位于下部空隙102内的第二上电极层12内。
本公开提供的一种半导体结构，包括：基板、多个电容孔、下电极层、介电层、第一上电极层和第二上电极层。
如图3和11所示，基板1，基板1中嵌有多个金属结构3，多个电容孔4位于基板1上，电容孔4与金属结构3一一对应设置；下电极层5覆盖在电容孔4的表面以及金属结构3的顶面，与电容金属结构3形成电性连接。介电层9连续覆盖在下电极层5的表面；第一上电极层11连续覆盖在介电层9的表面；第二上电极层12在电容孔的周向上连续覆盖第一上电极层11的表面，同时在电容孔的轴向上不连续覆盖第一上电极层11的表面，即位于电容孔4内的第二上电极层12在电容孔4内形成第一空气隙20，例如，第二上电极层12在电容孔4的中部形成第一空气隙20。
本实施例中，第二上电极层12在电容孔4内形成第一空气隙20，第一空气隙20将电容孔4内所形成的第二上电极层12的横截面和纵截面分割为不连续的截面，降低了第二上电极层12的连续性，降低漏电，提高半导体结构的可靠性。
本实施例中，半导体结构还包括位于电容孔之间的第一空隙，如图7和图11所示，第一空隙10位于相邻两个电容孔之间，第二上电极层12在第一空隙10的周向上连续覆盖第一上电极层11表面，同时位于第一空隙10内的第二上电极层12在第一空隙10内形成第二空气隙30，例如，第二上电极层12在第一空隙10的中部形成第二空气隙30，即第二上电极层12在第一空隙10的轴向上不连续覆盖第一上电极层11表面。
本实施例中，第二上电极层12在电容孔4之间的第一空隙10内形成第二空气隙30，第二空气隙30将第一空隙10内形成的第二上电极层12的横截面和纵截面分割为不连续的截面，进一步降低了第二上电极层12的连续性，从而实现降低漏电的作用，提高了半导体结构的稳定性。
本实施例中，半导体结构还包括位于基板上的堆叠结构，如图16所示，堆叠结构2包括第一支撑层22和第二支撑层24，第一支撑层22和第二支撑层24均与电容孔4接触连接，其中，第一支撑层22与电容孔4内的下电极层5的外壁面中部连接接触，第二支撑层24与电容孔4内的下电极层5的外壁面上部连接接触，第一支撑层22位于电容孔4的中部，将部分第一空隙10分割为上部空隙101和下部空隙102，即上部空隙101位于第二支撑层24和第一支撑层22之间，下部空隙102位于第一支撑层22与基板1之间。如图15所示，第二上电极层12在部分第一空隙10形成的第二空气隙30被第一支撑层22分割为上部空气隙301和下部空气隙302，即上部空气隙301位于第二支撑层24和第一支撑层22之间，下部空气隙302位于第一支撑层22与基板1之间。
本实施例中，为了增加上电极层的导电性，如图16所示，半导体结构还包括第三上电极层13，第三上电极层13覆盖在第二上电极层12表面，第三上电极层13与第二上电极层12的材质相同或不同，例如第三上电极层13的材质为金属钨，第二上电极层的材质为氮化钛，或者第二上电极层12和第三上电极层的材质均为氮化钛。
在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的物品或者设备中还存在另外的相同要素。
尽管已描述了本公开的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本公开范围的所有变更和修改。
显然，本领域的技术人员可以对本公开进行各种改动和变型而不脱离本公开的精神和范围。这样，倘若本公开的这些修改和变型属于本公开权利要求及其等同技术的范围之内，则本公开的意图也包含这些改动和变型在内。

Claims (13)

1.一种半导体结构的制作方法，其特征在于，包括：
在基板上形成多个电容孔，所述电容孔的底端暴露出部分所述基板；
在所述电容孔表面上形成下电极层；
在所述下电极层表面上形成连续覆盖所述下电极层表面的介电层；
通过第一成膜工艺在所述介电层表面连续覆盖第一上电极层；
通过第二成膜工艺在所述电容孔的周向上形成连续覆盖所述第一上电极层表面的第二上电极层，同时在所述电容孔的轴向上形成不连续覆盖所述第一上电极层表面的所述第二上电极层。
2.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述基板上具有堆叠结构，所述堆叠结构包括牺牲层，所述电容孔形成在所述堆叠结构中。
3.根据权利要求2所述的半导体结构的制作方法，其特征在于，所述在所述电容孔表面上形成下电极层后，在形成所述介电层之前，还包括：
选择性蚀刻所述堆叠结构，以形成多个暴露出所述牺牲层的开口；
沿所述开口移除所述堆叠结构中的所述牺牲层，在所述电容孔之间形成第一空隙，所述第一空隙暴露出所述下电极层的另一表面。
4.根据权利要求3所述的半导体结构的制作方法，其特征在于，通过所述第二成膜工艺在所述第一空隙的周向上形成连续覆盖所述第一上电极层表面的所述第二上电极层，同时在所述第一空隙的轴向上形成不连续覆盖所述第一上电极层表面的所述第二上电极层。
5.根据权利要求3所述的半导体结构的制作方法，其特征在于，所述堆叠结构还包括支撑层，所述支撑层和所述牺牲层交替堆叠。
6.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述第一成膜工艺包括第一沉积速率，所述第二成膜工艺包括第二沉积速率，所述第一沉积速率小于所述第二沉积速率。
7.根据权利要求1所述的半导体结构的制作方法，其特征在于，在形成所述第二上电极层后，还包括在所述第二上电极层表面形成第三上电极层，所述第三上电极层与所述第二上电极层的材质相同或不同。
8.根据权利要求1所述的半导体结构的制作方法，其特征在于，在形成所述第二上电极层之后，还包括进行退火处理。
9.一种半导体结构，其特征在于，所述半导体结构包括：
基板；
多个电容孔，位于所述基板上；
下电极层，覆盖在所述电容孔表面；
介电层，连续覆盖在所述下电极层表面；
第一上电极层，连续覆盖在所述介电层表面；
第二上电极层，在所述电容孔的周向上连续覆盖所述第一上电极层表面，同时在所述电容孔的轴向上不连续覆盖所述第一上电极层表面。
10.根据权利要求9所述的半导体结构，其特征在于，所述半导体结构还包括第一空隙，所述第一空隙位于所述电容孔之间。
11.根据权利要求10所述的半导体结构，其特征在于，所述第二上电极层在所述第一空隙的周向上连续覆盖所述第一上电极层表面，同时在所述第一空隙的轴向上不连续覆盖所述第一上电极层表面。
12.根据权利要求9所述的半导体结构，其特征在于，所述半导体结构还包括位于基板上的堆叠结构，所述堆叠结构包括支撑层，所述支撑层与所述电容孔接触连接。
13.根据权利要求9所述的半导体结构，其特征在于，所述半导体结构还包括：第三上电极层，所述第三上电极层覆盖在所述第二上电极层表面，所述第三上电极层与所述第二上电极层的材质相同或不同。
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