CN103681676A - 包括用于电极的支撑件的半导体器件及其形成方法 - Google Patents

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Abstract

本发明提供了包括用于电极的支撑件的半导体器件。每个半导体器件可以包括多个电极。此外，每个半导体器件可以包括与多个电极的侧壁连接的支撑图案。还提供了形成相关半导体器件的方法。例如，所述方法可以包括在形成多个电极之前形成支撑图案。

Description

包括用于电极的支撑件的半导体器件及其形成方法
相关申请的交叉引用
本申请要求2012年8月29日提交至韩国知识产权局的韩国专利申请No.10-2012-0095090的优先权，在此通过引用方式将该公开整体并入本文。
技术领域
本公开涉及半导体器件和形成半导体器件的方法。
背景技术
随着半导体器件变得更为高度集成化，会需要在有限面积内具有足够电容的电容器。电容器的电容与电极的表面积和电介质膜的介电常数成正比，并与电介质膜的等效氧化物厚度成反比。在有限面积内增大电容器的电容的尝试可以包括通过形成三维结构的电容器来增大电极的表面积、减小电介质膜的等效氧化物厚度、以及使用具有高介电常数的电介质膜。
增大电极的表面积可以增大下电极（或储存电极）的高度。此外，可以扩大使用半球状颗粒（hemi-spherical grain，HSG）的下电极的有效表面积，并且可以利用使用了单柱面储存（one cylinderstorage，OCS）电极的柱面的内侧面积和外侧面积。具有高介电常数的电介质膜可以是诸如二氧化钛（TiO2）和五氧化二钽（Ta2O5）之类的金属氧化膜或者钙钛矿结构的铁电膜（例如，锆钛酸铅(PZT)(PbZrTiO3)或钛酸锶钡(BST)(BaSrTiO3)）。
发明内容
本发明构思的各种实施例提供了一种半导体器件。所述半导体器件可以包括衬底。此外，所述半导体器件可以包括多个电容器。所述多个电容器可以包括在所述衬底上的各自独立的多个下电极、在所述多个下电极的表面上的电介质膜以及在所述电介质膜上的上电极。所述半导体器件可以包括：第一支撑图案，其连接到所述多个下电极各自的下部侧壁，并且包括第一开口；以及第二支撑图案，其连接到所述多个下电极各自的上部侧壁，并且包括第二开口。所述第一支撑图案与所述第二支撑图案之间的第一距离可以比所述第一支撑图案与所述多个下电极各自的和所述衬底相邻的底部之间的第二距离更长。例如，所述第一距离和所述第二距离可以分别是第一垂直距离和第二垂直距离，并且所述第一垂直距离与所述第二垂直距离之比可以在从大约1:1到大约9:1的范围内。
在各种实施例中，所述第一支撑图案可以具有第一厚度，所述第一厚度实质上等于或者薄于所述第二支撑图案的第二厚度。在一些实施例中，所述第二开口在平面图中可以至少与所述第一开口的一部分重叠，并且所述第一开口可以具有第一宽度，所述第一宽度比所述第二开口的第二宽度更宽。作为替代，所述第二开口可以与所述第一开口偏离，使得所述第一开口与所述第二开口在平面图中不重叠。
根据各种实施例，一种半导体器件可以包括衬底和多个电容器。所述多个电容器可以包括在所述衬底上的各自独立的多个下电极、在所述多个下电极的表面上的电介质膜以及在所述电介质膜上的上电极。所述半导体器件可以包括第一支撑图案，所述第一支撑图案连接到所述多个下电极的下部侧壁并且包括第一开口。此外，所述半导体器件可以包括第二支撑图案，所述第二支撑图案连接到所述多个下电极的上部侧壁并且包括第二开口。所述第二开口在平面图中可以至少与所述第一开口的一部分重叠，并且所述第一开口可以具有第一宽度，所述第一宽度比所述第二开口的第二宽度更宽。
在各种实施例中，所述第一支撑图案可以具有第一厚度，所述第一厚度实质上等于或者薄于所述第二支撑图案的第二厚度。在一些实施例中，所述第一支撑图案与所述第二支撑图案之间的第一垂直距离可以比所述第一支撑图案与所述多个下电极各自的和所述衬底相邻的底部之间的第二垂直距离更长。例如，所述第一垂直距离与所述第二垂直距离之比可以在从大约1:1到大约9:1的范围内。此外，在一些实施例中，所述多个下电极各自的顶表面可以实质上共面。
根据各种实施例，一种形成半导体器件的方法可以包括在下部结构上形成可去除层。所述可去除层包括半导体材料或者氧化物材料。所述方法可以包括在所述可去除层的顶表面上形成相对于所述可去除层具有蚀刻选择性的缓冲层。所述方法可以包括在所述缓冲层上形成支撑层，以定义暴露所述缓冲层的开口。所述方法可以包括将所述可去除层、所述缓冲层和所述支撑层图案化，以形成暴露所述下部结构的多个孔。所述方法可以包括分别在所述多个孔中形成多个下电极。所述方法可以包括去除所述可去除层和所述缓冲层。此外，所述方法可以包括在所述多个下电极的表面上顺序地形成电介质膜和上电极。
在各种实施例中，所述支撑层可以包括相对于所述可去除层和所述缓冲层具有蚀刻选择性的材料。在一些实施例中，所述可去除层可以包括单晶硅层、非晶硅层、掺杂硅层、锗硅层或者碳基材料。在一些实施例中，所述支撑层可以包括氮化硅（SiN）、氮碳化硅（SiCN）、氧化钽（TaO）和二氧化钛（TiO2）中的一种。此外，形成所述多个孔的步骤可以包括：在所述支撑层上形成牺牲层以填充所述开口；在所述牺牲层上形成掩模图案；以及使用所述掩模图案作为蚀刻掩模来顺序地并且各向异性地蚀刻所述牺牲层、所述支撑层、所述缓冲层和所述可去除层。
根据各种实施例，一种形成半导体器件的方法可以包括形成第一结构，所述第一结构包括顺序地堆叠在下部结构上的第一可去除层、第一缓冲层和第一支撑层，所述第一支撑层定义了暴露所述第一缓冲层的第一开口。所述方法可以包括形成第二结构，所述第二结构包括顺序地堆叠在所述第一结构上的第二可去除层、第二缓冲层和第二支撑层，所述第二支撑层定义了暴露所述第二缓冲层的第二开口。所述方法可以包括将所述第一和第二结构图案化，以形成暴露所述下部结构的多个孔。所述方法可以包括分别在所述多个孔中形成多个下电极。所述方法可以包括去除所述第一和第二缓冲层以及所述第一和第二可去除层。此外，所述方法可以包括在所述多个下电极的表面上顺序地形成电介质膜和上电极。
在各种实施例中，所述第一可去除层的第一厚度可以比所述第二可去除层的第二厚度更薄。在一些实施例中，所述第一开口可以具有第一宽度，所述第一宽度比所述第二开口的第二宽度更宽。在一些实施例中，所述第一支撑层可以具有第一厚度，所述第一厚度薄于或者实质上等于所述第二支撑层的第二厚度。此外，所述第二开口在平面图中可以至少与所述第一开口的一部分重叠。作为替代，所述第二开口可以与所述第一开口偏离，使得所述第一开口与所述第二开口在平面图中不重叠。
根据各种实施例，所述第一可去除层和所述第二可去除层中的至少一个可以包括单晶硅层、非晶硅层、掺杂硅层、锗硅层或者碳基材料。在一些实施例中，所述第一和第二支撑层可以包括SiN、SiCN、TaO和TiO2中的一种。此外，形成所述多个孔的步骤可以包括：在所述第二结构上形成牺牲层以填充所述第二开口；在所述牺牲层上形成掩模图案；以及使用所述掩模图案作为蚀刻掩模来顺序地并且各向异性地蚀刻所述牺牲层、所述第二结构和所述第一结构。
在各种实施例中，去除所述第一和第二缓冲层以及所述第一和第二可去除层的步骤可以包括执行第一各向同性蚀刻工艺，以去除所述第二缓冲层并且通过所述第二开口暴露所述第二可去除层。去除所述第一和第二缓冲层以及所述第一和第二可去除层的步骤可以包括执行第二各向同性蚀刻工艺，以去除被所述第二开口暴露的所述第二可去除层并暴露所述多个下电极的上部，并且通过所述第一开口暴露所述第一缓冲层。去除所述第一和第二缓冲层以及所述第一和第二可去除层的步骤可以包括执行第三各向同性蚀刻工艺，以去除所述第一缓冲层并且通过所述第一开口暴露所述第一可去除层。此外，去除所述第一和第二缓冲层以及所述第一和第二可去除层的步骤可以包括执行第四各向同性蚀刻工艺，以去除所述第一可去除层并且暴露所述多个下电极的下部。
根据各种实施例，一种形成半导体器件的方法可以包括在衬底上形成第一可去除层，其中所述第一可去除层可以包括半导体材料或者氧化物材料。所述方法可以包括在所述第一可去除层上形成第一支撑层。所述方法可以包括在所述第一支撑层上形成第二可去除层，其中所述第二可去除层可以包括半导体材料或者氧化物材料。所述方法可以包括在所述第二可去除层上形成第二支撑层。所述方法可以包括将所述第一和第二可去除层以及所述第一和第二支撑层图案化，以在其中形成多个孔并且形成第一和第二支撑图案。所述方法可以包括在形成所述第一和第二支撑图案之后，分别在所述多个孔中形成多个电极。此外，所述方法可以包括在形成所述多个电极之后去除所述第一和第二可去除层。
在各种实施例中，所述方法可以包括在分别将所述第一和第二支撑层图案化以形成所述第一和第二支撑图案之前，分别在所述第一和第二可去除层上形成第一和第二缓冲层。此外，所述方法可以包括在所述第二缓冲层上形成牺牲掩模层，然后，在去除所述牺牲掩模层之前，分别将所述第一和第二支撑层图案化以形成所述第一和第二支撑图案。
根据各种实施例，形成所述多个电极的步骤可以包括在所述多个孔的每一个孔中形成导电材料。在一些实施例中，所述多个电极可以包括多个下电极，并且所述方法可以包括在所述多个下电极上形成电介质膜和上电极。此外，所述第一和第二支撑图案可以分别与所述多个电极的下部和上部侧壁相邻。
附图说明
通过附图及以下详细描述，本公开的上述及其他特征和优点将变得更明显。
图1至图38表示本文所述的非限制性示例实施例。
图1是图示出根据一些实施例的半导体器件的平面图。
图2是图示出根据一些实施例的并且沿图1的线I-I'截取的半导体器件的截面图。
图3是图示出根据一些实施例的半导体器件的透视图。
图4和图5分别是图示出可以设置在根据一些实施例的半导体器件中的下电极的修改结构的平面图和截面图。
图6是图示出可以设置在根据一些实施例的半导体器件中的支撑图案的修改结构的平面图。
图7是图示出根据一些实施例的半导体器件的平面图。
图8是图示出根据一些实施例的半导体器件的透视图。
图9是图示出根据一些实施例的半导体器件的平面图。
图10是图示出根据一些实施例的半导体器件的透视图。
图11至图19是图示出根据一些实施例的并且沿图1的线I-I'截取的半导体器件的制造方法的截面图。
图20和图21是图示出可以设置在根据一些实施例的半导体器件中的支撑图案的形成方法的截面图。
图22是图示出根据一些实施例的半导体器件的制造方法的流程图。
图23至图29是图示出根据一些实施例的半导体器件的制造方法的截面图。
图30是图示出根据一些实施例的半导体器件的制造方法的流程图。
图31至图36是图示出根据一些实施例的半导体器件的制造方法的截面图。
图37是图示出包括根据一些实施例的半导体器件的存储器系统的示意性框图。
图38是图示出包括根据一些实施例的半导体存储器件的电子系统的一个示例的示意性框图。
具体实施方式
下面参照附图描述示例实施例。在不背离本公开的精神和教导的情况下许多不同的形式和实施例都是可能的，因此本公开不应被视为限制于本文阐述的示例实施例。相反，提供这些示例实施例是为了使得本公开透彻和完整，并将对本领域所属技术人员传达本公开的范围。在附图中，为清楚起见可能夸大了层和区域的尺寸和相对尺寸。相同附图标记在描述中始终指代相同元件。
本文使用的术语目的仅在于描述具体实施例，而不意在限制实施例。如本文中所使用的那样，单数形式“一”、“一个”和“该”意在同时包括了复数形式，除非上下文另有清楚指示。还将理解的是，术语“包括”、“包括……的”、“包含”和/或“包含……的”当用在本说明书中时，指定了存在所述特征、步骤、操作、元件和/或部件，但并不排除存在或添加一个或多个其他特征、步骤、操作、元件、部件和/或其组合。
将会理解，当一个元件被称为“耦接”、“连接”或“响应于”另一元件或者“在另一元件上”时，其可以直接耦接、连接或响应于另一元件或者直接在另一元件上，或者也可以存在中间元件。相反，当一个元件被称为“直接耦接”、“直接连接”或“直接响应于”另一元件或者“直接在另一元件上”时，则不存在中间元件。如本文所使用的那样，术语“和/或”包括列出的一个或多个相关项的任意和所有组合。
将会理解，尽管本文可以使用术语“第一”、“第二”等来描述各种元件，然而这些元件不应被这些术语限制。这些术语仅用于将一个元件与其他元件区分开。因此，“第一”元件可以被称为“第二”元件而没有背离本发明实施例的教导。
在本文中，为了描述上的方便，可以使用诸如“在……之下”、“在……下方”、“下部”、“在……上方”、“上部”等空间相对术语来描述附图中所示的一个元件或特征与其他（多个）元件或特征之间的关系。将会理解，除了附图中示出的方位以外，这些空间相对术语意在还涵盖在使用中或操作中的器件的不同方位。例如，如果附图中的器件被翻转，则描述为在其他元件或特征“下方”或“之下”的元件将会定位成在其他元件或特征的“上方”。因此，示例术语“在……下方”可以涵盖上方和下方两种方位。可以通过其他方式将器件定位（旋转90度或处于另外的方位），并且可以相应地解释本文所使用的空间相对描述词。
本文参照作为示例实施例的理想化实施例（和中间结构）的示意性图示的截面图来描述本发明构思的示例实施例。因而，存在由于例如制造技术和/或容差造成的与图示形状的差异是可预见的。因此，本发明构思的示例实施例不应被视为限制于本文图示出的各区域的具体形状，而是包括例如由于制造而引起的形状上的偏差。例如，图示为矩形的注入区可以在其边缘具有圆形或曲线特征和/或注入浓度的梯度，而不是从注入区到非注入区的二元改变。同样地，通过注入而形成的埋置区可以导致埋置区与进行注入的表面之间的区域当中存在某种程度的注入。因此，附图中所示的区域实质上是示意性的，它们的形状并不意在图示出器件的区域的实际形状，并且不意在限制示例实施例的范围。
除非另有定义，否则本文所使用的所有术语（包括技术和科学术语）具有与本发明构思所属的领域中的一般技术人员通常理解的相同含义。还将理解，诸如在常用词典中使用的那些术语应当解释为具有与它们在相关技术背景和/或本说明书的上下文中的含义一致的含义，并且不会解释为理想化或过于正式的意义，除非本文清楚地进行了定义。
图1是图示出根据一些实施例的半导体器件的平面图。图2是图示出根据一些实施例的并且沿图1的线I-I'截取的半导体器件的截面图，并且图3是图示出根据一些实施例的半导体器件的透视图。
图4和图5分别是图示出可以设置在根据一些实施例的半导体器件中的下电极的修改结构的平面图和截面图。图6是图示出可以设置在根据一些实施例的半导体器件中的支撑图案的修改结构的平面图。
参照图1至图3，在下部结构100中可以设置电容器。下部结构100可以包括半导体衬底、半导体器件和/或层间绝缘层。例如，半导体衬底可以包括其中将会形成存储单元的单元区域A和其中将会形成用于控制存储单元的外围电路的外围电路区域B。在半导体衬底中可以设置半导体器件（例如，金属氧化物半导体(MOS)晶体管、二极管或电阻器）。在一些示例实施例中，在半导体衬底的单元区域A上可以形成栅极线和位线。此外，在半导体衬底的单元区域A上可以形成MOS晶体管的源/漏电极和与栅极线连接的接触插塞。
下部结构100的最上层可以是具有平坦化的顶表面的层间绝缘层，并且在层间绝缘层上可以设置电容器的下电极170。例如每个电容器可以包括下电极170、电介质膜180和上电极190，并且下电极170可以电连接到设置在下部结构100中的开关器件。
如图1和图4所示，在平面图中，下电极170可以沿列方向和行方向规则地排列。作为替代，如图6所示，下电极170可以设置为形成Z字形排列。
如图1至图3所示，下电极170可以具有圆筒形结构，包括底部和从底部垂直地延伸的侧壁部分。下电极170的底部和侧壁部分可以具有大体相同的厚度。作为替代，如图4和图5所示，下电极170可以具有柱状结构。在一些实施例中，下电极170的宽度可以向下逐渐变细。换句话说，下电极170的下部宽度可以小于下电极170的上部宽度。另外，各下电极170的顶表面可以大体上相互共面，并且下电极170可以形成为具有大体上相同的上部宽度。
可以由金属材料、金属氮化物层和金属硅化物中的至少一种来形成下电极170。在一些示例实施例中，可以由高熔点金属（例如钴、钛、镍、钨和钼）来形成下电极170。在一些实施例中，可以由金属氮化物层（例如，氮化钛(TiN)、氮化硅钛(TaSiN)、氮化铝钛(TiAlN)、氮化钽(TaN)、氮化硅钽(TaSiN)、氮化铝钽(TaAlN)或氮化钨(WN)）来形成下电极170。在一些实施例中，可以从由铂（Pt）、钌（Ru）和铱（Ir）构成的贵金属组中选出至少一种来形成下电极170。在一些实施例中，可以由比如氧化铂（PtO）、氧化钌（RuO2）或氧化铱（IrO2）之类的导电贵金属氧化物层以及如氧化钌锶（SRO）（SrRuO3）、氧化钌锶钡（BSRO）（BaSrRuO3）、氧化钌钙（CRO）（CaRuO3）或氧化镧锶钴（LSCO）之类的导电氧化膜来形成下电极170。
考虑到电容器的电容正比于下电极170的表面积，下电极170可以形成为具有增大的高度。因此，下电极170可以具有增大的高宽比（或下电极170的高度与下电极170的宽度之比）。在一些示例实施例中，为了保护/防护下电极170免于弯曲或倾倒，可以设置第一支撑图案132和第二支撑图案152来水平地支撑下电极170的侧壁。换句话说，第一支撑图案132和第二支撑图案152可以为半导体器件的电容器提供结构稳定性。第一支撑图案132和第二支撑图案152可以形成在彼此不同水平面上。在一些实施例中（例如图2所示），可以通过两个支撑图案来支撑每一个下电极170，但是随着下电极170的高宽比增大，支撑图案的数量可以增大到三个或更多。
在一些示例实施例中，第一支撑图案132可以设置为支撑下电极170的下部侧壁，并且具有形成在预定区域处的第一开口131。第二支撑图案152可以设置为支撑下电极170的上部侧壁，并且具有形成在预定区域处的第二开口151。
第一开口131和第二开口151可以形成为具有条形、矩形结构或线状结构。然而，第一开口131和第二开口151的结构可以以各种方式修改，并且下电极170的至少一部分侧壁可以连接到第一支撑图案132和第二支撑图案152。
在一些示例实施例中，第一开口131和第二开口151可以形成在平面图中大体上相同的位置处。换言之，第一开口131和第二开口151在平面图中可以相互重叠。第一开口131和第二开口151的最小宽度可以大于下电极170之间的间隔。在一些示例实施例中，第一开口131和第二开口151可以形成为大体上具有相同的宽度。此外，第一开口131和第二开口151可以如图1所示形成为平行于列方向和行方向之一。作为替代，第一开口131和第二开口151可以如图6所示形成为平行于对角线方向。
第一支撑图案132和第二支撑图案152的垂直位置可以进行各种改变。例如，第一支撑图案132与第二支撑图案152之间的垂直距离H2可以大于或大体上等于第一支撑图案132与下电极170的相邻于下部结构100的底部之间的垂直距离H1。在一些示例实施例中，可以将第一支撑图案132和第二支撑图案152设置为使得H1与H2之比处于从大约1:1至大约1:9的范围内。
在一些示例实施例中，第一支撑图案132和第二支撑图案152可以形成为彼此具有不同厚度。例如，第一支撑图案132可以比第二支撑图案152更薄。作为替代，第一支撑图案132可以形成为具有与第二支撑图案152的厚度大体上相同的厚度。在一些示例实施例中，第一支撑图案132可以具有大约100至500埃
Figure BDA0000374146360000111
的厚度，而第二支撑图案152可以具有大约300至
Figure BDA0000374146360000112
的厚度。可以由氮化硅（SiN）、氮碳化硅（SiCN）、氧化钽（TaO）或二氧化钛（TiO2）中的至少一种来形成第一支撑图案132和第二支撑图案152。
电介质膜180可以形成为以均匀厚度覆盖多个下电极170。此外，电介质膜180可以在第一支撑图案132和第二支撑图案152上形成均匀厚度。可以通过从由例如金属氧化物（比如氧化铪(HfO2)、氧化锌(ZrO2)、氧化铝(Al2O3)、氧化镧(La2O3)、氧化钽(Ta2O3)和二氧化钛(TiO2)）和钙钛矿结构的电介质材料（比如钛酸锶(SrTiO3)(STO)、BaSrTiO3(BST)、钛酸钡(BaTiO3)、PZT、锆钛酸铅镧(PLZT)）所构成的组当中选出的任意单一膜或者它们的组合来形成电介质膜180。电介质膜180的厚度可以在大约
Figure BDA0000374146360000113
至大约范围内。
可以在电介质膜180上形成上电极190以覆盖多个下电极170。在下电极170具有圆筒形结构的实施例中，上电极190可以填充设有电介质膜180的下电极170的内部空间。上电极190可以包括掺杂硅、金属材料、金属氮化物或金属硅化物中的至少一种。例如，在一些示例实施例中，可以由高熔点金属（比如钴、钛、镍、钨和钼）来形成上电极190。在一些实施例中，可以由金属氮化物层（例如，氮化钛(TiN)、氮化硅钛(TaSiN)、氮化铝钛(TiAlN)、氮化钽(TaN)、氮化硅钽(TaSiN)、氮化铝钽(TaAlN)或氮化钨(WN)）来形成上电极190。在一些实施例中，可以从由铂（Pt）、钌（Ru）和铱（Ir）构成的贵金属组中选出至少一种来形成上电极190。在一些实施例中，可以由比如氧化铂（PtO）、氧化钌（RuO2）或氧化铱（IrO2）之类的导电贵金属氧化物层以及比如SRO（SrRuO3）、BSRO（BaSrRuO3）、CRO（CaRuO3）或LSCO之类的导电氧化膜来形成上电极190。
图7是图示出根据一些示例实施例的半导体器件的平面图。图8是图示出根据一些示例实施例的半导体器件的透视图。同样，为简洁起见，不会非常详细地描述图7和图8中与前文参照图1至图3示出和描述的元件和特征相似的元件和特征。
参照图7和图8，第一支撑图案132和第二支撑图案152可以设置在不同水平面上以支撑下电极170。第一支撑图案132可以连接到下电极170的下部，以使得在预定区域处形成第一开口131。第二支撑图案152可以连接到下电极170的上部，以使得在预定区域处形成第二开口151。
如图7和图8所示，第一开口131和第二开口151可以具有彼此不同的宽度。例如，如图7所示，第一开口131的宽度W1可以大于第二开口151的宽度W2。作为替代，在一些实施例中，第一开口131的宽度W1可以小于第二开口151的宽度W2。第一开口131和第二开口151的最小宽度可以大于彼此相邻的下电极170之间的间隔。
另外，如参照图2所描述的那样，第一支撑图案132和第二支撑图案152的垂直位置可以进行各种改变。例如，第一支撑图案132与第二支撑图案152之间的垂直距离H2可以大于或大体上等于第一支撑图案132与下电极170的跟下部结构100相邻的底部之间的垂直距离H1。
图9是图示出根据一些示例实施例的半导体器件的平面图。图10是图示出根据一些示例实施例的半导体器件的透视图。同样，为简洁起见，不会非常详细地描述图9和图10中与前文参照图1至图3示出和描述的元件和特征相似的元件和特征。
参照图9和图10，第一支撑图案132和第二支撑图案152可以设置在不同水平面上以支撑下电极170。第一支撑图案132和第二支撑图案152可以连接到下电极170的侧壁的部分，以使得在预定区域处形成开口。根据图9，在平面图中，第一支撑图案132的第一开口131可以形成在与第二支撑图案152的第二开口151的位置偏离的位置处。换言之，如图9的平面图所示，第一开口131和第二开口151在平面图中可以彼此偏移。例如，第一开口131的整个部分或绝大部分可以不与第二开口151重叠。即，根据图9和图10，第一支撑图案132和第二支撑图案152可以形成在彼此不同的垂直高度上，而在平面图中不对其第一开口131和第二开口151的水平位置进行任何限制。
为克服在电容器形成期间由于下电极170的高宽比而引起的技术困难，可以使用形成有下电极孔的模制层来形成下电极170。在一些实施例中，为增大电容器的电容，模制层可以形成具有增大的厚度。然而，模制层厚度的增大会导致下电极170的高宽比的增大，因此下电极170可能会倾倒。为保护/防护下电极170免于倾倒，可以形成第一支撑图案132和第二支撑图案152来支撑下电极170的下部侧壁和上部侧壁。
参照图11至图21来描述具有电容器的半导体器件的制造方法。图11至图19是图示出根据一些实施例的半导体器件的制造方法的截面图。更具体地说，图11至图19是沿图1的线I-I'截取的截面图。图20和图21是图示出可以设置在根据一些示例实施例的半导体器件中的支撑图案的形成方法的截面图。
参照图11，提供了下部结构100，并且下部结构100可以包括半导体衬底、半导体器件和层间绝缘层。例如，半导体衬底可以包括其中将形成存储单元的单元区域A和其中将形成用于控制存储单元的外围电路的外围电路区域B。半导体器件可以包括例如MOS晶体管、二极管和电阻器。在一些示例实施例中，可以在半导体衬底的单元区域A上形成栅极线和位线。另外，可以在半导体衬底的单元区域A上形成MOS晶体管的源/漏电极以及与栅极线连接的接触插塞。
下部结构100的最上层可以是具有平坦化的顶表面的层间绝缘层。层间绝缘层可以包括以下材料中的至少一个或它们的任意组合：高密度等离子体（HDP）氧化物、TEOS（正硅酸乙酯）、PE-TEOS（等离子体增强正硅酸乙酯）、臭氧（O3）-TEOS（O3-正硅酸乙酯）、USG（未掺杂硅酸盐玻璃）、PSG（磷硅酸盐玻璃）、BSG（硼硅酸盐玻璃）、BPSG（硼磷硅酸盐玻璃）、FSG（氟化物硅酸盐玻璃）、SOG（旋涂玻璃）、TOSZ（Tonen SilaZene）。作为替代，层间绝缘层可以包括氮化硅、氧氮化硅或低k材料中的至少一种。
接下来，如图11所示，可以在下部结构100上形成第一模制结构。第一模制结构可以包括顺序地堆叠在下部结构100上的第一模制层120、第一缓冲层121和具有第一开口131的第一支撑层130。
在一些示例实施例中，第一模制层120可以由半导体材料形成。例如，可以由单晶硅层、非晶硅层、掺杂硅层、锗硅层或碳基材料来形成第一模制层120。作为替代，第一模制层120可以由氧化硅层来形成。在一些示例实施例中，第一模制层120可以形成为具有大约
Figure BDA0000374146360000141
至
Figure BDA0000374146360000142
的厚度。可以使用诸如化学气相沉积（CVD）或物理气相沉积（PVD）之类的沉积工艺来形成第一模制层120。
此外，在形成第一模制层120之前，可以在下部结构100的平坦化顶表面上形成蚀刻停止层110。可以由相对于平坦化层间绝缘层和第一模制层120具有蚀刻选择性的材料来形成蚀刻停止层110。例如，可以由氮化硅层或氧氮化硅层来形成蚀刻停止层110。
在一些示例实施例中，可以在第一模制层120的顶表面上形成第一缓冲层121。可以由相对于第一模制层120和第一支撑图案132具有蚀刻选择性的材料来形成第一缓冲层121。例如，可以采用从由氧化硅层、氧氮化硅层、碳化硅层和碳氮化硅层所构成的组中选出的一种来形成第一缓冲层121。可以使用诸如化学气相沉积（CVD）或物理气相沉积（PVD）之类的沉积工艺来形成第一缓冲层121。第一缓冲层121可以形成为大约
Figure BDA0000374146360000143
至
Figure BDA0000374146360000144
的厚度。在第一缓冲层121上形成第一支撑层131的工艺中，可以将第一缓冲层121用作蚀刻停止层，以便保护/防护第一模制层120在后续工艺（例如形成如图14中所示的第一和第二支撑图案的工艺）期间免于受损。
接下来，可以形成第一支撑层130以定义暴露第一缓冲层121的第一开口131。例如，第一支撑层130的形成可以包括：在第一缓冲层121上形成支撑层；在支撑层上形成掩模图案以定义开口；以及使用掩模图案作为掩模来各向异性地蚀刻支撑层。
可以由相对于第一缓冲层121以及第一模制层120和第二模制层140具有蚀刻选择性的材料来形成第一支撑层130。在一些示例实施例中，可以由SiN、SiCN、TaO和TiO2中的一种来形成第一支撑层130。第一支撑层130可以形成为大约
Figure BDA0000374146360000145
至
Figure BDA0000374146360000146
的厚度。
可以使用等离子体蚀刻工艺来执行用于形成第一支撑层130的各向异性蚀刻工艺。例如，在第一支撑层130由氮化硅层形成并且第一缓冲层121由含硅层形成的实施例中，可以使用碳氟（CxFy）基或碳氢氟（CxHyFz）基蚀刻气体来执行等离子体蚀刻工艺。这里，设置在第一支撑层130下方的第一缓冲层121可以用作蚀刻停止层。因此，可以保护/防护第一模制层120在各向异性蚀刻工艺期间免于被暴露。第一缓冲层121可以保护/防护第一模制层120的表面免于被高能量等离子体损伤。
因此，第一支撑层130可以包括暴露单元区域A上的第一缓冲层121的第一开口131。此外，第一支撑层130可以暴露外围电路区域B上的第一缓冲层121。例如，第一支撑层130可以包括条形的第一开口131，如图11所示。条形第一开口131可以沿列方向和行方向布置，或者可以具有Z字形布置。作为替代，第一支撑层130可以形成为具有线形的第一开口131。
参照图12，可以在第一模制结构上形成第二模制结构以包括第二支撑层150，该第二模制结构可以具有第二模制层140、第二缓冲层141和第二开口151。在一些示例实施例中，第二模制层140可以形成在第一支撑层130上以填充第一开口131。可以在形成下电极孔（例如，如图14所示）的工艺期间，由与第一模制层120相同的材料或者由呈现10%或更小蚀刻率差异的材料来形成第二模制层140。在一些示例实施例中，第二模制层140可以由半导体材料形成。例如，可以由单晶硅层、非晶硅层、掺杂硅层、锗硅层或碳基材料来形成第二模制层140。作为替代，可以由氧化硅层形成第二模制层140。可以使用诸如化学气相沉积（CVD）或物理气相沉积（PVD）之类的沉积工艺来形成第二模制层140。
在一些示例实施例中，第二模制层140的厚度可以大体上等于或大于第一模制层120的厚度。在一些示例实施例中，第一模制层120的厚度与第二模制层140的厚度之比可以在从大约1:1至大约1:9的范围内。例如，第二模制层140可以形成为具有大约
Figure BDA0000374146360000151
至
Figure BDA0000374146360000152
的厚度。
在一些示例实施例中，可以在第二模制层140上形成第二缓冲层141。可以由相对于第二模制层140和第二支撑层150具有蚀刻选择性的材料来形成第二缓冲层141。可以由与第一缓冲层121相同的材料来形成第二缓冲层141。例如，可以采用从由氧化硅层、氧氮化硅层、碳化硅层和碳氮化硅层所构成的组中选出的一种来形成第二缓冲层141。可以使用诸如化学气相沉积（CVD）或物理气相沉积（PVD）之类的沉积工艺来形成第二缓冲层141。
在一些示例实施例中，第二缓冲层141的厚度可以大体上等于或大于第一缓冲层121的厚度。例如，第二缓冲层141可以形成为具有大约
Figure BDA0000374146360000161
至
Figure BDA0000374146360000162
的厚度。第二缓冲层141可以在形成第二开口151的工艺中用作蚀刻停止层，从而保护/防护第二模制层140免于受到对第二支撑层150进行各向异性蚀刻时的高能量等离子体的损伤。
接下来，可以形成第二支撑层150来包括暴露第二缓冲层141的第二开口151。例如，第二支撑层150的形成可以包括：在第二缓冲层141上形成支撑层；在支撑层上形成定义开口的掩模图案；以及使用该掩模图案作为蚀刻掩模来对支撑层进行各向异性蚀刻。
可以由在去除第一模制层120和第二模制层140的后续工艺中能够具有蚀刻选择性（例如低蚀刻率）的材料来形成第二支撑层150。在一些示例实施例中，可以由SiN、SiCN、TaO、和TiO2中的一种来形成第二支撑层150。第二支撑层150的厚度可以大体上等于或大于第一支撑层130的厚度。例如，第一支撑层130的厚度与第二支撑层150的厚度之比可以在从大约1:1至大约1:5的范围内。例如，第二支撑层150可以形成为具有大约
Figure BDA0000374146360000163
至
Figure BDA0000374146360000164
的厚度。
可以使用等离子体蚀刻工艺来执行用于形成第二支撑层150的各向异性蚀刻工艺。例如，在第二支撑层150由氮化硅层形成并且第二缓冲层141由含硅层形成的实施例中，可以使用CxFy基或CxHyFz基的蚀刻气体来执行等离子体蚀刻工艺。这里，第二缓冲层141可以用作蚀刻停止层。因此，可以保护/防护第二模制层140免于在各向异性蚀刻工艺期间被暴露。
因此，第二支撑层150可以包括暴露单元区域A上的第二缓冲层141的第二开口151。另外，第二支撑层150可以外围电路区域B上的第二缓冲层141。在各向异性蚀刻工艺期间，设置在第二支撑层150下方的第二缓冲层141可以用作蚀刻停止层。因此，可以保护/防护第二模制层140免于在各向异性蚀刻工艺期间被暴露。
如图12所示，第二支撑层150可以包括条形的第二开口151。条形第二开口151可以沿列方向和行方向布置，或者可以具有Z字形布置。作为替代，第二支撑层150可以被图案化来具有线形结构。在一些示例实施例中，可以分别在第一支撑层130的第一开口131上形成第二支撑层150的第二开口151。换句话说，在平面图中，第一开口131可以与第二开口151重叠。如图12所示，可以使用用于形成第一开口131的掩模图案来形成第二开口151。在一些示例实施例中，第二支撑层150的第二开口151的宽度可以与第一支撑层130的第一开口131的宽度不同。例如，参照图20，第二开口151的宽度W2可以小于第一开口131的宽度W1。作为替代，在一些实施例中，第二支撑层150的第二开口151的宽度可以大于第一支撑层130的第一开口131的宽度。在一些实施例中，如图21所示，在平面图中，第一支撑层130的第一开口131可以形成为不与第二支撑层150的第二开口151重叠。例如，可以在形成具有第一开口131的第一支撑层130之后形成具有第二开口151的第二支撑层150，并且在一些实施例中，第一开口131可以在平面位置和尺寸方面与第二开口151不同。
在一些实施例中，可以在形成第二支撑图案152之后形成第一支撑图案132。然而，在这样的实施例中，在形成第一支撑图案132的各向异性蚀刻工艺期间，第二支撑图案152的厚度可能会减小，并且这可能导致难以将第一支撑图案132与第二支撑图案152之间的垂直间隔增大到期望值。例如，第一支撑图案132与第二支撑图案152之间的垂直间隔可能小于第一支撑图案132与下电极170的相邻于下部结构100的底部之间的垂直间隔。
与之相比，根据一些示例实施例，在形成第二支撑图案152之前，可以在第二支撑图案152下方形成第一支撑图案132，因此可以容易地调节第一支撑图案132与第二支撑图案152之间的垂直间隔。另外，还可以在形成第一支撑图案132和第二支撑图案152的各向异性蚀刻工艺中减小/防止副产物的产生并且减小/防止对下电极170和第二支撑图案152的损伤。
如参照图11和图12所述的那样，可以在下部结构100上形成第一和第二模制结构之后形成下电极孔H。例如，参照图13，可以在设置了第二支撑层150的第二缓冲层141上形成用于形成下电极孔H的掩模结构160。由于第一模制层120和第二模制层140可以较厚，因此可以使用相对于第一模制层120和第二模制层140具有高蚀刻选择性的掩模结构160来执行下电极孔H的形成。例如，可以在各向异性蚀刻工艺中由相对于第一模制层120和第二模制层140以及第一支撑层130和第二支撑层150具有蚀刻选择性的材料来形成掩模结构160，以形成下电极孔H。
可以形成掩模结构160以定义在列方向和行方向上布置的开口169，如图13所示。作为替代，掩模结构160的开口169可以平行于对角线方向，并且形成为具有Z字形布置，如图6所示。
例如，掩模结构160可以包括顺序堆叠的牺牲掩模层161、硬掩模层163和有机掩模层165。掩模结构160的形成可以包括：使用掩模图案作为蚀刻掩模来将有机掩模层165图案化；随后使用图案化的有机掩模层165作为蚀刻掩模来对硬掩模层163和牺牲掩模层161进行各向异性蚀刻。
牺牲掩模层161可以形成为填充第二支撑层150的第二开口151。可以由相对于第一模制层120和第二模制层140以及第一支撑层130和第二支撑层150具有蚀刻选择性的材料来形成牺牲掩模层161。在一些示例实施例中，可以由与第二缓冲层141相同的材料来形成牺牲掩模层161。例如，可以由氧化硅层（例如，高密度等离子体(HDP)氧化物、TEOS(正硅酸乙酯)、PE-TEOS(等离子体增强TEOS)、O3-TEOS和USG(未掺杂硅酸盐玻璃)）来形成牺牲掩模层161。
在对牺牲掩模层161进行蚀刻的工艺中，可以由相对于牺牲掩模层161具有蚀刻选择性的无机材料来形成硬掩模层163。例如，可以从由多晶硅、氧氮化硅（SiON）、氮化硅（Si3N4）或碳氮化硅（SiCN）构成的组中选择出一种含硅材料来形成硬掩模层163。
在对硬掩模层163进行蚀刻的工艺中，可以由相对于硬掩模层163具有蚀刻选择性的有机材料来形成有机掩模层165。例如，可以由旋涂硬掩模（SOH）层或非晶碳层（ACL）来形成有机掩模层165。SOH层可以包括碳基SOH层或硅基SOH层。
接下来，可以使用具有开口169的掩模结构160来对第二支撑层150和第二缓冲层141进行各向异性蚀刻。因此，第二支撑图案152可以形成为定义第二开口151和孔。可以在第二支撑层150的各向异性蚀刻工艺中通过过蚀刻（over-etching）来暴露第二模制层140的顶表面。在形成第二支撑图案152之后，可以通过抛光工艺来去除有机掩模层165。
参照图14，可以通过第一模制结构和第二模制结构形成下电极孔H以暴露下部结构100。例如，可以使用掩模结构160作为蚀刻掩模来对第二模制层140、第一支撑层130和第一模制层120进行顺序地各向异性蚀刻，以形成下电极孔H。
可以使用其中第一和第二模制层120和140与第一和第二支撑层130和150之间的蚀刻率之差小于10%的蚀刻配方（etch recipe）来执行用于形成下电极孔H的各向异性蚀刻工艺。另外，可以使用用于蚀刻第一和第二模制层120和140的蚀刻气体以及用于蚀刻第一支撑层130的蚀刻气体来执行用于形成下电极孔H的各向异性蚀刻工艺。
例如，下电极孔H的形成可以包括：使用等离子体对第二模制层140进行各向异性蚀刻以暴露第一支撑层130；使用等离子体对第一支撑层130进行各向异性蚀刻；以及使用等离子体对第一模制层120进行各向异性蚀刻。在第一支撑层130的各向异性蚀刻期间，用于蚀刻第一支撑层130的蚀刻气体可能导致对第二模制层140的暴露侧壁的损伤或聚合物的产生。因此，可以在第一支撑层130的各向异性蚀刻之前，在第二模制层140的侧壁上形成钝化层。例如，可以通过对第二模制层140的暴露侧壁执行氧等离子体处理来形成钝化层。
如果下电极孔H具有较高的高宽比，则硬掩模层163可以被去除，并且牺牲掩模层161可以具有凹入的顶表面。另外，第二支撑图案152上剩余的牺牲掩模层161可以用作用于形成下电极的模子。
如图1所示（其图示出形成在孔H中的下电极170），在平面图中，可以沿列方向和行方向布置下电极孔H。作为替代，如图6所示，在平面图中，下电极孔H可以平行于对角线方向并且形成为具有Z字形布置。作为各向异性蚀刻工艺的结果，下电极孔H在其下部的宽度可以比其上部的宽度更小。在形成下电极孔H期间，可以过蚀刻并且部分地去除蚀刻停止层110，以形成暴露了下部结构100的顶表面的蚀刻停止图案112。
参照图15，可以在下电极孔H中形成下电极170。可以通过如下方式来形成下电极170：在下电极孔H中沉积导电层，并且执行平坦化工艺以从牺牲掩模层161的顶表面去除导电层并且使得各下电极170彼此分离。
可以使用诸如化学气相沉积（CVD）工艺、物理气相沉积（PVD）工艺或原子层沉积（ALD）工艺之类具有优良的台阶覆盖性质的沉积工艺来形成导电层。在一些示例实施例中，导电层可以形成为其厚度比每个下电极孔H的一半宽度更大，从而完全填充下电极孔H。因此，如图15所示，下电极170可以形成为具有柱状结构。作为替代，在一些示例实施例中，导电层可以形成为其厚度比每个下电极孔H的一半宽度更小，从而共形地覆盖每个下电极孔H的内表面。在这样的实施例中，在沉积导电层之后，可以在导电层上形成牺牲层以填充下电极孔H的剩余空间，从而如图2所示，下电极170可以形成为具有圆筒形结构。
在一些示例实施例中，导电层可以包括金属材料、金属氮化物或金属硅化物中的至少一种。例如，可以由高熔点金属（比如钴、钛、镍、钨和钼）来形成导电层。在一些实施例中，可以由金属氮化物层（例如，氮化钛(TiN)、氮化硅钛(TaSiN)、氮化铝钛(TiAlN)、氮化钽(TaN)、氮化硅钽(TaSiN)、氮化铝钽(TaAlN)或氮化钨(WN)）来形成导电层。在一些实施例中，可以从由铂（Pt）、钌（Ru）和铱（Ir）构成的贵金属组中选出至少一种来形成导电层。在一些实施例中，可以由诸如PtO、RuO2或IrO2之类的导电贵金属氧化物层以及诸如SRO（SrRuO3）、BSRO（BaSrRuO3）、CRO（CaRuO3）或LSCO之类的导电氧化膜来形成导电层。
在沉积了导电层之后，可以执行等离子体处理工艺和/或热处理工艺，以去除在导电层沉积期间可能产生的杂质或副产物。可以使用氮气（N2）或氢气（H2）等离子体来执行等离子体处理工艺。
平坦化工艺可以是例如化学机械抛光工艺或干法回蚀工艺。作为平坦化工艺的结果，下电极170的顶表面可以与牺牲掩模层161的顶表面共面。
根据一些示例实施例，可以在形成下电极170之前形成第一支撑图案132和第二支撑图案152，因此可以保护/防护下电极170免于被暴露于用来形成第一支撑图案132和第二支撑图案152的蚀刻气体中。此外，即使用来形成第一支撑图案132和第二支撑图案152的蚀刻气体产生了副产物（例如，非挥发性聚合物（例如氟化钛(TiFx)）），这些副产物也不会残留在一部分第一模制层120和第二模制层140中，因此可以在后续工艺中容易地去除第一模制层120和第二模制层140。
参照图16至图19，可以去除第一模制层120和第二模制层140以及第一缓冲层121和第二缓冲层141。参照图16，可以去除被平坦化工艺暴露的牺牲掩模层161以暴露第二支撑图案152。在一些示例实施例中，由于可以在去除牺牲掩模层161之前形成具有第二开口151的第二支撑图案152，因此在牺牲掩模层161的去除工艺中可以在外围电路区域B和第二支撑图案152的第二开口151上暴露第二缓冲层141的顶表面。
在一些示例实施例中，可以使用如下蚀刻配方来执行牺牲掩模层161的去除工艺：其中在牺牲掩模层161的去除工艺中第二缓冲层141与牺牲掩模层161之间的蚀刻率之差小于10%，并且相对于第二支撑图案152具有蚀刻选择性。因此，可以在牺牲掩模层161的去除工艺期间去除被第二支撑图案152的第二开口151暴露的第二缓冲层141。换言之，可以同时去除牺牲掩模层161和第二缓冲层141，以暴露第二模制层140的顶表面和第二支撑图案152的底表面。
可以使用湿法蚀刻工艺来去除牺牲掩模层161和第二缓冲层141。在一些示例实施例中，如果牺牲掩模层161和第二缓冲层141由氧化硅层形成，则可以使用鲎变形细胞溶解物（limulusamoebocyte lysate，LAL）溶液来执行湿法蚀刻工艺。
在一些示例实施例中，由于可以在去除牺牲掩模层161之前形成具有第二开口151的第二支撑图案152，因此可以减小/防止在用于形成第二支撑图案152的蚀刻工艺中对第二模制层140的顶表面的损伤。
接下来，可以去除第二模制层140以暴露下电极170的上部侧壁，如图17所示。可以使用相对于第一支撑图案132和第一缓冲层121具有蚀刻选择性的蚀刻配方来执行第二模制层140的去除。可以通过对在第二开口151和外围电路区域B处暴露的第二模制层140施加湿法蚀刻溶液来执行第二模制层140的去除。在一些示例实施例中，如果第二模制层140由硅基材料形成，则可以使用蚀刻溶液（比如氢氧化钾(KOH)、氢氧化铵(NH4OH)、氢氧化钠(NaOH)或者氢氧化四甲基铵(TMAH)）来执行第二模制层140的去除。
在一些示例实施例中，由于可以在去除第二模制层140之前形成具有第一开口131的第一支撑图案132，因此可以在去除第二模制层140的工艺中通过外围电路区域B和第一开口131来暴露第一缓冲层121的顶表面。
接下来，可以去除被第一支撑图案132暴露的第一缓冲层121。可以使用相对于第一支撑图案132和第二支撑图案152以及第一模制层120具有蚀刻选择性的蚀刻配方来执行第一缓冲层121的去除。可以通过湿法蚀刻工艺来去除第一缓冲层121，并且，如果第一缓冲层121由氧化硅层形成，则可以通过对被第一支撑图案132暴露的第一缓冲层121的顶表面施加鲎变形细胞溶解物（LAL）溶液来去除第一缓冲层121。因此，如图18所示，第一模制层120的顶表面可以被第一支撑图案132暴露。
在一些示例实施例中，由于可以在去除第一模制层120之前形成具有第一开口131的第一支撑图案132，因此可以保护/防护下电极170和第二支撑图案152免于在用于形成第一支撑图案132的蚀刻工艺中被损伤或去除。
参照图19，可以去除第一模制层120以暴露下电极170的下部侧壁。可以使用相对于第一支撑图案132和第二支撑图案152以及蚀刻停止图案112具有蚀刻选择性的蚀刻配方来执行第一模制层120的去除。
在第一模制层120由硅基材料形成的一些示例实施例中，可以使用蚀刻溶液（比如氢氧化钾(KOH)、氢氧化铵(NH4OH)、氢氧化钠(NaOH)或者氢氧化四甲基铵(TMAH)）来执行第一模制层120的去除。
作为去除第一模制层120的结果，可以在下部结构100上形成具有暴露侧壁的下电极170。另外，第一支撑图案132和第二支撑图案152可以水平地支撑具有较高的高宽比的下电极170，因此可以保护/防护下电极170免于倾倒。
接下来，回头参照图2，可以在下电极170上顺序地形成电介质膜180和上电极190。可以使用诸如化学气相沉积（CVD）工艺、物理气相沉积（PVD）工艺或原子层沉积（ALD）工艺之类具有优良的台阶覆盖性质的沉积工艺来形成电介质膜180和上电极190。
例如，可以通过从由诸如HfO2、ZrO2、Al2O3、La2O3、Ta2O3和TiO2之类的金属氧化物以及诸如SrTiO3(STO)、BaSrTiO3(BST)、BaTiO3、PZT、PLZT之类的钙钛矿结构的电介质材料构成的组中选出的任意单一膜或者它们的组合来形成电介质膜180。此外，电介质膜180可以形成为具有大约
Figure BDA0000374146360000231
至
Figure BDA0000374146360000232
的厚度。
上电极190可以包括掺杂硅、金属材料、金属氮化物或金属硅化物中的至少一种。例如，在一些示例实施例中，可以由高熔点金属（比如钴、钛、镍、钨和钼）来形成上电极190。在一些实施例中，可以由金属氮化物层（例如，氮化钛(TiN)、氮化硅钛(TaSiN)、氮化铝钛(TiAlN)、氮化钽(TaN)、氮化硅钽(TaSiN)、氮化铝钽(TaAlN)或氮化钨(WN)）来形成上电极190。在一些实施例中，可以从由铂（Pt）、钌（Ru）和铱（Ir）构成的贵金属组中选出至少一种来形成上电极190。在一些实施例中，可以由诸如PtO、RuO2或IrO2之类的导电贵金属氧化物层以及诸如SRO（SrRuO3）、BSRO（BaSrRuO3）、CRO（CaRuO3）或LSCO之类的导电氧化膜来形成上电极190。在形成上电极190之后，可以执行等离子体处理工艺和/或热处理工艺来去除在沉积上部导电层的期间可能产生的杂质或副产物。可以使用N2和H2等离子体来执行等离子体处理工艺。
图22是图示出根据一些示例实施例的半导体器件的制造方法的流程图。图23至图29是图示出根据一些示例实施例的半导体器件的制造方法的截面图。
参照图22和图23，可以在下部结构100上形成模制结构（步骤S110）。下部结构100可以包括具有单元区域A和外围电路区域B的半导体衬底、形成在半导体衬底的单元区域A上的存储单元、和形成在半导体衬底的外围电路区域B上的外围电路，如参照图11所描述的那样。
根据一些实施例，图22中的模制结构的形成可以包括在下部结构100上顺序地堆叠第一模制层120、第一支撑层135、第二模制层140、第二支撑层155和第三模制层157。第一模制层120、第一支撑层135、第二模制层140、第二支撑层155和第三模制层157可以形成为覆盖单元区域A和外围电路区域B上的下部结构100。
在一些实施例中，可以由单晶硅层、非晶硅层、掺杂硅层、锗硅层或碳基材料来形成第一模制层120和第二模制层140。可以由与第一模制层120和第二模制层140相同的材料来形成第三模制层157，或者由与第一模制层120和第二模制层140不同的并且相对于第二支撑层155具有蚀刻选择性的材料来形成第三模制层157。例如，可以由诸如高密度等离子体（HDP）氧化物、TEOS（正硅酸乙酯）、PE-TEOS（等离子体增强正硅酸乙酯）、O3-TEOS（O3-正硅酸乙酯）或USG（未掺杂硅酸盐玻璃）之类的氧化硅层来形成第三模制层157。另外，第一模制层120的厚度可以形成为大体等于或小于第二模制层140的厚度。第三模制层157可以形成为具有比第一模制层120和第二模制层140更小的厚度。
可以由相对于第一至第三模制层120、140和157具有蚀刻选择性的材料来形成第一支撑层135和第二支撑层155。例如，可以由氮化硅层或氧氮化硅层中的至少一种来形成第一支撑层135和第二支撑层155。此外，第二支撑层155可以形成为比第一支撑层135更厚。
参照图22和图24，可以对模制结构进行图案化来形成暴露下部结构100的下电极孔H（步骤S120）。下电极孔H的形成可以包括：在模制结构上形成掩模结构，并且使用该掩模结构作为蚀刻掩模对模制结构进行各向异性蚀刻以暴露下部结构100，如参照图13所述的那样。在形成下电极孔H之后，可以去除掩模结构来暴露第三模制层157的顶表面。
可以使用能够蚀刻第一至第三模制层120、140和157的蚀刻气体以及能够蚀刻第一和第二支撑层135和155的蚀刻气体来执行用于形成下电极孔H的各向异性蚀刻。如参照图1至图6所述的那样，下电极孔H可以沿平面图上的列方向和行方向布置或者以Z字形方式来布置。此外，作为各向异性蚀刻工艺的结果，下电极孔H在其下部的宽度可以比其上部的宽度更小。
参照图22和图25，可以分别在各下电极孔H中形成下电极170（步骤S130）。可以通过以下步骤来执行下电极170的形成：在下电极孔H中沉积导电层，并且执行平坦化工艺以从第三模制层157的顶表面去除导电层并使得各下电极170彼此分离。因此，下电极170的顶表面可以与第三模制层157的顶表面共面。
在一些示例实施例中，下电极170可以包括金属材料、金属氮化物或金属硅化物中的至少一种。例如，可以由诸如钴、钛、镍、钨和钼之类难熔金属来形成下电极170。在一些实施例中，可以由诸如氮化钛层（TiN）、氮化硅钛层（TaSiN）、氮化铝钛层（TiAlN）、氮化钽层（TaN）、氮化硅钽层（TaSiN）、氮化铝钽层（TaAlN）、和氮化钨层（WN）之类的金属氮化物层来形成下电极170。此外，可以由（例如从铂(Pt)、钌(Ru)和铱(Ir)构成的组中选出的）至少一种贵金属层来形成下电极170。作为替代，可以由导电贵金属氧化物（比如PtO、RuO2、IrO2）或者导电氧化物（比如SRO(SrRuO3)、BSRO((Ba,Sr)RuO3)、CRO(CaRuO3)或LSCO）来形成下电极170。
在形成下电极170之后，可以形成第一支撑图案132和第二支撑图案152，并且可以去除第一至第三模制层120、140和157。参照图26，可以执行各向同性蚀刻工艺来去除第三模制层157。由于第三模制层157可以由相对于下电极170和第二支撑层155具有蚀刻选择性的材料形成，所以在去除第三模制层157期间可以暴露第二支撑层155的顶表面。
此后，可以在第二支撑层155上形成掩模图案175以覆盖下电极170并暴露第二支撑层155的一部分。在一些实施例中，可以形成掩模图案175以暴露外围电路区域B上的第二支撑层155的顶表面以及单元区域A上的第二支撑层155的一部分。在一些实施例中，可以不去除第三模制层157，而将其用作掩模图案175。例如，可以通过将第三模制层157图案化来形成掩模图案175。
参照图27，可以使用掩模图案175作为蚀刻掩模来各向异性地蚀刻第二支撑层155。因此，如参照图12所述的那样，可以将第二支撑图案152形成为在单元区域A上具有开口151。例如，第二支撑图案152可以连接到单元区域A上的下电极170的侧壁，并且可以通过第二支撑图案152的开口151来部分地暴露下电极170的侧壁。第二支撑图案152可以形成为暴露外围电路区域B上的第二模制层140。
此外，在一些示例实施例中，用于形成第二支撑图案152的各向异性蚀刻可以是高能量等离子体蚀刻工艺。在第二支撑层155由氮化硅层形成的一些实施例中，可以使用氟基蚀刻气体来执行等离子体蚀刻工艺。例如，可以使用CxFy基或CxHyFz基蚀刻气体来各向异性地蚀刻由氮化硅层形成的第二支撑层155。
在高能量等离子体蚀刻工艺期间，下电极170会部分地暴露于蚀刻气体而产生副产物。例如，氟基蚀刻气体的氟与下电极170的金属材料之间的反应会产生非挥发性聚合物（例如TiFx）。另外，可以用来形成第二支撑图案152的高能量离子可能入射到被第二支撑图案152暴露的第二模制层140的表面，因此在第二模制层140的表面上可能形成表面损伤。例如，在第二模制层140由硅基材料形成的一些实施例中，高能量等离子体可能形成硅表面缺陷。
例如，可以通过等离子体蚀刻工艺形成第二支撑图案152，因此在被第二支撑图案152暴露的第二模制层140上可能形成上部受损层142。在一些示例实施例中，在用于去除第二模制层140的各向同性蚀刻工艺期间，上部受损层142的蚀刻率可能比第二模制层140的蚀刻率更低。
参照图22，在第二支撑图案152的形成之后，可以顺序地去除上部受损层142和第二模制层140（步骤S140和S150）。在一些示例实施例中，可以通过各向同性干法蚀刻工艺来去除上部受损层142（块140中）。例如，可以将远程等离子体蚀刻工艺用作用来去除上部受损层142的各向同性干法蚀刻工艺。在一些示例实施例中，在用于去除上部受损层142的蚀刻工艺中可以使用氟基蚀刻气体（例如CxFy基或CxHyFz基气体）。
参照图22，可以执行湿法蚀刻工艺来去除第二模制层140（步骤S150）。可以使用相对于下电极170、第二支撑图案152和第一支撑层135具有蚀刻选择性的蚀刻配方来执行第二模制层140的去除。例如，在第二模制层140由硅基材料形成的一些实施例中，可以使用蚀刻溶液（比如氢氧化钾(KOH)、氢氧化铵(NH4OH)、氢氧化钠(NaOH)或者氢氧化四甲基铵(TMAH)）来执行第二模制层140的去除。
另外，由于可以顺序地去除上部受损层142和第二模制层140，因此可以暴露下电极170的上部侧壁，如图28所示。此外，作为第二模制层140的去除结果，可以暴露第一支撑层135的顶表面。
参照图29，可以将第一支撑层135图案化来形成第一支撑图案132。在一些示例实施例中，可以通过使用第二支撑图案152作为蚀刻掩模对第一支撑层135进行各向异性蚀刻来形成第一支撑图案132。由于第二支撑图案152可以用作蚀刻掩模，所以在第一支撑图案132的形成期间可能会减小第二支撑图案152的厚度。另外，如参照图27所述的那样，可以使用高能量等离子体蚀刻工艺来执行第一支撑层135的各向异性蚀刻，因此在被第一支撑图案132暴露的第一模制层120的表面上可能形成下部受损层122。因此，可以在形成第一支撑图案132之后顺序地去除下部受损层122和第一模制层120。例如，可以如本文描述的那样通过使用远程等离子体的各向同性干法蚀刻工艺来去除下部受损层122。在一些实施例中，可以通过被配置为相对于第一支撑图案132和第二支撑图案152具有蚀刻选择性的各向同性湿法蚀刻工艺来去除第一模制层120。作为去除第一模制层120的结果，会暴露下电极170的下部侧壁。此后，可以在下电极170上顺序地形成电介质膜180（如图2所示）和上电极190（如图2所示）（图22的步骤S160）。
图30是图示出根据一些示例实施例的半导体器件的制造方法的流程图。参照图30，在形成下电极170之后，可以执行各向同性干法蚀刻工艺以顺序地去除上部受损层142和第二模制层140。例如，如图23和图30所示，可以在下部结构100上形成模制结构（步骤S210）。模制结构可以包括顺序地堆叠在下部结构100上的第一模制层120、第一支撑层135、第二模制层140、第二支撑层155和第三模制层157。
参照图24和图30，可以将模制结构图案化来形成下电极孔H（步骤S220）。此后，如图25和图30所示，可以分别在各下电极孔H中形成下电极170（步骤S230）。
如参照图26和图27所描述的那样，可以将第二支撑层155图案化来形成第二支撑图案152。此外，由于在形成第二支撑图案152期间一部分第二模制层140可能暴露于高能量等离子体，因此在被第二支撑图案152暴露的第二模制层140的表面上可能形成上部受损层142。因此，如图30所示，在形成下电极170和第二支撑图案152之后，可以顺序地去除上部受损层142和第二模制层140（步骤S240和S250）。
参照图27、图28和图30，可以通过各向同性干法蚀刻工艺去除上部受损层142（步骤S240）。例如，各向同性干法蚀刻工艺可以是远程等离子体蚀刻工艺。另外，可以使用氟基蚀刻气体（例如CxFy基或CxHyFz基气体）执行上部受损层142的去除。
接下来，可以执行各向同性干法蚀刻工艺以去除第二模制层140。换言之，可以使用远程等离子体蚀刻工艺去除上部受损层142和第二模制层140两者。
如参照图29所述的那样，可以在第一模制层120上形成第一支撑图案132，并且此后可以通过各向同性干法蚀刻工艺顺序地去除下部受损层122和第一模制层120。接着，可以在下电极170上顺序地形成电介质膜180和上电极190（图30的步骤S260）。
图31至图36是图示出根据一些示例实施例的半导体器件的制造方法的截面图。参照图31，如参照图11至图13所描述的那样，可以在包括单元区域A和外围电路区域B的下部结构100上形成模制结构。例如，模制结构可以包括第一模制层120和第二模制层140以及第一支撑层130和第二支撑层150。
可以将第一支撑层130图案化以在单元区域A上具有第一开口131，如参照图11所述的那样。在一些示例实施例中，可以执行高能量等离子体蚀刻工艺以将第一支撑层130图案化，因此在被第一开口131暴露的第一模制层120的表面上可能发生表面缺陷。例如，在被第一开口131暴露的第一模制层120的表面上可能形成下部受损层122。
可以在第一支撑层130上设置第二模制层140以覆盖下部受损层122的顶表面。可以将第二支撑层150图案化以具有第二开口151，如参照图12所述的那样。如本文中所述，当在第二模制层140上形成第一支撑层150时，在被第二开口151暴露的第二模制层140的部分上可能形成上部受损层142。
参照图32，可以将模制结构图案化以形成暴露下部结构100的下电极孔H。下电极孔H的形成可以包括：在模制结构上形成掩模结构，并且使用该掩模结构作为蚀刻掩模来各向异性地蚀模制结构以暴露下部结构100，如参照图13所述的那样。在一些示例实施例中，在形成下电极孔H之前，可以形成牺牲掩模层161以填充第二支撑层150的第二开口151。
作为形成下电极孔H的结果，第二支撑图案152可以具有第二开口151和下电极孔H，并且第一支撑图案132可以具有第一开口131和下电极孔H。参照图33，可以分别在各下电极孔H中形成下电极170，如参照图25所述的那样。下电极170的形成可以包括：在下电极孔H中沉积导电层，并随后执行平坦化工艺以从牺牲掩模层161的顶表面去除导电层。作为平坦化的结果，各下电极170可以彼此分离。因此，下电极170的顶表面可以与牺牲掩模层161的顶表面共面，如图33所示。
在形成下电极170之后，可以去除牺牲掩模层161以暴露第二支撑图案152。可以使用各向同性湿法蚀刻工艺来执行牺牲掩模层161的去除。例如，可以通过使得第二支撑图案152和上部受损层142的蚀刻率比牺牲掩模层161的蚀刻率更低的方式来执行牺牲掩模层161的去除。在去除牺牲掩模层161之后可以暴露第二支撑图案152和上部受损层142，如图34中所示。
参照图35，可以执行各向同性干法蚀刻工艺以去除上部受损层142。可以使用远程等离子体蚀刻工艺来去除上部受损层142，如参照图22所描述的那样。此外，可以使用氟基蚀刻气体（例如CxFy基或CxHyFz基）执行上部受损层142的去除。
此后，可以执行湿法蚀刻工艺以去除第二模制层140。可以使用相对于第二支撑图案152和第一支撑图案132具有蚀刻选择性的蚀刻溶液来去除第二模制层140，如参照图22描述的那样。例如，在第二模制层140由硅基材料形成的一些实施例中，氢氧化钾（KOH）、氢氧化铵（NH4OH）、氢氧化钠（NaOH）或者TMAH（氢氧化四甲基铵）中的至少一种可以成为用于去除第二模制层140的蚀刻溶液。在一些实施例中，如图36所示，作为去除第二模制层140的结果，可以暴露第一支撑图案132和下部受损层122。
类似于用于去除上部受损层142的工艺，可以使用各向同性干法蚀刻工艺来执行第二模制层140的去除。例如，可以通过其中使用氟基蚀刻气体的远程等离子体蚀刻工艺来去除第二模制层140。
此后，可以顺序地去除下部受损层122和第一模制层120。与去除上部受损层142和第二模制层140的工艺类似，下部受损层122和第一模制层120的去除可以包括顺序执行的各向同性干法蚀刻工艺和各向同性湿法蚀刻工艺。作为替代，可以通过至少一种各向同性干法蚀刻工艺来顺序地去除下部受损层122和第一模制层120。
图37是图示出包括根据一些示例实施例的半导体器件的存储器系统的示意性框图。参照图37，存储器系统1100可以包括控制器1110、输入/输出（I/O）单元1120、存储器装置1130、接口1140和总线1150。控制器1110、输入/输出单元1120、存储器装置1130和/或接口1140可以经由用作数据通信通路的总线1150彼此连接或耦接。控制器1110、输入/输出单元1120、存储器装置1130和/或接口1140中的至少一个可以包括根据本文描述的示例实施例的半导体器件。
控制器1110可以包括例如微处理器、数字信号处理器、微控制器或其他逻辑器件中的至少一种。其他逻辑器件可以具有与微处理器、数字信号处理器和微控制器中的任一种相似的功能。输入/输出单元1120可以包括小键盘、键盘、显示装置等。存储器装置1130可以构造为存储数据和/或命令。接口1140可以将电数据发送到通信网络或者可以从通信网络接收电数据。接口1140可以无线地操作或者通过电缆操作。例如，接口1140可以包括用于无线通信的天线或者用于电缆通信的收发机。存储器系统1100还可以包括充当用于改进控制器1110的操作的高速缓冲存储器的快速动态随机存取存储器（DRAM）装置和/或快速静态随机存取存储器（SRAM）装置。
存储器系统1100例如可以应用于个人数字助理（PDA）、便携式计算机、上网本、无线电话、移动电话、数字音乐播放器、存储卡或其他电子产品。其他电子产品可以无线地接收或发送信息数据。
图38是图示出包括根据一些实施例的半导体存储器件的电子系统的一个示例的示意性框图。参照图38，电子系统1200可以包括根据本文所述的示例实施例的半导体存储器件中的至少一个。电子系统1200可以包括移动装置或计算机。作为一个示例，电子系统1200可以包括电连接到总线1250的存储器系统1210、处理器1220、随机存取存储器（RAM）1230和用户接口1240。处理器1220可以构造为执行程序并控制电子系统1200。RAM1230可以用作处理器1220的工作存储器。例如，处理器1220和RAM1230的所有或每一个可以包括根据本文所述的示例实施例的半导体器件。作为替代，处理器1220和RAM1230可以提供为半导体封装件的部件。用户接口1240可以用来将数据输入到电子系统1200或者从电子系统1200输出数据。存储器系统1210可以构造为存储用于操作处理器1220的代码、由处理器1220处理的数据或从外部（例如外部地）输入的数据。存储器系统1210可以包括控制器和存储器装置，或者可以以图37的存储器系统1110的形式来提供存储器系统1210。
电子系统1200可以实现为移动系统、个人计算机、工业计算机或执行各种功能的逻辑系统。例如，移动系统可以是个人数字助理（PDA）、便携式计算机、上网本、无线电话、移动电话、膝上型电脑、数字音乐播放器和信息发送/接收系统中的一种。当电子系统1200执行无线通信时，电子系统1200可以用于通信系统的以下通信接口协议中：比如CDMA、GSM、NADC、E-TDMA、WCDMA、CDMA2000、Wi-Fi、Muni Wi-Fi、Bluetooth、DECT、无线USB、Flash-OFDM、IEEE802.20、GPRS、iBurst、WiBro、WiMAX、WiMAX-Advanced、UMTS-TDD、HSPA、EVDO、LTE-Advanced、MMDS等。
根据本所述的一些示例实施例，可以在形成用于支撑下电极的上部的第二支撑图案之前形成用于支撑下电极的下部的第一支撑图案，因此可以将第一支撑图案与第二支撑图案之间的垂直间隔调节到期望距离。
此外，由于可以在形成下电极之前形成第一和第二支撑图案，因此可以保护/防护下电极在形成第一和第二支撑图案期间免于受损或免于产生副产物（例如非挥发性聚合物）。另外，可以在硅基模制层的表面上形成缓冲层，因此可以保护/防护模制层在用于形成第一和第二支撑图案的各向异性蚀刻工艺中免于受损。换句话说，由于可以在形成第一和第二支撑图案期间防止产生副产物或防止模制层受损，因此可以容易地去除用于形成下电极的模制层。
上面公开的主题应当视为说明性的而不是限制，并且所附权利要求意在覆盖落入实际精神和范围内的所有修改、改进和其他实施例。因此，根据法律允许的最大程度，本发明的范围由所附权利要求及其等同物所容许的最宽解释来确定，而不应当由前文的详细描述来限制或限定。

Claims (30)

1.一种半导体器件，包括：
衬底；
多个电容器，其包括：
在所述衬底上的各自独立的多个下电极；
在所述多个下电极的表面上的电介质膜；以及
在所述电介质膜上的上电极；
第一支撑图案，其连接到所述多个下电极各自的下部侧壁，并且包括第一开口；以及
第二支撑图案，其连接到所述多个下电极各自的上部侧壁，并且包括第二开口，
其中，所述第一支撑图案与所述第二支撑图案之间的第一距离比所述第一支撑图案与所述多个下电极各自的和所述衬底相邻的底部之间的第二距离更长。
2.如权利要求1所述的半导体器件，其中：
所述第一距离和所述第二距离分别包括第一垂直距离和第二垂直距离；并且
所述第一垂直距离与所述第二垂直距离之比在从1:1到9:1的范围内。
3.如权利要求1所述的半导体器件，其中所述第一支撑图案具有第一厚度，所述第一厚度等于所述第二支撑图案的第二厚度或者比所述第二厚度更薄。
4.如权利要求1所述的半导体器件，其中：
所述第二开口在平面图中至少与所述第一开口的一部分重叠；并且
所述第一开口具有第一宽度，所述第一宽度比所述第二开口的第二宽度更宽。
5.如权利要求1所述的半导体器件，其中所述第二开口与所述第一开口偏离，使得所述第一开口与所述第二开口在平面图中不重叠。
6.一种半导体器件，包括：
衬底；
多个电容器，其包括：
在所述衬底上的各自独立的多个下电极；
在所述多个下电极的表面上的电介质膜；以及
在所述电介质膜上的上电极；
第一支撑图案，其连接到所述多个下电极的下部侧壁，并且包括第一开口；以及
第二支撑图案，其连接到所述多个下电极的上部侧壁，并且包括第二开口，
其中所述第二开口在平面图中至少与所述第一开口的一部分重叠，并且其中所述第一开口具有第一宽度，所述第一宽度比所述第二开口的第二宽度更宽。
7.如权利要求6所述的半导体器件，其中所述第一支撑图案具有第一厚度，所述第一厚度等于所述第二支撑图案的第二厚度或者比所述第二厚度更薄。
8.如权利要求6所述的半导体器件，其中所述第一支撑图案与所述第二支撑图案之间的第一垂直距离比所述第一支撑图案与所述多个下电极各自的和所述衬底相邻的底部之间的第二垂直距离更长。
9.如权利要求8所述的半导体器件，其中所述第一垂直距离与所述第二垂直距离之比在从1:1到9:1的范围内。
10.如权利要求6所述的半导体器件，其中所述多个下电极各自的顶表面共面。
11.一种形成半导体器件的方法，所述方法包括步骤：
在下部结构上形成可去除层，所述可去除层包括半导体材料或者氧化物材料；
在所述可去除层的顶表面上形成缓冲层，所述缓冲层相对于所述可去除层具有蚀刻选择性；
在所述缓冲层上形成支撑层，以定义暴露所述缓冲层的开口；
将所述可去除层、所述缓冲层和所述支撑层图案化，以形成暴露所述下部结构的多个孔；
分别在所述多个孔中形成多个下电极；
去除所述可去除层和所述缓冲层；以及
在所述多个下电极的表面上顺序地形成电介质膜和上电极。
12.如权利要求11所述的形成半导体器件的方法，其中所述支撑层包括相对于所述可去除层和所述缓冲层具有蚀刻选择性的材料。
13.如权利要求11所述的形成半导体器件的方法，其中所述可去除层包括单晶硅层、非晶硅层、掺杂硅层、锗硅层或者碳基材料。
14.如权利要求11所述的形成半导体器件的方法，其中所述支撑层包括SiN、SiCN、TaO和TiO2中的一种。
15.如权利要求11所述的形成半导体器件的方法，其中形成所述多个孔的步骤包括：
在所述支撑层上形成牺牲层以填充所述开口；
在所述牺牲层上形成掩模图案；以及
使用所述掩模图案作为蚀刻掩模来顺序地并且各向异性地蚀刻所述牺牲层、所述支撑层、所述缓冲层和所述可去除层。
16.一种形成半导体器件的方法，所述方法包括步骤：
形成第一结构，所述第一结构包括顺序地堆叠在下部结构上的第一可去除层、第一缓冲层和第一支撑层，所述第一支撑层定义了暴露所述第一缓冲层的第一开口；
形成第二结构，所述第二结构包括顺序地堆叠在所述第一结构上的第二可去除层、第二缓冲层和第二支撑层，所述第二支撑层定义了暴露所述第二缓冲层的第二开口；
将所述第一结构和所述第二结构图案化，以形成暴露所述下部结构的多个孔；
分别在所述多个孔中形成多个下电极；
去除所述第一缓冲层和所述第二缓冲层以及所述第一可去除层和所述第二可去除层；以及
在所述多个下电极的表面上顺序地形成电介质膜和上电极。
17.如权利要求16所述的形成半导体器件的方法，其中所述第一可去除层的第一厚度比所述第二可去除层的第二厚度更薄。
18.如权利要求16所述的形成半导体器件的方法，其中所述第一开口的第一宽度比所述第二开口的第二宽度更宽。
19.如权利要求16所述的形成半导体器件的方法，其中所述第一支撑层具有第一厚度，所述第一厚度比所述第二支撑层的第二厚度更薄或者等于所述第二厚度。
20.如权利要求16所述的形成半导体器件的方法，其中所述第二开口在平面图中至少与所述第一开口的一部分重叠。
21.如权利要求16所述的形成半导体器件的方法，其中所述第二开口与所述第一开口偏离，使得所述第一开口与所述第二开口在平面图中不重叠。
22.如权利要求16所述的形成半导体器件的方法，其中所述第一可去除层和所述第二可去除层中的至少一个包括单晶硅层、非晶硅层、掺杂硅层、锗硅层或者碳基材料。
23.如权利要求16所述的形成半导体器件的方法，其中所述第一支撑层和所述第二支撑层包括SiN、SiCN、TaO和TiO2中的一种。
24.如权利要求16所述的形成半导体器件的方法，其中形成所述多个孔的步骤包括：
在所述第二结构上形成牺牲层以填充所述第二开口；
在所述牺牲层上形成掩模图案；以及
使用所述掩模图案作为蚀刻掩模来顺序地并且各向异性地蚀刻所述牺牲层、所述第二结构和所述第一结构。
25.如权利要求16所述的形成半导体器件的方法，其中去除所述第一缓冲层和所述第二缓冲层以及所述第一可去除层和所述第二可去除层的步骤包括：
执行第一各向同性蚀刻工艺，以去除所述第二缓冲层并且通过所述第二开口暴露所述第二可去除层；
执行第二各向同性蚀刻工艺，以去除被所述第二开口暴露的所述第二可去除层并暴露所述多个下电极的上部，并且通过所述第一开口暴露所述第一缓冲层；
执行第三各向同性蚀刻工艺，以去除所述第一缓冲层并且通过所述第一开口暴露所述第一可去除层；以及
执行第四各向同性蚀刻工艺，以去除所述第一可去除层并且暴露所述多个下电极的下部。
26.一种形成半导体器件的方法，所述方法包括步骤：
在衬底上形成第一可去除层，所述第一可去除层包括半导体材料或者氧化物材料；
在所述第一可去除层上形成第一支撑层；
在所述第一支撑层上形成第二可去除层，所述第二可去除层包括半导体材料或者氧化物材料；
在所述第二可去除层上形成第二支撑层；
将所述第一可去除层和所述第二可去除层以及所述第一支撑图案和所述第二支撑层图案化，以在其中形成多个孔并且形成第一支撑图案和第二支撑图案；
在形成所述第一支撑图案和所述第二支撑图案之后，分别在所述多个孔中形成多个电极；以及
在形成所述多个电极之后去除所述第一可去除层和所述第二可去除层。
27.如权利要求26所述的形成半导体器件的方法，还包括步骤：在分别将所述第一支撑层和所述第二支撑层图案化以形成所述第一支撑图案和所述第二支撑图案之前，分别在所述第一可去除层和所述第二可去除层上形成第一缓冲层和第二缓冲层。
28.如权利要求27所述的形成半导体器件的方法，还包括步骤：
在所述第二缓冲层上形成牺牲掩模层；并且
在去除所述牺牲掩模层之前，分别将所述第一支撑层和所述第二支撑层图案化以形成所述第一支撑图案和所述第二支撑图案。
29.如权利要求26所述的形成半导体器件的方法，其中：
形成所述多个电极的步骤包括在所述多个孔的每一个孔中形成导电材料；
所述多个电极包括多个下电极；并且
所述方法还包括在所述多个下电极上形成电介质膜和上电极。
30.如权利要求26所述的形成半导体器件的方法，其中所述第一支撑图案和所述第二支撑图案分别与所述多个电极的下部侧壁和上部侧壁相邻。
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