CN109524400A - 包括电容器结构的半导体器件及制造其的方法 - Google Patents

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Abstract

一种制造半导体器件的方法包括提供衬底结构。该方法包括形成顺序地堆叠在衬底结构上的下牺牲层、下支撑物层、上牺牲层和上支撑物层。该方法包括在上支撑物层上形成掩模图案、通过使用掩模图案作为蚀刻掩模蚀刻上支撑物层而形成上支撑物图案。该方法包括形成穿透上支撑物图案、上牺牲层、下支撑物层和下牺牲层的凹陷区域、以及去除下牺牲层和上牺牲层。掩模图案在形成上支撑物图案的工艺期间被去除。并且，当形成凹陷区域的工艺结束时，上支撑物图案留下。

Description

包括电容器结构的半导体器件及制造其的方法
技术领域
本发明构思的示例性实施方式涉及包括电容器结构的半导体器件，更具体地，涉及制造该半导体器件的方法。
背景技术
半导体器件由于其相对小的尺寸、多功能特性和/或相对低的制造成本而可用于电子工业。半导体器件可以分类为存储逻辑数据的半导体存储器件、处理逻辑数据的半导体逻辑器件、以及具有半导体存储器件的功能和半导体逻辑器件的功能两者的混合半导体器件。
相对高速和低电压(例如相对较低功耗)的半导体器件可以被包括在电子器件中。半导体器件可以相对高度集成。半导体器件的可靠性可能在相对高度集成的半导体器件中降低。然而，随着电子工业的发展，已经越来越需要高可靠的半导体器件。
发明内容
本发明构思的一示例性实施方式提供了具有提高的电稳定性的半导体器件。
本发明构思的一示例性实施方式提供了能够减少工艺时间并降低工艺成本的制造半导体器件的方法。
本发明构思的一示例性实施方式提供了能够提高结构稳定性的制造半导体器件的方法。
根据本发明构思的示例性实施方式，一种制造半导体器件的方法包括提供衬底结构。该方法包括形成顺序地堆叠在衬底结构上的下牺牲层、下支撑物层、上牺牲层和上支撑物层。该方法包括在上支撑物层上形成掩模图案、通过使用掩模图案作为蚀刻掩模蚀刻上支撑物层而形成上支撑物图案。该方法包括形成穿透上支撑物图案、上牺牲层、下支撑物层和下牺牲层的凹陷区域、以及去除下牺牲层和上牺牲层。掩模图案在形成上支撑物图案的工艺期间被去除。并且，当形成凹陷区域的工艺结束时，上支撑物图案留下。
根据本发明构思的示例性实施方式，一种制造半导体器件的方法包括提供衬底结构、形成顺序地堆叠在衬底结构上的牺牲层和支撑物层。该方法包括在支撑物层上形成掩模图案、以及通过使用掩模图案作为蚀刻掩模蚀刻支撑物层而形成支撑物图案。该方法包括通过使用支撑物图案作为蚀刻掩模蚀刻牺牲层而形成牺牲图案、以及去除牺牲图案。掩模图案在形成支撑物图案的工艺期间被去除，并且当形成牺牲图案的工艺结束时，支撑物图案留下。
根据本发明构思的示例性实施方式，一种制造半导体器件的方法包括在衬底上方形成第一牺牲层、第一支撑物层、第二牺牲层和多个第二支撑物图案。该方法包括通过使用所述多个第二支撑物图案作为掩模蚀刻第一牺牲层、第一支撑物层和第二牺牲层，以形成多个第一牺牲图案、多个第一支撑物图案和多个第二牺牲图案，其中每个第二支撑物图案的厚度通过所述蚀刻被减小，以及其中所述蚀刻在所述多个第一牺牲图案、所述多个第一支撑物图案、所述多个第二牺牲图案和所述多个第二支撑物图案之间形成多个凹陷区域。该方法包括在所述多个凹陷区域的每个凹陷区域中形成电容器，其中电容器包括第一导电图案、在第一导电图案上的电介质图案和在电介质图案上的第二导电图案，以及其中所述多个第二支撑物图案中的至少两个第二支撑物图案定位为支撑形成在每个凹陷区域中的电容器。并且该方法包括去除所述多个第一牺牲图案和所述多个第二牺牲图案。
附图说明
通过参照附图详细描述本发明构思的示例性实施方式，本发明构思的以上和另外的特征将变得更为明显，附图中：
图1至11是示出根据本发明构思的一示例性实施方式的制造半导体器件的方法的剖视图。
图12和13是示出根据本发明构思的一示例性实施方式的制造半导体器件的方法的剖视图。
图14是示出动态随机存取存储(DRAM)器件的电路图。
图15至18是示出根据本发明构思的一示例性实施方式的形成导电图案的方法的剖视图。
具体实施方式
图1至11是示出根据本发明构思的一示例性实施方式的制造半导体器件的方法的剖视图。
参照图1，可以提供衬底结构100。衬底结构100可以包括半导体材料(例如硅(Si)、锗(Ge)或其组合)、导电材料(例如掺杂多晶硅、金属硅化物、金属、金属氮化物、或其任何组合)、绝缘材料(例如高密度等离子体(HDP)氧化物、原硅酸四乙酯(TEOS)、等离子体增强原硅酸四乙酯(PETEOS)、O3-原硅酸四乙酯(O3-TEOS)、无掺杂硅酸盐玻璃(USG)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼磷硅酸盐玻璃(BPSG)、氟化物硅酸盐玻璃(FSG)、旋涂玻璃(SOG)、东燃硅氮(Tonen silazene(TOSZ))或其任何组合)、或其任何组合。衬底结构100可以具有单层或包括多个堆叠层的多层结构。
第一牺牲层210、第一支撑物层220、第二牺牲层230、第二支撑物层240、掩模层300和精细图案400可以在衬底结构100上顺序地形成。第一牺牲层210、第一支撑物层220、第二牺牲层230、第二支撑物层240和掩模层300可以使用化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺或原子层沉积(ALD)工艺而形成。
精细图案400可以通过自对准双重图案化工艺而形成。例如，精细图案400的形成可以包括在掩模层300上形成光致抗蚀剂图案、在掩模层300和光致抗蚀剂图案上形成薄层、通过回蚀刻工艺各向异性地蚀刻薄层以在光致抗蚀剂图案的侧壁上形成精细图案400、以及去除光致抗蚀剂图案。例如，薄层可以使用CVD工艺、PVD工艺或ALD工艺形成。精细图案400可以具有单层结构或包括多个堆叠层的多层结构。例如，精细图案400可以包括硅(Si)、硅氧化物(例如SiO2)或硅氮氧化物(例如SiON)。
掩模层300可以包括相对于精细图案400具有相对高的蚀刻选择性的材料。掩模层300可以包括包含碳的层。作为示例，碳可以是掩模层300的主要成分。例如，掩模层300的碳含量可以范围从约70％到约99％。掩模层300可以是单层。例如，掩模层300可以是非晶碳层(ACL)或旋涂硬掩模(SOH)层。
第二支撑物层240可以包括相对于掩模层300具有相对高的蚀刻选择性的材料。例如，第二支撑物层240可以包括硅(Si)、硅氧化物(例如SiO2)、金属氧化物(例如WOx、TiOx或AlOx)或硅氮氧化物(例如SiON)。第二支撑物层240可以是单层。第二支撑物层240可以具有第一厚度t1。第一厚度t1可以沿着与衬底结构100的上表面正交的方向测量。
第一牺牲层210和第二牺牲层230的每个可以包括掺杂以杂质的碳层。例如，碳层可以是非晶碳层(ACL)或旋涂硬掩模(SOH)层。
杂质可以包括除碳、金属元素或其组合之外的非金属元素。例如，杂质可以包括硼(B)、钨(W)、钡氯化物(BaCl2)、钨碳化物(WC)、钛碳化物(TiC)、铝碳化物(AlC)或其任何组合。例如，在沉积碳层的工艺期间，碳层可以用杂质原位掺杂。第一牺牲层210和第二牺牲层230可以相对于第二支撑物层240具有相对高的蚀刻选择性。例如，第一牺牲层210和第二牺牲层230的每个的蚀刻速率与第二支撑物层240的蚀刻速率之比可以为约10或更大:1。第一牺牲层210和第二牺牲层230对于导电材料的粘合强度可以通过杂质增大。杂质的浓度可以被确定为允许第一牺牲层210和第二牺牲层230具有期望的粘合特性和蚀刻特性。例如，在第一牺牲层210和第二牺牲层230的每个中，杂质的浓度可以范围从约20体积％到约80体积％。杂质的浓度可以是指杂质的总体积与第一牺牲层210和第二牺牲层230的每个的体积之比。如果杂质的浓度过低(例如低于约20体积％)，则牺牲层210和230对于导电材料的粘合强度会低于期望程度。如果杂质的浓度过高(例如高于约80体积％)，则第一牺牲层210和第二牺牲层230的抗蚀刻性会增大，因而可能难以蚀刻第一牺牲物层210和第二牺牲物层230。在执行形成(下面更详细地描述的)下导电层610的工艺的温度下，第一牺牲层210和第二牺牲层230可能不会劣化。例如，形成下导电层610的工艺可以在约350℃到约400℃的温度下进行，并且第一牺牲层210和第二牺牲层230可以具有能够承受至少400℃的耐热性。
第一支撑物层220可以包括与第二支撑物层240相同的材料。例如，第一支撑物层220可以包括硅(Si)、硅氧化物(例如SiO2)、金属氧化物(例如WOx、TiOx或AlOx)、或硅氮氧化物(例如SiON)。
参照图2，掩模图案310可以通过图案化掩模层300而形成。掩模图案310的形成可以包括使用精细图案400作为蚀刻掩模执行各向异性蚀刻工艺以图案化掩模层300。例如，各向异性蚀刻工艺可以包括氧等离子体蚀刻工艺。在本发明构思的一示例性实施方式中，精细图案400可以在掩模图案310的形成期间被去除。掩模图案310可以与第二支撑物层240的背离衬底结构100的上表面直接接触。
参照图3，第二支撑物图案242可以通过图案化第二支撑物层240而形成。第二支撑物图案242的形成可以包括使用掩模图案310作为蚀刻掩模执行各向异性蚀刻工艺以图案化第二支撑物层240。各向异性蚀刻工艺可以包括使用氟基蚀刻气体和O2气体的混合气体或氟基蚀刻气体、O2气体和Ar气体的混合气体的干等离子体蚀刻工艺。例如，氟基蚀刻气体可以是C3F6气体、C4F6气体、C4F8气体或C5F8气体。在本发明构思的一示例性实施方式中，掩模图案310可以在第二支撑物图案242的形成期间被去除。或者，掩模图案310可以在第二支撑物图案242的形成之后被去除。第二支撑物图案242可以具有等于或小于第一厚度t1的第二厚度t2。第二厚度t2可以沿着与衬底结构100的上表面正交的方向测量。凹陷区域500可以形成在第二支撑物图案242中。例如，凹陷区域500可以通过各向异性蚀刻工艺形成。
参照图4，第二牺牲图案232可以通过图案化第二牺牲层230而形成。第二牺牲图案232的形成可以包括使用第二支撑物图案242作为蚀刻掩模执行第一各向异性蚀刻工艺以蚀刻第二牺牲层230。第一各向异性蚀刻工艺可包括使用包含Cl2气体的蚀刻气体的干等离子体蚀刻工艺。当第二牺牲层230是掺杂以硼的碳层(例如非晶碳层(ACL))时，第二牺牲图案232可以通过使用包含O2气体、Cl2气体、HBr气体和碳硫氧化物(COS)气体的蚀刻气体的干等离子体蚀刻工艺而形成。第一各向异性蚀刻工艺可以在约80℃或更高的温度下执行。因此，可以提高第二牺牲层230的蚀刻速率。
第二支撑物图案242可能没有完全去除。因此，在使用第二支撑物图案242作为蚀刻掩模的第一各向异性蚀刻工艺完成之后，第二支撑物图案242的一部分可以留下(见例如图5)。例如，第二支撑物图案242的厚度可以通过第一各向异性蚀刻工艺减小。作为示例，在第一各向异性蚀刻工艺之后，第二支撑物图案242可以具有小于第二厚度t2的第三厚度t3。第三厚度t3可以沿着与衬底结构100的上表面正交的方向测量。凹陷区域500可以通过第一各向异性蚀刻工艺进一步延伸到第二牺牲图案232中。
参照图5，第一支撑物图案222可以通过图案化第一支撑物层220而形成。第一支撑物图案222可以与衬底结构100的上表面直接接触。第一支撑物图案222的形成可以包括使用第二支撑物图案242作为蚀刻掩模执行第二各向异性蚀刻工艺以蚀刻第一支撑物层220。第二各向异性蚀刻工艺可以包括使用氟基蚀刻气体和O2气体的混合气体或氟基蚀刻气体、O2气体和Ar气体的混合气体的干等离子体蚀刻工艺。例如，氟基蚀刻气体可以是C3F6气体、C4F6气体、C4F8气体或C5F8气体。
第二支撑物图案242可能未被完全去除。因此，在使用第二支撑物图案242作为蚀刻掩模的第二各向异性蚀刻工艺完成之后，第二支撑物图案242的一部分可以留下。第二支撑物图案242的厚度可以通过第二各向异性蚀刻工艺进一步减小。作为示例，在第二各向异性蚀刻工艺之后，第二支撑物图案242可以具有小于第三厚度t3的第四厚度t4。第四厚度t4可以沿着与衬底结构100的上表面正交的方向测量。凹陷区域500可以(例如在第二各向异性蚀刻工艺之后)进一步延伸到第一支撑物图案222中。因此，在第二各向异性蚀刻工艺之后，凹陷区域500可以延伸至第一牺牲层210的上表面。
参照图6，第一牺牲图案212可以通过图案化第一牺牲层210而形成。第一牺牲图案212的形成可以包括使用第二支撑物图案242作为蚀刻掩模执行第三各向异性蚀刻工艺以蚀刻第一牺牲层210。第三各向异性蚀刻工艺可包括使用包含Cl2气体的蚀刻气体的干等离子体蚀刻工艺。当第一牺牲层210是掺杂以硼的碳层(例如非晶碳层(ACL))时，第一牺牲图案212可以通过使用包含O2气体、Cl2气体、HBr气体和碳硫氧化物(COS)气体的蚀刻气体的干等离子体蚀刻工艺而形成。第三各向异性蚀刻工艺可以在约80℃或更高的温度下执行。因此，可以提高第一牺牲层210的蚀刻速率。
第二支撑物图案242可能未被完全去除。因此，使用第二支撑物图案242作为蚀刻掩模的第三各向异性蚀刻工艺完成之后，第二支撑物图案242的一部分可以留下。因此，第二支撑物图案242可以(例如在第三各向异性蚀刻工艺之后)留下，并且第二支撑物图案242的剩余部分可以不被去除。第二支撑物图案242的剩余部分可以用作支撑电容器结构的支撑物，这将在下面更详细地描述。通过第三各向异性蚀刻工艺，可以进一步减小第二支撑物图案242的厚度。作为示例，在第三各向异性蚀刻工艺之后，第二支撑物图案242可以具有小于第四厚度t4的最终厚度tg。最终厚度tg可以沿着与衬底结构100的上表面正交的方向测量。最终厚度tg可以大于最小厚度，以允许第二支撑物图案242用作支撑物。凹陷区域500可以通过第三各向异性蚀刻工艺进一步延伸到第一牺牲图案212中。因此，在第三各向异性蚀刻工艺之后，凹陷区域500可以延伸至衬底结构的上表面。
参照图7，下导电层610可以在凹陷区域500的内表面和底表面以及第二支撑物图案242的顶表面上共形地形成。下导电层610可以通过执行CVD工艺、PVD工艺或ALD工艺形成。形成下导电层610的工艺可以在约350℃到约400℃温度下进行。下导电层610可以包括导电材料。例如，下导电层610可以包括金属材料(例如钛、钛氮化物、钽、钽氮化物或其任何组合)或掺杂多晶硅中的至少一种。在本发明构思的一示例性实施方式中，籽晶层可以形成在下导电层610与凹陷区域500的内表面和底表面之间。
第三牺牲层620可以在下导电层610上形成。第三牺牲层620可以通过执行CVD工艺、PVD工艺或ALD工艺而形成。第三牺牲层620可以填充凹陷区域500并且可以覆盖第二支撑物图案242的顶表面。第三牺牲层620可以包括与第一牺牲图案212和第二牺牲图案232相同的材料。例如，如以上更详细所述，第三牺牲层620可以包括掺杂以杂质的碳层。
参照图8，可以对第三牺牲层620和下导电层610执行平坦化工艺(例如回蚀刻工艺)以形成第三牺牲图案622和下导电图案612。平坦化工艺可以被执行直到第二支撑物图案242的顶表面被暴露。因此，下导电图案612可以分别形成在凹陷区域500中。下导电图案612可以彼此电绝缘。每个下导电图案612可以对应于包括在电容器中的一对电极中的一个。每个第三牺牲图案622的上表面和每个下导电图案612的上表面可以沿着与衬底结构100的上表面平行的方向基本上彼此对准(例如可以共平面)。
参照图9，第一牺牲图案212、第二牺牲图案232和第三牺牲图案622可以被去除。第一牺牲图案212、第二牺牲图案232和第三牺牲图案622可以通过使用氧(O2)等离子体的灰化工艺和/或剥离工艺被去除。下导电图案612可以由第一支撑物图案222和第二支撑物图案242支撑。
参照图10，电介质层630可以形成在第二支撑物图案242的表面(例如顶表面和底表面)、第一支撑物图案222的表面(例如顶表面和底表面)、下导电图案612(例如下导电图案612的顶表面和侧表面)和衬底结构100(例如衬底结构100的顶表面的一部分)上。电介质层630可以通过执行CVD工艺、PVD工艺或ALD工艺而形成。电介质层630可以包括具有高介电常数的金属氧化物。例如，电介质层630可以包括锆氧化物、锆氮氧化物、铝氧化物、钽氧化物、铪氧化物或其任何组合。电介质层630可以具有单层或包括多个堆叠层的多层结构。例如，电介质层630可以包括顺序堆叠的锆氧化物层、铝氧化物层和锆氧化物层，或者电介质层630可以包括顺序堆叠的锆氧化物层、铝氧化物层和钽氧化物层。电介质层630可以是设置在电容器结构中的一对电极之间的电介质层，这将在下面更详细地描述。
参照图11，上导电层640可以形成在衬底结构100上。上导电层640可以通过执行CVD工艺、PVD工艺或ALD工艺而形成。例如，上导电层640可以包括金属材料(例如钛、钛氮化物、钽、钽氮化物或其任何组合)或掺杂多晶硅中的至少一种。上导电层640可以对应于电容器的一对电极中的另一个。因此，根据本发明构思的一示例性实施方式的电容器结构可以包括可通过电介质层(例如电介质层630)彼此间隔开的第一电极(例如下导电图案612)和第二电极(例如上导电层640)。或者，根据本发明构思的一示例性实施方式的电容器结构可以包括通过电介质层630彼此间隔开的两个电极612。
通常，牺牲层(或模制层)和顺序地堆叠在牺牲层上的至少三个掩模层可以用于在衬底结构上形成具有相对高的高宽比的电容器。然而，根据本发明构思的一示例性实施方式，因为第一牺牲层210和第二牺牲层230相对于第二支撑物图案242具有相对高的蚀刻选择性(例如10或更大:1的蚀刻速率)，所以能减少掩模层的数量。
作为示例，在蚀刻第一牺牲层210、第二牺牲层230和第一支撑物层220的工艺中，第二支撑物图案242可以用作蚀刻掩模。在这种情况下，在蚀刻工艺完成之后，第二支撑物图案242的至少一部分可以由于上述蚀刻速率差异而留在第二牺牲图案232上。第二支撑物图案242的剩余部分可以用作支撑物。因此，第二支撑物图案242可以用作支撑物以及第一牺牲层210和第二牺牲层230的蚀刻掩模两者。因此，可以减少或最小化用于图案化第一牺牲层210、第一支撑物层220和第二牺牲层230的掩模层的数量。
与纯碳层相比，掺杂以杂质的碳层可以相对于导电材料具有相对强的粘合强度。根据本发明构思的一示例性实施方式的第一牺牲图案212和第二牺牲图案232可以包括掺杂以杂质的碳层。因此，形成在第一牺牲图案212和第二牺牲图案232上的下导电层610可以在结构上是稳定的。例如，下导电层610可以不与第一牺牲图案212和第二牺牲图案232分离。
根据本发明构思的一示例性实施方式的第一支撑物图案222和第二支撑物图案242可以包括具有比Si3N4的介电常数低的介电常数的材料(例如硅(Si)、硅氧化物(SiO2)、金属氧化物(例如WOx、TiOx或AlOx)或硅氮氧化物(例如SiON))。在这种情况下，即使在相邻的下导电图案612之间的第一支撑物图案222和第二支撑物图案242具有比包括Si3N4的支撑物图案的宽度小的宽度，也不会发生相邻下导电图案612之间的电短路。因此，可以减小或最小化相邻下导电图案612之间的距离。结果，可以增大下导电图案612的表面积以实现具有相对高电容的电容器结构。
根据本发明构思的另一示例性实施方式，制造半导体器件的方法可以包括在衬底100上方形成第一牺牲层210、第一支撑物层220、第二牺牲层230和多个第二支撑物图案242。该方法可以包括通过使用多个第二支撑物图案242作为掩模蚀刻第一牺牲层210、第一支撑物层220和第二牺牲层230以形成多个第一牺牲图案212、多个第一支撑物图案222和多个第二牺牲图案232。每个第二支撑物图案242的厚度可以通过蚀刻被减小。蚀刻可以在多个第一牺牲图案212、多个第一支撑物图案222、多个第二牺牲图案232和多个第二支撑物图案242之间形成多个凹陷区域500。该方法可以包括在多个凹陷区域500的每个凹陷区域中形成电容器。电容器可以包括第一导电图案612、在第一导电图案612上的电介质图案630和在电介质图案630上的第二导电图案640。多个第二支撑物图案242中的至少两个第二支撑物图案可以定位为支撑形成在每个凹陷区域500中的电容器。该方法可以包括去除多个第一牺牲图案212和多个第二牺牲图案232。
图12和13是示出根据本发明构思的一示例性实施方式的制造半导体器件的方法的剖视图。在下面参照图12和13描述的本发明构思的一示例性实施方式中，对与以上参照图1至11描述的部件和技术特征相同或基本相同的部件和技术特征的描述可以被省略或简要地提及。
参照图12，可以执行与参照图1至4所述的工艺基本相同的工艺以形成第二支撑物图案242、第二牺牲图案232和凹陷区域500。然而，每个凹陷区域500可以朝向第一支撑物层220逐渐变窄。每个凹陷区域500可以在与第二牺牲图案232的顶表面基本相同的高度处具有最大宽度，并且可以在与第二牺牲图案232的底表面相同的高度处具有最小宽度。
第二牺牲图案232可以包括掺杂以杂质的碳层。例如，碳层可以是非晶碳层(ACL)或旋涂硬掩模(SOH)层。杂质可以基本上均匀地分布在第二牺牲图案232中，或者可以在第二牺牲图案232中具有浓度梯度。例如，杂质的浓度可以在第二牺牲图案232中朝向第一支撑物层220逐渐变低。或者，杂质的浓度可以在第二牺牲图案232中朝向第一支撑物层220逐渐变高。
参照图12和4，可以执行清洁工艺以去除在形成第二牺牲图案232的工艺中留在凹陷区域500中的蚀刻副产物。第二牺牲图案232的一部分也可以在清洁工艺中被去除，因而每个凹陷区域500可以(例如沿着与衬底结构100的上表面平行的方向)横向地扩大。结果，每个凹陷区域500可以具有基本上均匀的宽度。
当杂质的浓度在第二牺牲图案232中朝向第一支撑物层220逐渐变低时，清洁工艺可以使用相对于杂质浓度相对低的部分具有相对高的蚀刻速率的清洁溶液或清洁气体。或者，当杂质的浓度在第二牺牲图案232中朝向第一支撑物层220逐渐变高时，清洁工艺可以使用相对于杂质浓度相对高的部分具有相对高的蚀刻速率的清洁溶液或清洁气体。
参照图13，可以执行与参照图5和6所述的工艺基本相同的工艺以形成第一支撑物图案222和第一牺牲图案212。因此，凹陷区域500可以垂直地延伸，并且凹陷区域500可以到达衬底结构100的上表面。然而，每个凹陷区域500可以朝向衬底结构100逐渐变窄。每个凹陷区域500可以在与第一牺牲图案212的顶表面相同的高度处具有最大宽度，并且可以在与第一牺牲图案212的底表面相同的高度处具有最小宽度。例如，每个凹陷区域500可以在第二支撑物图案242、第二牺牲图案232和第一支撑物图案222之间具有基本上均匀的宽度，但是可以在第一牺牲图案212之间随着凹陷区域500接近衬底结构100的上表面而逐渐变窄。
第一牺牲图案212可以包括掺杂以杂质的碳层。例如，碳层可以是非晶碳层(ACL)或旋涂硬掩模(SOH)层。杂质可以基本上均匀地分布在第一牺牲图案212中，或者可以在第一牺牲图案212中具有浓度梯度。例如，杂质的浓度可以在第一牺牲图案212中朝向衬底结构100逐渐变低。或者，杂质的浓度可以在第一牺牲图案212中朝向衬底结构100逐渐变高。
参照图13和6，可以执行清洁工艺以去除在形成第一牺牲图案212的工艺中留在凹陷区域500中的蚀刻副产物。第一牺牲图案212的一部分也可以在清洁工艺中被去除，因而每个凹陷区域500可以横向地扩大。结果，每个凹陷区域500可以具有基本上均匀的宽度。
当杂质的浓度在第一牺牲图案212中朝向衬底结构100逐渐变低时，清洁工艺可以使用相对于杂质浓度相对低的部分具有相对高的蚀刻速率的清洁溶液或清洁气体。或者，在杂质的浓度在第一牺牲图案212中朝向衬底结构100逐渐变高的情况下，清洁工艺可以使用相对于杂质浓度相对高的部分具有相对高的蚀刻速率的清洁溶液或清洁气体。
此后，可以执行与参照图7至11所述的工艺基本相同的工艺来制造半导体器件。
根据本发明构思的一示例性实施方式，每个凹陷区域500可以形成为具有基本上均匀的宽度。形成在具有基本上均匀的宽度的凹陷区域500中的下导电图案612的表面积可以大于形成在朝向衬底结构100逐渐变窄的凹陷区域中的下导电图案的表面积。结果，可以形成或实现具有相对高的电容的电容器结构。
图14是示出动态随机存取存储(DRAM)器件的电路图。在下面参照图14描述的本发明构思的一示例性实施方式中，对与以上参照图1至13描述的部件或技术特征相同或基本相同的部件和技术特征的描述可以被省略或简要地提及。
参照图14，DRAM器件可以包括晶体管TR、电容器CP、字线WL和位线BL。晶体管TR、字线WL和位线BL可以被包括在参照图1至13描述的衬底结构100中。晶体管TR可以包括栅极端子GE、第一源极/漏极端子SD1和第二源极/漏极端子SD2。字线WL和位线BL可以分别电连接到栅极端子GE和第一源极/漏极端子SD1。
电容器CP可以包括以上参照图11更详细地描述的下导电图案612、电介质层630和上导电层640。下导电图案612可以电连接到第二源极/漏极端子SD2。形成电容器CP的方法可以与参照图1至11和/或12和13所述的基本相同。
图15至18是示出根据本发明构思的一示例性实施方式的形成导电图案的方法的剖视图。在下面参照图15至18描述的本发明构思的一示例性实施方式中，对与以上参照图1至11描述的部件和技术特征相同或基本相同的部件和技术特征的描述可以被省略或简要地提及。
参照图15，第四牺牲层20和支撑物层30可以在衬底结构10上顺序地形成。衬底结构10、第四牺牲层20和支撑物层30可以分别与以上参照图1更详细地描述的衬底结构100、第二牺牲层230和第二支撑物层240基本相同。光致抗蚀剂图案40可以形成在支撑物层30上。光致抗蚀剂图案40可以暴露支撑物层30的顶表面的一部分。
参照图16，支撑物层30和第四牺牲层20可以被图案化以形成支撑物图案32和第四牺牲图案22。支撑物图案32和第四牺牲图案22的形成可以包括使用光致抗蚀剂图案40作为蚀刻掩模执行各向异性蚀刻工艺以蚀刻支撑物层30和第四牺牲层20。各向异性蚀刻工艺可以与以上参照图3和4更详细地描述的对第二支撑物层240和第二牺牲层230执行的各向异性蚀刻工艺基本相同。可以执行第四牺牲层20的各向异性蚀刻工艺，直到衬底结构10的顶表面被暴露。因此，暴露衬底结构10的顶表面的凹陷区域70可以形成在支撑物图案32和第四牺牲图案22中。
导电层50和第五牺牲层60可以顺序地形成在衬底结构10、第四牺牲图案22和支撑物图案32上。导电层50和第五牺牲层60可以通过执行CVD工艺、PVD工艺或ALD工艺形成。导电层50可以沿着凹陷区域70的内表面和支撑物图案32的顶表面延伸。第五牺牲层60可以填充凹陷区域70并且可以覆盖支撑物图案32的顶表面。第五牺牲层60可以包括与第四牺牲层20相同的材料。
参照图17，第五牺牲层60和导电层50可以被平坦化以形成第五牺牲图案62和导电图案52。可以执行平坦化工艺(例如回蚀刻工艺)直到支撑物图案32的顶表面被暴露。
参照图18，第四牺牲图案22和第五牺牲图案62可以被去除。例如，第四牺牲图案22和第五牺牲图案62可以通过使用氧等离子体的灰化工艺和/或剥离工艺而被去除。因此，由支撑物图案32支撑的导电图案52可以形成在衬底结构10上。
根据本发明构思的一示例性实施方式，可以提供具有提高的可靠性的半导体器件。
根据本发明构思的一示例性实施方式，可以提供制造具有提高的效率的半导体器件的方法。
虽然已经参照本发明构思的示例性实施方式具体显示和描述了本发明构思，但是本领域普通技术人员将理解，可以在其中进行形式和细节上的各种改变而不背离本发明构思的精神和范围。
本申请要求享有2017年9月18日在韩国知识产权局提交的韩国专利申请第10-2017-0119705号的优先权，其公开通过引用全文合并于此。

Claims (20)

1.一种制造半导体器件的方法，所述方法包括：
提供衬底结构；
形成顺序地堆叠在所述衬底结构上的下牺牲层、下支撑物层、上牺牲层和上支撑物层；
在所述上支撑物层上形成掩模图案；
通过使用所述掩模图案作为蚀刻掩模蚀刻所述上支撑物层而形成上支撑物图案；
形成穿透所述上支撑物图案、所述上牺牲层、所述下支撑物层和所述下牺牲层的凹陷区域；以及
去除所述下牺牲层和所述上牺牲层，
其中所述掩模图案在形成所述上支撑物图案的工艺期间被去除，以及
其中，当形成所述凹陷区域的工艺结束时，所述上支撑物图案留下。
2.根据权利要求1所述的方法，还包括：
形成沿着所述凹陷区域的内表面延伸的下电极图案。
3.根据权利要求2所述的方法，其中形成所述下电极图案包括：
形成沿着所述上支撑物图案的上表面和所述凹陷区域的所述内表面延伸的下电极层；以及
去除在所述上支撑物图案的所述上表面上的所述下电极层。
4.根据权利要求2所述的方法，还包括：
在所述下电极图案上形成上电极层；以及
在所述下电极图案与所述上电极层之间形成电介质层。
5.根据权利要求1所述的方法，其中所述上支撑物图案的厚度在形成所述凹陷区域的工艺期间被减小。
6.根据权利要求1所述的方法，其中形成所述凹陷区域包括使用所述上支撑物图案作为蚀刻掩模顺序地蚀刻所述上牺牲层、所述下支撑物层和所述下牺牲层。
7.根据权利要求6所述的方法，其中形成所述凹陷区域还包括执行第一清洁工艺，所述第一清洁工艺横向地扩大所述上牺牲层中的所述凹陷区域，以及
其中在蚀刻所述下支撑物层的工艺之前执行所述第一清洁工艺。
8.根据权利要求6所述的方法，其中形成所述凹陷区域还包括执行第二清洁工艺，所述第二清洁工艺横向地扩大所述下牺牲层中的所述凹陷区域，以及
其中在蚀刻所述下牺牲层的工艺之后执行所述第二清洁工艺。
9.一种制造半导体器件的方法，所述方法包括：
提供衬底结构；
形成顺序地堆叠在所述衬底结构上的牺牲层和支撑物层；
在所述支撑物层上形成掩模图案；
通过使用所述掩模图案作为蚀刻掩模蚀刻所述支撑物层而形成支撑物图案；
通过使用所述支撑物图案作为蚀刻掩模蚀刻所述牺牲层而形成牺牲图案；以及
去除所述牺牲图案，
其中所述掩模图案在形成所述支撑物图案的工艺期间被去除，以及
其中，当形成所述牺牲图案的工艺结束时，所述支撑物图案留下。
10.根据权利要求9所述的方法，其中所述牺牲层包括掺杂以杂质的碳层，以及
其中所述杂质包括不同于碳的元素。
11.根据权利要求10所述的方法，其中所述杂质均匀地分布在所述牺牲图案中，以及
其中在所述牺牲图案中所述杂质的浓度范围从20体积％到80体积％。
12.根据权利要求10所述的方法，其中所述杂质包括硼(B)或钨(W)。
13.根据权利要求10所述的方法，其中所述杂质的浓度在所述牺牲图案中具有梯度，以及
其中所述杂质的浓度朝向所述衬底结构逐渐变高或者朝向所述衬底结构逐渐变低。
14.根据权利要求9所述的方法，其中所述支撑物图案包括硅(Si)、硅氧化物、金属氧化物或硅氮氧化物。
15.根据权利要求9所述的方法，其中蚀刻所述牺牲层通过使用包括Cl2气体的蚀刻气体的干等离子体蚀刻工艺而执行。
16.根据权利要求15所述的方法，其中所述蚀刻气体还包括O2气体、HBr气体和碳硫氧化物(COS)气体。
17.一种制造半导体器件的方法，所述方法包括：
在衬底上方形成第一牺牲层、第一支撑物层、第二牺牲层和多个第二支撑物图案；
通过使用所述多个第二支撑物图案作为掩模蚀刻所述第一牺牲层、所述第一支撑物层和所述第二牺牲层以形成多个第一牺牲图案、多个第一支撑物图案和多个第二牺牲图案，其中所述第二支撑物图案的每个的厚度通过所述蚀刻被减小，以及其中所述蚀刻在所述多个第一牺牲图案、所述多个第一支撑物图案、所述多个第二牺牲图案和所述多个第二支撑物图案之间形成多个凹陷区域；
在所述多个凹陷区域的每个凹陷区域中形成电容器，其中所述电容器包括第一导电图案、在所述第一导电图案上的电介质图案和在所述电介质图案上的第二导电图案，以及其中所述多个第二支撑物图案中的至少两个第二支撑物图案定位为支撑形成在每个凹陷区域中的所述电容器；以及
去除所述多个第一牺牲图案和所述多个第二牺牲图案。
18.根据权利要求17所述的方法，其中在形成所述第一导电图案之后并且在形成所述电介质图案和所述第二导电图案之前，所述多个第一牺牲图案和所述多个第二牺牲图案被去除。
19.根据权利要求17所述的方法，其中形成所述多个第二支撑物图案包括：
在所述第二牺牲层上形成第二支撑物层；
在所述第二支撑物层上形成多个掩模图案；以及
使用所述多个掩模图案作为蚀刻掩模蚀刻所述第二支撑物层，
其中所述多个掩模图案在蚀刻所述第二支撑物层的工艺期间被去除。
20.根据权利要求17所述的方法，其中所述第一牺牲层和所述第二牺牲层的每个包括掺杂以杂质的碳层，以及
其中所述杂质包括不同于碳的元素。
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